KR102298776B1 - 반도체장치 - Google Patents
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Abstract
반도체장치는 누적저장모드를 수행하기 위해 제1 동작클럭을 생성하고, 임의저장모드를 수행하기 위해 임의모드동작클럭을 생성하는 동작클럭생성회로; 및 상기 누적저장모드에서 입력어드레스가 저장되는 제1 어드레스저장회로 및 제2 어드레스저장회로를 포함하고, 상기 임의저장모드에서 상기 입력어드레스가 저장되는 제3 어드레스저장회로를 포함하는 리프레쉬어드레스생성회로를 포함한다.
Description
본 발명은 리프레쉬를 수행할 수 있는 반도체장치에 관한 것이다.
반도체장치는 데이터를 저장하기 위한 다수의 메모리 셀을 구비하고 있다. 메모리 셀 각각은 셀 커패시터(capacitor)와 셀 트랜지스터(transistor)로 구성된다. 반도체장치는 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장하며, 셀 커패시터에 저장된 전하량은 이상적으로 항상 일정해야 한다. 그러나 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 저장된 데이터의 유실을 의미한다. 반도체장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레시(refresh) 동작을 수행한다.
한편, 공정 기술이 발달함에 따라 반도체장치의 집적도가 점점 증가하므로 메모리 셀 간의 간격이 줄어들고, 메모리 셀들 각각에 연결되어 있는 워드라인(word line) 사이의 간격이 줄어들고 있다. 워드라인 간의 간격이 좁아지면 인접한 워드라인 사이에 간섭 효과가 발생하게 되어 해당 워드라인에 연결되어 있는 메모리 셀에 저장된 데이터가 유지되기 어려운 상태가 될 수 있다. 즉, 데이터가 유실될 수 있는 확률이 증가한다.
최근 반도체장치는 워드라인 사이의 간섭 효과에 의해 엑세스(access)가 집중되는 타겟 워드라인(target word line)에 인접한 인접 워드라인에 대해 추가 리프레시 동작을 수행함으로써, 인접 워드라인에 연결된 메모리셀의 데이터가 워드라인 사이의 간섭 효과에 따라 데이터가 유실되는 것을 방지하고 있다. 타겟 워드라인이 액티브될 때 인접 워드라인에 대해 리프레쉬를 수행하는 것을 스마트리프레쉬(smart refresh)라고 한다.
본 발명은 리프레쉬가 수행되는 어드레스를 생성할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 누적저장모드를 수행하기 위해 제1 동작클럭을 생성하고, 임의저장모드를 수행하기 위해 임의모드동작클럭을 생성하는 동작클럭생성회로; 및 상기 누적저장모드에서 입력어드레스가 저장되는 제1 어드레스저장회로 및 제2 어드레스저장회로를 포함하고, 상기 임의저장모드에서 상기 입력어드레스가 저장되는 제3 어드레스저장회로를 포함하는 리프레쉬어드레스생성회로를 포함하되, 상기 제3 어드레스저장회로에 저장되는 어드레스에 대응되는 카운터코드는 상기 제1 어드레스저장회로 또는 상기 제2 어드레스저장회로에 저장되는 어드레스에 대응되는 카운터코드보다 더 큰 비트 수만큼 카운팅되도록 설정되는 반도체장치를 제공한다.
또한, 본 발명은 누적저장모드에서 입력어드레스가 저장되는 제1 어드레스저장회로 및 제2 어드레스저장회로를 포함하고, 임의저장모드에서 상기 입력어드레스가 저장되는 제3 어드레스저장회로를 포함하는 리프레쉬어드레스생성회로; 및 상기 제1 어드레스저장회로에 저장된 어드레스에 대응되는 제1 카운터코드를 생성하고, 상기 제2 어드레스저장회로에 저장된 어드레스에 대응되는 제2 카운터코드를 생성하며, 상기 제3 어드레스저장회로에 저장된 어드레스에 대응되는 제3 카운터코드를 생성하는 카운터코드생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 액티브동작이 수행되는 어드레스와 어드레스에 대응되는 코드값을 저장하여 리프레쉬가 필요한 어드레스를 모니터링할 수 있는 효과가 있다.
또한, 본 발명에 의하면 액티브동작이 수행된 어드레스들 중 코드값에 따라 리프레쉬가 수행되는 어드레스를 선택함으로써, 불필요하게 리프레쉬가 수행되는 것을 막아 전력소모를 절감할 수 있는 효과도 있다.
또한, 본 발명에 의하면 가중치가 부여된 횟수만큼 코드값이 카운팅되는 임의저장방식을 제공함으로써, 다양한 방식으로 리프레쉬를 수행할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 임의저장모드신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 동작클럭생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 리프레쉬어드레스생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 5는 도 4에 도시된 리프레쉬어드레스생성회로에서 입력제어신호가 생성되는 동작을 설명하기 위한 표이다.
도 6은 도 4에 도시된 리프레쉬어드레스생성회로에서 출력제어신호가 생성되는 동작을 설명하기 위한 표이다.
도 7은 도 1에 도시된 반도체장치에 포함된 저장선택신호생성회로의 일 실시예에 따른 회로도이다.
도 8은 도 7에 도시된 저장선택신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 반도체장치에 포함된 최대저장선택신호생성회로의 일 실시예에 따른 회로도이다.
도 10은 도 9에 도시된 최대저장선택신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1에 도시된 반도체장치에 포함된 비교코드생성회로의 일 실시예에 따른 회로도이다.
도 12는 도 11에 도시된 비교코드생성회로의 동작을 설명하기 위한 도면이다.
도 13은 도 1에 도시된 반도체장치에 포함된 코드비교신호생성회로의 일 실시예에 따른 회로도이다.
도 14는 도 1에 도시된 반도체장치에 포함된 감지신호생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 15는 도 14에 도시된 감지신호생성회로에서 어드레스비교선택신호가 생성되는 동작을 설명하기 위한 표이다.
도 16은 도 14에 도시된 감지신호생성회로에서 코드비교선택신호가 생성되는 동작을 설명하기 위한 표이다.
도 17은 도 14에 도시된 감지신호생성회로에 포함된 디코더의 일 실시예에 따른 회로도이다.
도 18은 도 17에 도시된 디코더의 동작을 설명하기 위한 표이다.
도 19는 도 1에 도시된 반도체장치에 포함된 비교클럭생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 20은 도 1에 도시된 반도체장치에 포함된 카운터선택생성회로의 일 실시예에 따른 회로도이다.
도 21은 도 20에 도시된 카운터선택생성회로의 동작을 설명하기 위한 표이다.
도 22는 도 1에 도시된 반도체장치에 포함된 카운터리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 23은 도 1에 도시된 반도체장치에 포함된 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 24는 도 23에 도시된 카운터코드생성회로에 포함된 제1 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 25는 도 23에 도시된 카운터코드생성회로에 포함된 제2 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 26은 도 23에 도시된 카운터코드생성회로에 포함된 제3 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 27은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 28은 도 1 내지 도 27에서 설명한 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
도 2는 도 1에 도시된 반도체장치에 포함된 임의저장모드신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 동작클럭생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 리프레쉬어드레스생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 5는 도 4에 도시된 리프레쉬어드레스생성회로에서 입력제어신호가 생성되는 동작을 설명하기 위한 표이다.
도 6은 도 4에 도시된 리프레쉬어드레스생성회로에서 출력제어신호가 생성되는 동작을 설명하기 위한 표이다.
도 7은 도 1에 도시된 반도체장치에 포함된 저장선택신호생성회로의 일 실시예에 따른 회로도이다.
도 8은 도 7에 도시된 저장선택신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 반도체장치에 포함된 최대저장선택신호생성회로의 일 실시예에 따른 회로도이다.
도 10은 도 9에 도시된 최대저장선택신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1에 도시된 반도체장치에 포함된 비교코드생성회로의 일 실시예에 따른 회로도이다.
도 12는 도 11에 도시된 비교코드생성회로의 동작을 설명하기 위한 도면이다.
도 13은 도 1에 도시된 반도체장치에 포함된 코드비교신호생성회로의 일 실시예에 따른 회로도이다.
도 14는 도 1에 도시된 반도체장치에 포함된 감지신호생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 15는 도 14에 도시된 감지신호생성회로에서 어드레스비교선택신호가 생성되는 동작을 설명하기 위한 표이다.
도 16은 도 14에 도시된 감지신호생성회로에서 코드비교선택신호가 생성되는 동작을 설명하기 위한 표이다.
도 17은 도 14에 도시된 감지신호생성회로에 포함된 디코더의 일 실시예에 따른 회로도이다.
도 18은 도 17에 도시된 디코더의 동작을 설명하기 위한 표이다.
도 19는 도 1에 도시된 반도체장치에 포함된 비교클럭생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 20은 도 1에 도시된 반도체장치에 포함된 카운터선택생성회로의 일 실시예에 따른 회로도이다.
도 21은 도 20에 도시된 카운터선택생성회로의 동작을 설명하기 위한 표이다.
도 22는 도 1에 도시된 반도체장치에 포함된 카운터리셋신호생성회로의 일 실시예에 따른 회로도이다.
도 23은 도 1에 도시된 반도체장치에 포함된 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 24는 도 23에 도시된 카운터코드생성회로에 포함된 제1 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 25는 도 23에 도시된 카운터코드생성회로에 포함된 제2 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 26은 도 23에 도시된 카운터코드생성회로에 포함된 제3 카운터코드생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 27은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 28은 도 1 내지 도 27에서 설명한 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 임의저장모드신호생성회로(1), 동작클럭생성회로(2), 리프레쉬어드레스생성회로(3), 선택신호제어회로(4), 코드비교제어회로(5), 감지신호생성회로(6), 카운터리셋제어회로(7) 및 카운터코드생성회로(8)를 포함할 수 있다.
임의저장모드신호생성회로(1)는 오실레이션신호(OSC), 프리차지커맨드(PCG) 및 리셋신호(RST)에 응답하여 임의저장모드신호(RSM)를 생성할 수 있다. 임의저장모드신호생성회로(1)는 프리차지커맨드(PCG)가 기설정된 횟수만큼 발생되는 경우 오실레이션신호(OSC)로부터 임의저장모드신호(RSM)를 발생시킬 수 있다. 오실레이션신호(OSC)는 기설정된 주기를 갖고 토글링하는 주기신호로서 반도체장치 내부에 포함된 오실레이터(미도시)에서 생성될 수 있다. 임의저장모드신호(RSM)가 발생되는 경우 임의저장모드가 실행될 수 있다. 임의저장모드에서는 액티브동작이 수행되는 어드레스에 대응되는 코드를 임의로 설정된 횟수만큼 카운팅하고, 액티브동작이 수행되는 어드레스를 기설정된 저장회로(미도시)에 저장하는 동작들이 수행될 수 있다. 임의저장모드신호(RSM)를 발생시키기 위한 프리차지커맨드(PCG)의 기설정된 횟수는 실시예에 따라서 다양하게 설정될 수 있다. 예를 들어, 임의저장모드신호(RSM)는 프리차지커맨드(PCG)가 3회 발생되는 경우 오실레이션신호(OSC)로부터 발생될 수 있다. 임의저장모드신호생성회로(1)는 리셋신호(RST)가 발생되는 경우 임의저장모드신호(RSM)를 초기화할 수 있다. 임의저장모드신호(RSM)가 초기화되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
동작클럭생성회로(2)는 액티브커맨드(ACT), 카운터리셋신호(CNT_RST<1:3>), 임의저장모드신호(RSM), 임의모드동작클럭(R_CLK), 동일감지신호(S_DET), 최소감지신호(MIN_DET), 리셋신호(RST) 및 최대감지신호(MAX_DET)에 응답하여 제1 동작클럭(S_CLK), 제2 동작클럭(X_CLK), 제3 동작클럭(H_CLK), 임의모드동작클럭(R_CLK) 및 종료신호(STOP)를 생성할 수 있다. 액티브커맨드(ACT)는 액티브동작을 수행하기 위해 발생될 수 있다. 최소감지신호(MIN_DET)는 누적저장모드에서 액티브동작이 수행되는 어드레스들에 대응되는 코드들 중 가장 적게 카운팅된 코드를 찾는 최소카운팅 코드 검색동작이 완료되는 경우 인에이블될 수 있다. 리셋신호(RST)는 초기화동작에서 발생될 수 있다. 최대감지신호(MAX_DET)는 임의저장모드 또는 누적저장모드에서 액티브동작이 수행되는 어드레스들에 대응되는 코드들 중 가장 많이 카운팅된 코드를 찾는 최대카운팅 코드 검색동작이 완료되는 경우 인에이블될 수 있다. 동작클럭생성회로(2)는 누적저장모드를 수행하기 위해 제1 동작클럭(S_CLK)을 생성할 수 있다. 누적저장모드에서는 액티브동작이 수행되는 어드레스에 대응되는 코드를 1비트만큼 카운팅하고, 액티브동작이 수행되는 어드레스를 저장회로들(미도시) 중 어드레스가 저장되지 않은 저장회로 또는 최소 횟수만큼 액티브동작이 수행된 어드레스가 저장된 저장회로에 저장하는 동작들이 수행될 수 있다. 동작클럭생성회로(2)는 최대카운팅 코드 검색동작을 수행하기 위해 제2 동작클럭(X_CLK)을 생성할 수 있다. 동작클럭생성회로(2)는 최소카운팅 코드 검색동작을 수행하기 위해 제3 동작클럭(H_CLK)을 생성할 수 있다. 동작클럭생성회로(2)는 임의저장모드 또는 누적저장모드에서 최대카운팅 코드 검색동작을 수행하기 위해 제3 동작클럭(H_CLK)을 생성할 수 있다. 동작클럭생성회로(2)는 임의저장모드에서 액티브동작이 수행되는 어드레스를 저장하거나 액티브동작이 수행되는 어드레스에 대응하는 코드를 임의로 설정된 횟수만큼 카운팅하기 위한 임의모드동작클럭(R_CLK)을 생성할 수 있다. 동작클럭생성회로(2)는 임의저장모드가 수행되는 경우 제1 동작클럭(S_CLK)을 생성을 중단하고, 제2 동작클럭(X_CLK)을 생성하기 위해 인에이블되는 종료신호(STOP)를 생성할 수 있다. 동작클럭생성회로(2)는 액티브동작이 수행된 후 저장회로들(미도시)에 저장된 어드레스와 동일한 어드레스가 입력되는 경우 인에이블되는 종료신호(STOP)를 생성할 수 있다. 동작클럭생성회로(2)는 최소카운팅 코드 검색동작이 수행된 후 또는 리셋신호(RST)가 발생한 경우 인에이블되는 종료신호(STOP)를 생성할 수 있다.
리프레쉬어드레스생성회로(3)는 액티브커맨드(ACT), 입력어드레스(IADD), 저장선택신호(S_SEL<1:2>), 최소감지신호(MIN_DET), 리프레쉬활성화신호(SREN), 임의모드동작클럭(R_CLK) 및 카운터리셋신호(CNT_RST<1:3>)에 응답하여 래치코드(LC<1:3>) 및 리프레쉬어드레스(SR_ADD)를 생성할 수 있다. 리프레쉬어드레스생성회로(3)는 액티브커맨드(ACT)가 발생된 상태에서 입력어드레스(IADD)를 저장할 수 있다. 리프레쉬어드레스생성회로(3)는 액티브동작이 수행되는 입력어드레스(IADD)가 이미 저장된 어드레스와 동일한 경우 저장된 어드레스에 대응되는 코드를 카운팅할 수 있다. 리프레쉬어드레스생성회로(3)는 액티브동작이 수행되는 입력어드레스(IADD)가 이미 저장된 어드레스와 상이한 경우 저장회로들(미도시) 중 최소 횟수만큼 액티브동작이 수행된 어드레스가 저장된 저장회로(미도시)에 입력어드레스(IADD)를 저장할 수 있다. 리프레쉬어드레스생성회로(3)는 임의저장모드에서 액티브동작이 수행되는 입력어드레스(IADD)가 이미 저장된 어드레스와 상이한 경우 저장회로들(미도시) 중 기 설정된 저장회로(미도시)에 입력어드레스(IADD)를 저장할 수 있다. 리프레쉬활성화신호(SREN)는 스마트리프레쉬를 포함하는 리프레쉬 수행을 위해 인에이블되는 신호일 수 있다. 리프레쉬어드레스생성회로(3)는 저장된 어드레스에 대응하는 코드들을 래치코드(LC<1:3>)로 출력할 수 있다. 리프레쉬어드레스생성회로(3)는 인에이블된 리프레쉬활성화신호(SREN)가 입력된 상태에서 저장된 어드레스에 대응하는 코드가 기설정된 횟수만큼 카운팅된 경우 저장된 어드레스를 리프레쉬어드레스(SR_ADD)로 출력할 수 있다. 리프레쉬어드레스(SR_ADD)에 의해 엑세스되는 셀은 기설정된 횟수만큼 액티브 동작이 수행되었으므로, 리프레쉬가 수행될 수 있다. 리프레쉬어드레스(SR_ADD)에 의해 수행되는 리프레쉬에는 인접 셀에 대한 리프레쉬를 포함할 수 있다.
선택신호제어회로(4)는 저장선택신호생성회로(41) 및 최대저장선택신호생성회로(42)를 포함할 수 있다. 저장선택신호생성회로(41)는 제1 동작클럭(S_CLK)에 동기하여 카운팅되는 저장선택신호(S_SEL<1:2>)를 생성할 수 있다. 저장선택신호생성회로(41)는 제1 동작클럭(S_CLK)이 로직로우레벨에서 로직하이레벨로 천이하는 시점(이하 '라이징에지'로 지칭함)에 동기하여 초기화 상태의 '00'에서부터 '01', '10', '11'로 1비트씩 순차적으로 업(up) 카운팅되는 저장선택신호(S_SEL<1:2>)를 생성할 수 있다. 저장선택신호(S_SEL<1:2>)가 '01'이라함은 저장선택신호의 첫번째 비트(S_SEL<1>)가 로직하이레벨이고, 저장선택신호의 두번째 비트(S_SEL<2>)가 로직로우레벨임을 의미한다. 최대저장선택신호생성회로(42)는 제2 동작클럭(X_CLK)에 동기하여 카운팅되는 최대저장선택신호(M_SEL<1:2>)를 생성할 수 있다. 최대저장선택신호생성회로(42)는 제2 동작클럭(X_CLK)의 라이징에지에 동기하여 초기화 상태의 '00'에서부터 '01', '10', '11'로 1비트씩 순차적으로 업(up) 카운팅되는 최대저장선택신호(M_SEL<1:2>)를 생성할 수 있다. 최대저장선택신호(M_SEL<1:2>)가 '10'이라함은 최대저장선택신호의 첫번째 비트(M_SEL<1>)가 로직로우레벨이고, 최대저장선택신호의 두번째 비트(M_SEL<2>)가 로직하이레벨임을 의미한다.
코드비교제어회로(5)는 비교코드생성회로(51) 및 코드비교신호생성회로(52)를 포함할 수 있다. 비교코드생성회로(51)는 제3 동작클럭(H_CLK), 종료신호(STOP) 및 최대감지신호(MAX_DET)에 응답하여 코드설정신호(STA) 및 비교코드(SCD<1:2>)를 생성할 수 있다. 비교코드생성회로(51)는 최대카운팅 코드 검색동작이 수행되기 전에는 제1 로직레벨을 갖는 코드설정신호(STA)를 생성할 수 있고, 최대카운팅 코드 검색동작이 수행되는 경우 제2 로직레벨을 갖는 코드설정신호(STA)를 생성할 수 있다. 코드설정신호(STA)의 제1 로직레벨 및 제2 로직레벨은 실시예에 따라서 다르게 설정될 수 있다. 비교코드생성회로(51)는 제3 동작클럭(H_CLK)의 라이징에지에 동기하여 카운팅되는 비교코드(SCD<1:2>)를 생성할 수 있다. 비교코드생성회로(51)는 코드설정신호(STA)의 논리레벨에 따라 비교코드(SCD<1:2>)를 다른 방식으로 카운팅할 수 있다. 비교코드생성회로(51)는 코드설정신호(STA)가 제1 로직레벨인 경우 제3 동작클럭(H_CLK)의 라이징에지에 동기하여 초기화 상태의 '00'에서부터 '01', '10', '11'로 1비트씩 순차적으로 업(up) 카운팅되는 비교코드(SCD<1:2>)를 생성할 수 있다. 비교코드생성회로(51)는 코드설정신호(STA)가 제2 로직레벨인 경우 제3 동작클럭(H_CLK)의 라이징에지에 동기하여 초기화 상태의 '11'에서부터 '10', '01', '00'으로 1비트씩 순차적으로 다운카운팅되는 비교코드(SCD<1:2>)를 생성할 수 있다. 코드비교신호생성회로(52)는 비교코드(SCD<1:2>)와 제1 카운터코드(CNT_CD1<1:2>)를 비교하여 코드비교신호의 첫번째 비트(CD_COM<1>)를 생성할 수 있다. 코드비교신호생성회로(52)는 비교코드(SCD<1:2>)와 제2 카운터코드(CNT_CD2<1:2>)를 비교하여 코드비교신호의 두번째 비트(CD_COM<2>)를 생성할 수 있다. 코드비교신호생성회로(52)는 비교코드(SCD<1:2>)와 제3 카운터코드(CNT_CD3<1:2>)를 비교하여 코드비교신호의 세번째 비트(CD_COM<3>)를 생성할 수 있다.
감지신호생성회로(6)는 저장선택신호(S_SEL<1:2>), 래치코드(LC<1:3>), 최대저장선택신호(M_SEL<1:2>), 코드비교신호(CD_COM<1:3>), 코드설정신호(STA) 및 비교코드(SCD<1:2>)에 응답하여 동일감지신호(S_DET), 최소감지신호(MIN_DET) 및 최대감지신호(MAX_DET)를 생성할 수 있다. 감지신호생성회로(6)는 입력어드레스(IADD)가 이미 저장된 어드레스와 동일한 경우 인에이블되는 동일감지신호(S_DET)를 생성할 수 있다. 감지신호생성회로(6)는 누적저장모드에서 액티브동작이 수행되는 어드레스들에 대응되는 코드들 중 가장 적게 카운팅된 코드를 찾는 최소카운팅 코드 검색동작이 수행된 후 인에이블되는 최소감지신호(MIN_DET)를 생성할 수 있다. 감지신호생성회로(6)는 임의저장모드 또는 누적저장모드에서 액티브동작이 수행되는 어드레스들에 대응되는 코드들 중 가장 많이 카운팅된 코드를 찾는 최대카운팅 코드 검색동작 이 수행된 후 인에이블되는 최대감지신호(MAX_DET)를 생성할 수 있다.
카운터리셋제어회로(7)는 비교클럭생성회로(71), 카운터선택신호생성회로(72) 및 카운터리셋신호생성회로(73)를 포함할 수 있다. 비교클럭생성회로(71)는 동일감지신호(S_DET) 및 임의저장모드신호(RSM)에 응답하여 비교클럭(COM_CLK)을 생성할 수 있다. 비교클럭생성회로(71)는 임의저장모드에서 입력어드레스(IADD)가 이미 저장된 어드레스와 동일한 경우 기설정된 횟수만큼 토글링하는 비교클럭(COM_CLK)을 생성할 수 있다. 비교클럭(COM_CLK)이 토글링하는 횟수는 실시예에 따라서 다양하게 설정될 수 있다. 카운터선택신호생성회로(72)는 저장선택신호(S_SEL<1:2>)에 응답하여 카운터선택신호(CNT_SEL<1:3>)를 생성할 수 있다. 카운터선택신호생성회로(72)는 저장선택신호(S_SEL<1:2>)의 논리레벨조합에 따라 선택적으로 인에이블되는 비트를 포함하는 카운터선택신호(CNT_SEL<1:3>)를 생성할 수 있다. 카운터리셋신호생성회로(73)는 카운터선택신호(CNT_SEL<1:3>) 및 최대감지신호(MAX_DET)에 응답하여 카운터리셋신호(CNT_RST<1:3>)를 생성할 수 있다. 카운터리셋신호생성회로(73)는 최대감지신호(MAX_DET)가 인에이블된 상태에서 카운터선택신호(CNT_SEL<1:3>)의 논리레벨조합에 따라 선택적으로 인에이블되는 비트를 포함하는 카운터리셋신호(CNT_RST<1:3>)를 생성할 수 있다.
카운터코드생성회로(8)는 카운터선택신호(CNT_SEL<1:3>), 카운터리셋신호(CNT_RST<1:3>), 비교클럭(COM_CLK), 동일감지신호(S_DET), 최소감지신호(MIN_DET), 임의모드동작클럭(R_CLK) 및 리프레쉬활성화신호(SREN)에 응답하여 제1 카운터코드(CNT_CD1<1:2>), 제2 카운터코드(CNT_CD2<1:2>) 및 제3 카운터코드(CNT_CD3<1:2>)를 생성할 수 있다. 카운터코드생성회로(8)는 카운터선택신호(CNT_SEL<1:3>), 비교클럭(COM_CLK) 및 동일감지신호(S_DET)에 응답하여 제1 카운터코드(CNT_CD1<1:2>), 제2 카운터코드(CNT_CD2<1:2>) 및 제3 카운터코드(CNT_CD3<1:2>)를 카운팅할 수 있다. 카운터코드생성회로(8)는 누적저장모드에서 동일감지신호(S_DET)가 인에이블된 상태에서 카운터선택신호(CNT_SEL<1:3>)에 의해 제1 카운터코드(CNT_CD1<1:2>), 제2 카운터코드(CNT_CD2<1:2>) 및 제3 카운터코드(CNT_CD3<1:2>) 중 하나를 선택하여 카운팅할 수 있다. 카운터코드생성회로(8)는 임의저장모드에서 비교클럭(COM_CLK)이 토글링할 때마다 제1 카운터코드(CNT_CD1<1:2>), 제2 카운터코드(CNT_CD2<1:2>) 및 제3 카운터코드(CNT_CD3<1:2>) 중 카운터선택신호(CNT_SEL<1:3>)에 의해 선택된 코드를 카운팅할 수 있다. 카운터코드생성회로(8)는 리프레쉬활성화신호(SREN)에 의해 리프레쉬가 종료되거나 제1 카운터코드(CNT_CD1<1:2>), 제2 카운터코드(CNT_CD2<1:2>) 및 제3 카운터코드(CNT_CD3<1:2>) 중 모두 카운팅된 코드를 초기화할 수 있다. 카운터코드생성회로(8)는 최소카운팅 코드 검색동작이 종료되는 경우 제1 카운터코드(CNT_CD1<1:2>), 제2 카운터코드(CNT_CD2<1:2>) 및 제3 카운터코드(CNT_CD3<1:2>) 중 카운터선택신호(CNT_SEL<1:3>)의 논리레벨조합에 따라 선택된 코드를 초기화할 수 있다.
도 2를 참고하면 임의저장모드신호생성회로(1)는 제1 모드래치(11), 제2 모드래치(12) 및 제3 모드래치(13)를 포함할 수 있다. 제1 모드래치(11)는 프리차지커맨드(PCG)가 발생하는 경우 오실레이션신호(OSC)를 래치하여 출력할 수 있다. 제1 모드래치(11)는 리셋신호(RST)가 입력되는 경우 초기화될 수 있다. 제2 모드래치(12)는 프리차지커맨드(PCG)가 발생하는 경우 제1 모드래치(11)의 출력신호를 래치하여 출력할 수 있다. 제2 모드래치(12)는 리셋신호(RST)가 입력되는 경우 초기화될 수 있다. 제3 모드래치(13)는 프리차지커맨드(PCG)가 발생하는 경우 제2 모드래치(12)의 출력신호를 래치하여 출력할 수 있다. 제3 모드래치(13)는 리셋신호(RST)가 입력되는 경우 초기화될 수 있다. 임의저장모드신호생성회로(1)는 프리차지커맨드(PCG)가 3회 발생되는 경우 오실레이션신호(OSC)로부터 임의저장모드를 수행하기 위해 인에이블되는 임의저장모드신호(RSM)를 생성할 수 있다.
도 3을 참고하면 동작클럭생성회로(2)는 제1 동작클럭생성회로(21), 제2 동작클럭생성회로(22), 종료신호버퍼회로(23) 및 제3 동작클럭생성회로(24)를 포함할 수 있다.
제1 동작클럭생성회로(21)는 개시신호생성회로(211), 종료신호생성회로(212) 및 클럭출력회로(213)를 포함할 수 있다. 개시신호생성회로(211)는 액티브커맨드(ACT), 카운터리셋신호(CNT_RST<1:3>) 및 임의저장모드신호(RSM)에 응답하여 개시신호(STR)를 생성할 수 있다. 개시신호생성회로(211)는 카운터리셋신호(CNT_RST<1:3>) 및 임의저장모드신호(RSM)가 모두 디스에이블된 상태에서 액티브커맨드(ACT)가 발생하는 경우 인에이블되는 개시신호(STR)를 생성할 수 있다. 개시신호생성회로(211)는 누적저장모드에서 액티브동작이 수행되는 경우 카운터리셋신호(CNT_RST<1:3>)가 모두 디스에이블된 상태에서 인에이블되는 개시신호(STR)를 생성할 수 있다.
종료신호생성회로(212)는 임의모드동작클럭(R_CLK), 동일감지신호(S_DET), 최소감지신호(MIN_DET) 및 리셋신호(RST)에 응답하여 종료신호(STOP)를 생성할 수 있다. 종료신호생성회로(212)는 임의저장모드가 수행되어 임의모드동작클럭(R_CLK)이 토글링하는 경우 제1 동작클럭(S_CLK)을 생성을 중단하고, 제2 동작클럭(X_CLK)을 생성하기 위해 로직하이레벨로 인에이블되는 종료신호(STOP)를 생성할 수 있다. 종료신호생성회로(212)는 액티브동작이 수행된 후 저장회로들(미도시)에 저장된 어드레스와 동일한 어드레스가 입력되어 동일감지신호(S_DET)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 종료신호(STOP)를 생성할 수 있다. 종료신호생성회로(212)는 최소카운팅 코드 검색동작이 수행되어 최소감지신호(MIN_DET)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 종료신호(STOP)를 생성할 수 있다. 종료신호생성회로(212)는 리셋신호(RST)가 초기화동작을 위해 로직하이레벨로 발생하는 경우 로직하이레벨로 인에이블되는 종료신호(STOP)를 생성할 수 있다.
클럭출력회로(213)는 개시신호(STR) 및 종료신호(STOP)에 응답하여 누적저장모드를 수행하기 위한 제1 동작클럭(S_CLK)을 생성할 수 있다. 클럭출력회로(213)는 개시신호(STR)가 인에이블되는 경우 제1 동작클럭(S_CLK)을 생성할 수 있다. 클럭출력회로(213)는 종료신호(STOP)가 인에이블되는 경우 제1 동작클럭(S_CLK)의 생성을 중단할 수 있다.
제2 동작클럭생성회로(22)는 종료신호(STOP) 및 최대감지신호(MAX_DET)에 응답하여 제2 동작클럭(X_CLK)을 생성할 수 있다. 제2 동작클럭생성회로(22)는 종료신호(STOP)가 인에이블되는 경우 제2 동작클럭(X_CLK)을 생성할 수 있다. 제2 동작클럭생성회로(22)는 최대감지신호(MAX_DET)가 인에이블되는 경우 제2 동작클럭(X_CLK)의 생성을 중단할 수 있다. 제2 동작클럭생성회로(22)는 임의저장모드 또는 누적저장모드에서 액티브동작이 수행되는 어드레스들에 대응되는 코드들 중 가장 많이 카운팅된 코드를 찾는 최대카운팅 코드 검색동작을 수행하기 위해 제2 동작클럭(X_CLK)을 생성할 수 있다.
종료신호버퍼회로(23)는 종료신호(STOP) 및 최대감지신호(MAX_DET)에 응답하여 버퍼종료신호(BSTOP)를 생성할 수 있다. 종료신호버퍼회로(23)는 최대감지신호(MAX_DET)가 로직로우레벨로 디스에이블된 상태에서 종료신호(STOP)를 버퍼링하여 버퍼종료신호(BSTOP)를 생성할 수 있다. 종료신호버퍼회로(23)는 최대감지신호(MAX_DET)가 로직하이레벨로 인에이블된 경우 로직하이레벨로 인에이블된 버퍼종료신호(BSTOP)를 생성할 수 있다.
제3 동작클럭생성회로(24)는 제1 동작클럭(S_CLK), 제2 동작클럭(X_CLK), 임의저장모드신호(RSM) 및 버퍼종료신호(BSTOP)에 응답하여 제3 동작클럭(H_CLK) 및 임의모드동작클럭(R_CLK)을 생성할 수 있다. 제3 동작클럭생성회로(24)는 제1 동작클럭(S_CLK) 또는 제2 동작클럭(X_CLK)이 생성되는 경우 최소카운팅 코드 검색동작 및 최대카운팅 코드 검색동작을 수행하기 위해 제3 동작클럭(H_CLK)을 생성할 수 있다. 제3 동작클럭생성회로(24)는 임의저장모드에서 인에이블되는 임의저장모드신호(RSM)에 의해 임의모드동작클럭(R_CLK)을 생성할 수 있다.
도 4를 참고하면 리프레쉬어드레스생성회로(3)는 입력제어신호생성회로(31), 출력제어신호생성회로(32), 제1 래치어드레스생성회로(33), 제2 래치어드레스생성회로(34), 제3 래치어드레스생성회로(35) 및 리프레쉬어드레스출력회로(36)를 포함할 수 있다.
입력제어신호생성회로(31)는 저장선택신호(S_SEL<1:2>) 및 최소감지신호(MIN_DET)에 응답하여 제1 입력제어신호(PIN1) 및 제2 입력제어신호(PIN2)를 생성할 수 있다. 입력제어신호생성회로(31)는 최소감지신호(MIN_DET)가 로직하이레벨로 인에이블된 상태에서 저장선택신호(S_SEL<1:2>)의 논리레벨조합이 '00'인 경우 로직하이레벨로 인에이블되는 제1 입력제어신호(PIN1)를 생성할 수 있다. 저장선택신호(S_SEL<1:2>)의 논리레벨조합이 '00'인 경우라 함은 저장선택신호(S_SEL<1:2>)에 포함된 모든 비트가 로직로우레벨임을 의미한다. 입력제어신호생성회로(31)는 최소감지신호(MIN_DET)가 로직하이레벨로 인에이블된 상태에서 저장선택신호(S_SEL<1:2>)의 논리레벨조합이 '01'인 경우 로직하이레벨로 인에이블되는 제2 입력제어신호(PIN2)를 생성할 수 있다. 저장선택신호(S_SEL<1:2>)의 논리레벨조합이 '01'인 경우라 함은 저장선택신호의 첫번째 비트(S_SEL<1>)가 로직하이레벨이고, 저장선택신호의 두번째 비트(S_SEL<2>)가 로직로우레벨임을 의미한다.
출력제어신호생성회로(32)는 리프레쉬활성화신호(SREN) 및 카운터리셋신호(CNT_RST<1:3>)에 응답하여 제1 출력제어신호(POUT1), 제2 출력제어신호(POUT2) 및 제3 출력제어신호(POUT3)를 생성할 수 있다. 출력제어신호생성회로(32)는 리프레쉬활성화신호(SREN)가 로직하이레벨로 인에이블된 상태에서 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '001'인 경우 로직하이레벨로 인에이블되는 제1 출력제어신호(POUT1)를 생성할 수 있다. 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '001'인 경우라 함은 카운터리셋신호의 첫번째 비트(CNT_RST<1>)가 로직하이레벨이고, 카운터리셋신호의 두번째 비트(CNT_RST<2>) 및 카운터리셋신호의 세번째 비트(CNT_RST<3>)가 로직로우레벨임을 의미한다. 출력제어신호생성회로(32)는 리프레쉬활성화신호(SREN)가 로직하이레벨로 인에이블된 상태에서 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '010'인 경우 로직하이레벨로 인에이블되는 제2 출력제어신호(POUT2)를 생성할 수 있다. 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '010'인 경우라 함은 카운터리셋신호의 첫번째 비트(CNT_RST<1>) 및 카운터리셋신호의 세번째 비트(CNT_RST<3>)가 로직로우레벨이고, 카운터리셋신호의 두번째 비트(CNT_RST<2>)가 로직하이레벨임을 의미한다. 출력제어신호생성회로(32)는 리프레쉬활성화신호(SREN)가 로직하이레벨로 인에이블된 상태에서 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '100'인 경우 로직하이레벨로 인에이블되는 제3 출력제어신호(POUT3)를 생성할 수 있다. 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '100'인 경우라 함은 카운터리셋신호의 첫번째 비트(CNT_RST<1>) 및 카운터리셋신호의 두번째 비트(CNT_RST<2>)가 로직로우레벨이고, 카운터리셋신호의 세번째 비트(CNT_RST<3>)가 로직하이레벨임을 의미한다.
제1 래치어드레스생성회로(33)는 제1 어드레스비교회로(331), 제1 어드레스비교신호래치(332) 및 제1 어드레스저장회로(333)를 포함할 수 있다. 제1 어드레스비교회로(331)는 입력어드레스(IADD)와 제1 래치어드레스(LADD1)를 비교하여 논리레벨이 설정되는 제1 어드레스비교신호(A_COM1)를 생성할 수 있다. 제1 어드레스비교회로(331)는 입력어드레스(IADD)와 제1 래치어드레스(LADD1)가 동일한 경우 로직하이레벨의 제1 어드레스비교신호(A_COM1)를 생성할 수 있고, 입력어드레스(IADD)와 제1 래치어드레스(LADD1)가 상이한 경우 로직로우레벨의 제1 어드레스비교신호(A_COM1)를 생성할 수 있다. 제1 어드레스비교신호래치(332)는 액티브커맨드(ACT)에 응답하여 제1 어드레스비교신호(A_COM1)를 래치하여 제1 래치코드(LC<1>)로 출력할 수 있다. 제1 어드레스비교신호래치(332)는 액티브동작이 수행되어 액티브커맨드(ACT)가 발생된 상태에서 제1 어드레스비교신호(A_COM1)를 래치하여 제1 래치코드(LC<1>)로 출력할 수 있다. 제1 어드레스저장회로(333)는 제1 입력제어신호(PIN1) 및 제1 출력제어신호(POUT1)에 응답하여 입력어드레스(IADD)를 저장하고, 제1 래치어드레스(LADD1)를 출력할 수 있다. 제1 어드레스저장회로(333)는 제1 입력제어신호(PIN1)가 인에이블되는 경우 입력어드레스(IADD)를 저장할 수 있다. 제1 어드레스저장회로(333)는 제1 출력제어신호(POUT1)가 인에이블되는 경우 저장된 입력어드레스(IADD)를 제1 래치어드레스(LADD1)로 출력할 수 있다.
제2 래치어드레스생성회로(34)는 제2 어드레스비교회로(341), 제2 어드레스비교신호래치(342) 및 제2 어드레스저장회로(343)를 포함할 수 있다. 제2 어드레스비교회로(341)는 입력어드레스(IADD)와 제2 래치어드레스(LADD2)를 비교하여 논리레벨이 설정되는 제2 어드레스비교신호(A_COM2)를 생성할 수 있다. 제2 어드레스비교회로(341)는 입력어드레스(IADD)와 제2 래치어드레스(LADD2)가 동일한 경우 로직하이레벨의 제2 어드레스비교신호(A_COM2)를 생성할 수 있고, 입력어드레스(IADD)와 제2 래치어드레스(LADD2)가 상이한 경우 로직로우레벨의 제2 어드레스비교신호(A_COM2)를 생성할 수 있다. 제2 어드레스비교신호래치(342)는 액티브커맨드(ACT)에 응답하여 제2 어드레스비교신호(A_COM2)를 래치하여 제2 래치코드(LC<2>)로 출력할 수 있다. 제2 어드레스비교신호래치(342)는 액티브동작이 수행되어 액티브커맨드(ACT)가 발생된 상태에서 제2 어드레스비교신호(A_COM2)를 래치하여 제2 래치코드(LC<2>)로 출력할 수 있다. 제2 어드레스저장회로(343)는 제2 입력제어신호(PIN2) 및 제2 출력제어신호(POUT2)에 응답하여 입력어드레스(IADD)를 저장하고, 제2 래치어드레스(LADD2)를 출력할 수 있다. 제2 어드레스저장회로(343)는 제2 입력제어신호(PIN2)가 인에이블되는 경우 입력어드레스(IADD)를 저장할 수 있다. 제2 어드레스저장회로(343)는 제2 출력제어신호(POUT2)가 인에이블되는 경우 저장된 입력어드레스(IADD)를 제2 래치어드레스(LADD2)로 출력할 수 있다.
제3 래치어드레스생성회로(35)는 제3 어드레스비교회로(351), 제3 어드레스비교신호래치(352) 및 제3 어드레스저장회로(353)를 포함할 수 있다. 제3 어드레스비교회로(351)는 입력어드레스(IADD)와 제3 래치어드레스(LADD3)를 비교하여 논리레벨이 설정되는 제3 어드레스비교신호(A_COM3)를 생성할 수 있다. 제3 어드레스비교회로(351)는 입력어드레스(IADD)와 제3 래치어드레스(LADD3)가 동일한 경우 로직하이레벨의 제3 어드레스비교신호(A_COM3)를 생성할 수 있고, 입력어드레스(IADD)와 제3 래치어드레스(LADD3)가 상이한 경우 로직로우레벨의 제3 어드레스비교신호(A_COM3)를 생성할 수 있다. 제3 어드레스비교신호래치(352)는 액티브커맨드(ACT)에 응답하여 제3 어드레스비교신호(A_COM3)를 래치하여 제3 래치코드(LC<3>)로 출력할 수 있다. 제3 어드레스비교신호래치(352)는 액티브동작이 수행되어 액티브커맨드(ACT)가 발생된 상태에서 제3 어드레스비교신호(A_COM3)를 래치하여 제3 래치코드(LC<3>)로 출력할 수 있다. 제3 어드레스저장회로(353)는 임의모드동작클럭(R_CLK) 및 제3 출력제어신호(POUT3)에 응답하여 입력어드레스(IADD)를 저장하고, 제3 래치어드레스(LADD3)를 출력할 수 있다. 제3 어드레스저장회로(353)는 임의모드동작클럭(R_CLK)가 발생되는 경우 입력어드레스(IADD)를 저장할 수 있다. 제3 어드레스저장회로(353)는 제3 출력제어신호(POUT3)가 인에이블되는 경우 저장된 입력어드레스(IADD)를 제3 래치어드레스(LADD3)로 출력할 수 있다.
리프레쉬어드레스출력회로(36)는 리프레쉬활성화신호(SREN)에 응답하여 제1 래치어드레스(LADD1), 제2 래치어드레스(LADD2) 및 제3 래치어드레스(LADD3) 중 하나를 버퍼링하여 리프레쉬어드레스(SR_ADD)로 출력할 수 있다. 리프레쉬어드레스출력회로(36)는 리프레쉬활성화신호(SREN)가 인에이블된 상태에서 제1 출력제어신호(POUT1)가 인에이블되어 제1 래치어드레스(LADD1)가 제1 어드레스저장회로(333)로부터 출력되는 경우 제1 래치어드레스(LADD1)가 리프레쉬어드레스(SR_ADD)로 출력될 수 있다. 리프레쉬어드레스출력회로(36)는 리프레쉬활성화신호(SREN)가 인에이블된 상태에서 제2 출력제어신호(POUT2)가 인에이블되어 제2 래치어드레스(LADD2)가 제2 어드레스저장회로(343)로부터 출력되는 경우 제2 래치어드레스(LADD2)가 리프레쉬어드레스(SR_ADD)로 출력될 수 있다. 리프레쉬어드레스출력회로(36)는 리프레쉬활성화신호(SREN)가 인에이블된 상태에서 제3 출력제어신호(POUT3)가 인에이블되어 제3 래치어드레스(LADD3)가 제3 어드레스저장회로(353)로부터 출력되는 경우 제3 래치어드레스(LADD3)가 리프레쉬어드레스(SR_ADD)로 출력될 수 있다.
도 5를 참고하면 저장선택신호(S_SEL<1:2>) 및 최소감지신호(MIN_DET)에 따라 선택적으로 인에이블되는 제1 입력제어신호(PIN1) 및 제2 입력제어신호(PIN2)를 확인할 수 있다. 최소감지신호(MIN_DET)가 로직하이레벨로 인에이블된 상태에서 저장선택신호(S_SEL<1:2>)의 논리레벨조합이 '00'인 경우 로직하이레벨로 인에이블되는 제1 입력제어신호(PIN1)가 생성된다. 최소감지신호(MIN_DET)가 로직하이레벨로 인에이블된 상태에서 저장선택신호(S_SEL<1:2>)의 논리레벨조합이 '01'인 경우 로직하이레벨로 인에이블되는 제2 입력제어신호(PIN2)가 생성된다.
도 6을 참고하면 리프레쉬활성화신호(SREN) 및 카운터리셋신호(CNT_RST<1:3>)에 따라 선택적으로 인에이블되는 제1 출력제어신호(POUT1), 제2 출력제어신호(POUT2) 및 제3 출력제어신호(POUT3)를 확인할 수 있다. 리프레쉬활성화신호(SREN)가 로직하이레벨로 인에이블된 상태에서 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '001'인 경우 로직하이레벨로 인에이블되는 제1 출력제어신호(POUT1)가 생성된다. 리프레쉬활성화신호(SREN)가 로직하이레벨로 인에이블된 상태에서 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '010'인 경우 로직하이레벨로 인에이블되는 제2 출력제어신호(POUT2)가 생성된다. 리프레쉬활성화신호(SREN)가 로직하이레벨로 인에이블된 상태에서 카운터리셋신호(CNT_RST<1:3>)의 논리레벨조합이 '100'인 경우 로직하이레벨로 인에이블되는 제3 출력제어신호(POUT3)가 생성된다.
도 7을 참고하면 저장선택신호생성회로(41)는 제1 저장래치(411) 및 제2 저장래치(412)를 포함할 수 있다. 제1 저장래치(411)는 제1 동작클럭(S_CLK)에 동기하여 제1 입력단(D1)을 통해 입력되는 제1 반전출력단(QB1)의 출력신호를 래치하여 제1 출력단(Q1)으로 출력한다. 제1 저장래치(411)는 제1 반전출력단(QB1)을 통해 저장선택신호의 첫번째 비트(S_SEL<1>)를 출력할 수 있다. 제1 저장래치(411)는 리셋신호(RST)가 발생되는 경우 제1 출력단(Q1) 및 제1 반전출력단(QB1)의 출력신호들을 초기화한다. 제2 저장래치(412)는 제1 저장래치(411)의 제1 출력단(Q1)의 출력신호에 동기하여 제2 입력단(D2)을 통해 입력되는 제2 반전출력단(QB2)의 출력신호를 래치하여 제2 출력단(Q2)으로 출력한다. 제2 저장래치(412)는 제2 반전출력단(QB2)을 통해 저장선택신호의 두번째 비트(S_SEL<2>)를 출력할 수 있다. 제2 저장래치(412)는 리셋신호(RST)가 발생되는 경우 제2 출력단(Q2) 및 제2 반전출력단(QB2)의 출력신호들을 초기화한다.
도 8을 참고하여 저장선택신호생성회로(41)의 동작을 살펴보면 다음과 같다. T11 시점 이전 구간에서 제1 출력단(Q1), 제1 반전출력단(QB1), 제2 출력단(Q2) 및 제2 반전출력단(QB2)의 출력신호들이 각각 로직로우레벨, 로직하이레벨, 로직로우레벨 및 로직하이레벨로 초기화된다. T11 시점에서 발생되는 제1 동작클럭(S_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하며, 제2 출력단(Q2)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이하고, 제2 반전출력단(QB2)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이한다. T12 시점에서 제1 동작클럭(S_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이한다. T13 시점에서 제1 동작클럭(S_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이한다. T13 시점에서 제1 출력단(Q1)의 출력신호의 라이징에지에 동기하여 제2 출력단(Q2)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하고, 제2 반전출력단(QB2)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이한다. T14 시점에서 제1 동작클럭(S_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이한다.
이상 살펴본 바와 같이, 저장선택신호생성회로(41)의 제1 반전출력단(QB1) 및 제2 반전출력단(QB2)을 통해 출력되는 저장선택신호(S_SEL<1:2>)의 논리레벨조합은 '00', '01', '10', '11의 순서로 순차적으로 카운팅된다. 즉, 저장선택신호생성회로(41)는 제1 동작클럭(S_CLK)의 라이징에지에 동기하여 1 비트만큼 논리레벨조합이 업(up) 카운팅되는 저장선택신호(S_SEL<1:2>)를 생성한다.
도 9를 참고하면 최대저장선택신호생성회로(42)는 제1 최대저장래치(421) 및 제2 최대저장래치(422)를 포함할 수 있다. 제1 최대저장래치(421)는 제2 동작클럭(X_CLK)에 동기하여 제1 입력단(D1)을 통해 입력되는 제1 반전출력단(QB1)의 출력신호를 래치하여 제1 출력단(Q1)으로 출력한다. 제1 최대저장래치(421)는 제1 반전출력단(QB1)을 통해 최대저장선택신호의 첫번째 비트(M_SEL<1>)를 출력할 수 있다. 제1 최대저장래치(421)는 리셋신호(RST)가 발생되는 경우 제1 출력단(Q1) 및 제1 반전출력단(QB1)의 출력신호들을 초기화한다. 제2 최대저장래치(422)는 제1 최대저장래치(421)의 제1 출력단(Q1)의 출력신호에 동기하여 제2 입력단(D2)을 통해 입력되는 제2 반전출력단(QB2)의 출력신호를 래치하여 제2 출력단(Q2)으로 출력한다. 제2 최대저장래치(422)는 제2 반전출력단(QB2)을 통해 최대저장선택신호의 두번째 비트(S_SEL<2>)를 출력할 수 있다. 제2 최대저장래치(422)는 리셋신호(RST)가 발생되는 경우 제2 출력단(Q2) 및 제2 반전출력단(QB2)의 출력신호들을 초기화한다.
도 10을 참고하여 최대저장선택신호생성회로(42)의 동작을 살펴보면 다음과 같다. T21 시점 이전 구간에서 제1 출력단(Q1), 제1 반전출력단(QB1), 제2 출력단(Q2) 및 제2 반전출력단(QB2)의 출력신호들이 각각 로직로우레벨, 로직하이레벨, 로직로우레벨 및 로직하이레벨로 초기화된다. T21 시점에서 발생되는 제2 동작클럭(X_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하며, 제2 출력단(Q2)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이하고, 제2 반전출력단(QB2)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이한다. T22 시점에서 제2 동작클럭(X_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이한다. T23 시점에서 제2 동작클럭(X_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이한다. T23 시점에서 제1 출력단(Q1)의 출력신호의 라이징에지에 동기하여 제2 출력단(Q2)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하고, 제2 반전출력단(QB2)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이한다. T24 시점에서 제2 동작클럭(X_CLK)의 라이징에지에 동기하여 제1 출력단(Q1)의 출력신호는 로직하이레벨에서 로직로우레벨로 천이하고, 제1 반전출력단(QB1)의 출력신호는 로직로우레벨에서 로직하이레벨로 천이한다.
이상 살펴본 바와 같이, 최대저장선택신호생성회로(42)의 제1 반전출력단(QB1) 및 제2 반전출력단(QB2)을 통해 출력되는 최대저장선택신호(M_SEL<1:2>)의 논리레벨조합은 '00', '01', '10', '11의 순서로 순차적으로 카운팅된다. 즉, 최대저장선택신호생성회로(42)는 제2 동작클럭(X_CLK)의 라이징에지에 동기하여 1 비트만큼 논리레벨조합이 업(up) 카운팅되는 최대저장선택신호(M_SEL<1:2>)를 생성한다.
도 11을 참고하면 비교코드생성회로(51)는 제1 비교래치(511), 제2 비교래치(512), 코드설정신호생성회로(513), 제1 코드합성기(514) 및 제2 코드합성기(515)를 포함할 수 있다. 제1 비교래치(511)는 제3 동작클럭(H_CLK)에 동기하여 제1 입력단(D1)을 통해 입력되는 제1 반전출력단(QB1)의 출력신호를 래치하여 제1 출력단(Q1)으로 출력한다. 제2 비교래치(512)는 제1 비교래치(511)의 제1 출력단(Q1)의 출력신호에 동기하여 제2 입력단(D2)을 통해 입력되는 제2 반전출력단(QB2)의 출력신호를 래치하여 제2 출력단(Q2)으로 출력한다. 코드설정신호생성회로(513)는 종료신호(STOP) 및 최대감지신호(MAX_DET)에 응답하여 코드설정신호(STA)를 생성할 수 있다. 코드설정신호생성회로(513)는 최대감지신호(MAX_DET)가 로직로우레벨로 디스에이블된 상태에서 로직로우레벨로 구동된 코드설정신호(STA)를 생성할 수 있다. 코드설정신호생성회로(513)는 종료신호(STOP)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 구동된 코드설정신호(STA)를 생성할 수 있다. 제1 코드합성기(514)는 코드설정신호(STA) 및 제1 비교래치(511)의 출력신호에 응답하여 비교코드의 첫번째 비트(SCD<1>)를 생성할 수 있다. 제1 코드합성기(514)는 코드설정신호(STA)가 로직로우레벨인 경우 제1 비교래치(511)의 출력신호를 버퍼링하여 출력할 수 있고, 코드설정신호(STA)가 로직하이레벨인 경우 제1 비교래치(511)의 출력신호를 반전 버퍼링하여 출력할 수 있다. 제2 코드합성기(515)는 코드설정신호(STA) 및 제2 비교래치(512)의 출력신호에 응답하여 비교코드의 두번째 비트(SCD<2>)를 생성할 수 있다. 제2 코드합성기(515)는 코드설정신호(STA)가 로직로우레벨인 경우 제2 비교래치(512)의 출력신호를 버퍼링하여 출력할 수 있고, 코드설정신호(STA)가 로직하이레벨인 경우 제2 비교래치(512)의 출력신호를 반전 버퍼링하여 출력할 수 있다.
도 12를 참고하여 비교코드(SCD<1:2>)가 생성되는 동작을 살펴보면 다음과 같다.
도 12에 도시된 바와 같이, 최대카운팅 코드 검색동작이 수행되기 전에는 코드설정신호(STA)가 로직로우레벨로 설정되므로, 비교코드(SCD<1:2>)의 논리레벨 조합은 '00'에서부터 '01', '10', '11'로 1비트씩 순차적으로 업(up) 카운팅된다. 최대카운팅 코드 검색동작이 수행되는 경우 코드설정신호(STA)가 로직하이레벨로 설정되므로, 비교코드(SCD<1:2>)의 논리레벨 조합은 '11'에서부터 '10', '01', '00'으로 1비트씩 순차적으로 다운(down) 카운팅된다.
도 13을 참고하면 코드비교신호생성회로(52)는 제1 코드비교신호생성회로(521), 제2 코드비교신호생성회로(522) 및 제3 코드비교신호생성회로(523)를 포함할 수 있다. 제1 코드비교신호생성회로(521)는 비교코드(SCD<1:2>)와 제1 카운터코드(CNT_CD1<1:2>)를 비교하여 코드비교신호의 첫번째 비트(CD_COM<1>)를 생성할 수 있다. 제2 코드비교신호생성회로(522)는 비교코드(SCD<1:2>)와 제2 카운터코드(CNT_CD2<1:2>)를 비교하여 코드비교신호의 두번째 비트(CD_COM<2>)를 생성할 수 있다. 제3 코드비교신호생성회로(523)는 비교코드(SCD<1:2>)와 제3 카운터코드(CNT_CD3<1:2>)를 비교하여 코드비교신호의 세번째 비트(CD_COM<3>)를 생성할 수 있다.
도 14를 참고하면 감지신호생성회로(6)는 어드레스비교신호선택회로(61), 코드비교신호선택회로(62) 및 디코더(63)를 포함할 수 있다.
어드레스비교신호선택회로(61)는 저장선택신호(S_SEL<1:2>) 및 래치코드(LC<1:3>)에 응답하여 어드레스비교선택신호(ACOM_SEL)를 생성할 수 있다. 어드레스비교신호선택회로(61)는 저장선택신호(S_SEL<1:2>)의 논리레벨조합에 따라 래치코드(LC<1:3>)에 포함된 비트들 중 하나를 어드레스비교선택신호(ACOM_SEL)로 선택하여 출력할 수 있다. 저장선택신호(S_SEL<1:2>)의 논리레벨조합에 따라 어드레스비교선택신호(ACOM_SEL)로 선택되는 래치코드(LC<1:3>)에 포함된 비트는 실시예에 따라서 다양하게 설정될 수 있다.
코드비교신호선택회로(62)는 코드설정신호(STA), 저장선택신호(S_SEL<1:2>), 최대저장선택신호(M_SEL<1:2>) 및 코드비교신호(CD_COM<1:3>)에 응답하여 코드비교선택신호(CCOM_SEL)를 생성할 수 있다. 코드비교신호선택회로(62)는 코드설정신호(STA)의 논리레벨과 저장선택신호(S_SEL<1:2>)의 논리레벨조합에 따라 코드비교신호(CD_COM<1:3>)에 포함된 비트들 중 하나를 코드비교선택신호(CCOM_SEL)로 선택하여 출력할 수 있다. 저장선택신호(S_SEL<1:2>)의 논리레벨조합에 따라 코드비교선택신호(CCOM_SEL)로 선택되는 코드비교신호(CD_COM<1:3>)에 포함된 비트는 실시예에 따라서 다양하게 설정될 수 있다.
디코더(63)는 어드레스비교선택신호(ACOM_SEL), 코드비교선택신호(CCOM_SEL), 비교코드(SCD<1:2>) 및 코드설정신호(STA)에 응답하여 동일감지신호(S_DET), 최소감지신호(MIN_DET) 및 최대감지신호(MAX_DET)를 생성할 수 있다. 디코더(63)는 비교코드(SCD<1:2>)의 논리레벨조합과 어드레스비교선택신호(ACOM_SEL)의 논리레벨에 따라 논리레벨이 결정되는 동일감지신호(S_DET)를 생성할 수 있다. 디코더(63)는 코드비교선택신호(CCOM_SEL) 및 코드설정신호(STA)의 논리레벨에 따라 논리레벨이 결정되는 최소감지신호(MIN_DET)를 생성할 수 있다. 디코더(63)는 코드비교선택신호(CCOM_SEL) 및 코드설정신호(STA)의 논리레벨에 따라 논리레벨이 결정되는 최대감지신호(MAX_DET)를 생성할 수 있다. 코드비교선택신호(CCOM_SEL) 및 코드설정신호(STA)의 논리레벨에 따라 생성되는 최소감지신호(MIN_DET) 및 최대감지신호(MAX_DET)의 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
도 15를 참고하면 래치코드(LC<1:3>)에 포함된 비트들 중 저장선택신호(S_SEL<1:2>)의 논리레벨조합에 따라 어드레스비교선택신호(ACOM_SEL)로 선택되는 비트를 확인할 수 있다. 저장선택신호(S_SEL<1:2>)가 '00'인 경우 래치코드의 첫번째 비트(LC<1>)가 어드레스비교선택신호(ACOM_SEL)로 선택된다. 저장선택신호(S_SEL<1:2>)가 '00'인 경우라 함은 저장선택신호(S_SEL<1:2>)에 포함된 모든 비트들이 로직로우레벨임을 의미한다. 저장선택신호(S_SEL<1:2>)가 '01'인 경우 래치코드의 두번째 비트(LC<2>)가 어드레스비교선택신호(ACOM_SEL)로 선택된다. 저장선택신호(S_SEL<1:2>)가 '01'인 경우라 함은 저장선택신호의 첫번째 비트(S_SEL<1>)가 로직하이레벨이고, 저장선택신호의 두번째 비트(S_SEL<2>)가 로직로우레벨임을 의미한다. 저장선택신호(S_SEL<1:2>)가 '10'인 경우 래치코드의 세번째 비트(LC<3>)가 어드레스비교선택신호(ACOM_SEL)로 선택된다. 저장선택신호(S_SEL<1:2>)가 '10'인 경우라 함은 저장선택신호의 첫번째 비트(S_SEL<1>)가 로직로우레벨이고, 저장선택신호의 두번째 비트(S_SEL<2>)가 로직하이레벨임을 의미한다.
도 16을 참고하면 코드비교신호(CD_COM<1:3>)에 포함된 비트들 중 코드설정신호(STA), 제1 및 제2 저장선택신호(S_SEL<1:2>) 및 제1 및 제2 최대저장선택신호(M_SEL<1:2>)의 논리레벨조합에 따라 코드비교선택신호(CCOM_SEL)로 선택되는 비트를 확인할 수 있다. 코드설정신호(STA)가 로직로우레벨이고, 저장선택신호(S_SEL<1:2>)가 '00'인 경우 코드비교신호의 첫번째 비트(CD_COM<1>)가 코드비교선택신호(CCOM_SEL)로 선택된다. 코드설정신호(STA)가 로직로우레벨이고, 저장선택신호(S_SEL<1:2>)가 '01'인 경우 코드비교신호의 두번째 비트(CD_COM<2>)가 코드비교선택신호(CCOM_SEL)로 선택된다. 코드설정신호(STA)가 로직로우레벨이고, 저장선택신호(S_SEL<1:2>)가 '10'인 경우 코드비교신호의 세번째 비트(CD_COM<3>)가 코드비교선택신호(CCOM_SEL)로 선택된다. 코드설정신호(STA)가 로직하이레벨이고, 최대저장선택신호(M_SEL<1:2>)가 '00'인 경우 코드비교신호의 첫번째 비트(CD_COM<1>)가 코드비교선택신호(CCOM_SEL)로 선택된다. 코드설정신호(STA)가 로직하이레벨이고, 최대저장선택신호(M_SEL<1:2>)가 '01'인 경우 코드비교신호의 두번째 비트(CD_COM<2>)가 코드비교선택신호(CCOM_SEL)로 선택된다. 코드설정신호(STA)가 로직하이레벨이고, 최대저장선택신호(M_SEL<1:2>)가 '10'인 경우 코드비교신호의 세번째 비트(CD_COM<3>)가 코드비교선택신호(CCOM_SEL)로 선택된다.
도 17을 참고하면 디코더(63)는 인버터들(IV61, IV62, IV63) 및 앤드게이트들(AND61, AND62, AND63)을 포함할 수 있다. 앤드게이트(AND61)는 반전버퍼링된 비교코드의 두번째 비트(SCD<2>), 반전버퍼링된 비교코드의 첫번째 비트(SCD<1>) 및 어드레스비교선택신호(ACOM_SEL)를 입력받아 논리곱 연산을 수행하여 동일감지신호(S_DET)를 생성할 수 있다. 앤드게이트(AND62)는 코드비교선택신호(CCOM_SEL) 및 반전 버퍼링된 코드설정신호(STA)를 입력받아 논리곱 연산을 수행하여 최소감지신호(MIN_DET)를 생성할 수 있다. 앤드게이트(AND63)는 코드비교선택신호(CCOM_SEL) 및 코드설정신호(STA)를 입력받아 논리곱 연산을 수행하여 최대감지신호(MAX_DET)를 생성할 수 있다.
도 18을 참고하면 비교코드(SCD<1:2>)의 논리레벨조합, 어드레스비교선택신호(ACOM_SEL), 코드비교선택신호(CCOM_SEL), 및 코드설정신호(STA)의 논리레벨에 따라 동일감지신호(S_DET), 최소감지신호(MIN_DET) 및 최대감지신호(MAX_DET) 중 선택적으로 인에이블되는 신호를 확인할 수 있다. 비교코드(SCD<1:2>)가 '00'인 상태에서 어드레스비교선택신호(ACOM_SEL)가 로직하이레벨인 경우 동일감지신호(S_DET)가 로직하이레벨로 인에이블된다. 코드설정신호(STA)가 로직로우레벨인 상태에서 코드비교선택신호(CCOM_SEL)가 로직하이레벨인 경우 최소감지신호(MIN_DET)가 로직하이레벨로 인에이블된다. 코드설정신호(STA)가 로직하이레벨인 상태에서 코드비교선택신호(CCOM_SEL)가 로직하이레벨인 경우 최대감지신호(MAX_DET)가 로직하이레벨로 인에이블된다.
도 19를 참고하면 비교클럭생성회로(71)는 비교입력회로(711) 및 비교클럭출력회로(712)를 포함할 수 있다. 비교입력회로(711)는 동일감지신호(S_DET) 및 임의저장모드신호(RSM)를 입력받아 논리곱 연산을 수행할 수 있다. 비교입력회로(711)는 동일감지신호(S_DET) 및 임의저장모드신호(RSM)가 모두 로직하이레벨로 인에이블되는 경우 로직하이레벨을 출력할 수 있다. 비교클럭출력회로(712)는 비교입력회로(711)의 출력신호가 로직하이레벨인 경우 기설정된 횟수만큼 토글링하는 비교클럭(COM_CLK)을 생성할 수 있다. 비교클럭(COM_CLK)이 토글링하는 횟수는 실시예에 따라서 다양하게 설정될 수 있다.
도 20을 참고하면 카운터선택생성회로(72)는 인버터들(IV71, IV72) 및 앤드게이트들(AND71, AND72, AND73)을 포함할 수 있다. 앤드게이트(AND71)는 반전버퍼링된 저장선택신호의 첫번째 비트(S_SEL<1>) 및 반전버퍼링된 저장선택신호의 두번째 비트(S_SEL<2>)를 입력받아 논리곱 연산을 수행하여 카운터선택신호의 첫번째 비트(CNT_SEL<1>)를 생성할 수 있다. 앤드게이트(AND72)는 저장선택신호의 첫번째 비트(S_SEL<1>) 및 반전버퍼링된 저장선택신호의 두번째 비트(S_SEL<2>)를 입력받아 논리곱 연산을 수행하여 카운터선택신호의 두번째 비트(CNT_SEL<2>)를 생성할 수 있다. 앤드게이트(AND73)는 반전버퍼링된 저장선택신호의 첫번째 비트(S_SEL<1>) 및 저장선택신호의 두번째 비트(S_SEL<2>)를 입력받아 논리곱 연산을 수행하여 카운터선택신호의 세번째 비트(CNT_SEL<3>)를 생성할 수 있다.
도 21을 참고하면 카운터선택신호(CNT_SEL<1:3>)에 포함된 비트들 중 저장선택신호(S_SEL<1:2>)의 논리레벨조합에 따라 인에이블되는 비트를 확인할 수 있다. 저장선택신호(S_SEL<1:2>)가 '00'인 경우 카운터선택신호의 첫번째 비트(CNT_SEL<1>)가 로직하이레벨로 인에이블된다. 저장선택신호(S_SEL<1:2>)가 '01'인 경우 카운터선택신호의 두번째 비트(CNT_SEL<2>)가 로직하이레벨로 인에이블된다. 저장선택신호(S_SEL<1:2>)가 '10'인 경우 카운터선택신호의 세번째 비트(CNT_SEL<3>)가 로직하이레벨로 인에이블된다.
도 22를 참고하면 카운터리셋신호생성회로(73)는 앤드게이트들(AND75, AND76, AND77)을 포함할 수 있다. 앤드게이트(AND75)는 카운터선택신호의 첫번째 비트(CNT_SEL<1>) 및 최대감지신호(MAX_DET)를 입력받아 논리곱 연산을 수행하여 카운터리셋신호의 첫번째 비트(CNT_RST<1>)를 생성할 수 있다. 앤드게이트(AND76)는 카운터선택신호의 두번째 비트(CNT_SEL<2>) 및 최대감지신호(MAX_DET)를 입력받아 논리곱 연산을 수행하여 카운터리셋신호의 두번째 비트(CNT_RST<2>)를 생성할 수 있다. 앤드게이트(AND77)는 카운터선택신호의 세번째 비트(CNT_SEL<3>) 및 최대감지신호(MAX_DET)를 입력받아 논리곱 연산을 수행하여 카운터리셋신호의 세번째 비트(CNT_RST<3>)를 생성할 수 있다. 카운터리셋신호의 첫번째 비트(CNT_RST<1>)는 카운터선택신호의 첫번째 비트(CNT_SEL<1>) 및 최대감지신호(MAX_DET)가 모두 로직하이레벨로 인에이블된 경우 로직하이레벨로 인에이블된다. 카운터리셋신호의 두번째 비트(CNT_RST<2>)는 카운터선택신호의 두번째 비트(CNT_SEL<2>) 및 최대감지신호(MAX_DET)가 모두 로직하이레벨로 인에이블된 경우 로직하이레벨로 인에이블된다. 카운터리셋신호의 세번째 비트(CNT_RST<3>)는 카운터선택신호의 세번째 비트(CNT_SEL<3>) 및 최대감지신호(MAX_DET)가 모두 로직하이레벨로 인에이블된 경우 로직하이레벨로 인에이블된다.
도 23을 참고하면 카운터코드생성회로(8)는 제1 카운터코드생성회로(81), 제2 카운터코드생성회로(82) 및 제3 카운터코드생성회로(83)를 포함할 수 있다.
제1 카운터코드생성회로(81)는 비교클럭(COM_CLK), 동일감지신호(S_DET), 카운터선택신호의 첫번째 비트(CNT_SEL<1>), 리프레쉬활성화신호(SREN), 카운터리셋신호의 첫번째 비트(CNT_RST<1>) 및 최소감지신호(MIN_DET)에 응답하여 제1 카운터코드(CNT_CD1<1:2>)를 생성할 수 있다. 제1 카운터코드생성회로(81)는 임의저장모드에서 비교클럭(COM_CLK)에 동기하여 기설정된 횟수만큼 제1 카운터코드(CNT_CD1<1:2>)를 카운팅할 수 있다. 제1 카운터코드생성회로(81)는 동일감지신호(S_DET)가 인에이블되는 경우 제1 카운터코드(CNT_CD1<1:2>)를 카운팅할 수 있다. 제1 카운터코드생성회로(81)는 리프레쉬활성화신호(SREN)에 의해 수행되는 리프레쉬가 종료되는 시점에 동기하여 리프레쉬종료신호(SR_END)를 발생시킬 수 있다. 제1 카운터코드생성회로(81)는 리프레쉬종료신호(SR_END)가 발생된 상태에서 카운터리셋신호의 첫번째 비트(CNT_RST<1>)가 인에이블되는 경우 제1 카운터코드(CNT_CD1<1:2>)를 기설정된 논리레벨조합으로 초기화할 수 있다. 제1 카운터코드생성회로(81)는 최소감지신호(MIN_DET) 및 카운터선택신호의 첫번째 비트(CNT_SEL<1>)가 모두 로직하이레벨로 인에이블되는 경우 제1 카운터코드(CNT_CD1<1:2>)를 기설정된 논리레벨조합으로 초기화할 수 있다.
제2 카운터코드생성회로(82)는 비교클럭(COM_CLK), 동일감지신호(S_DET), 카운터선택신호의 두번째 비트(CNT_SEL<2>), 리프레쉬활성화신호(SREN), 카운터리셋신호의 두번째 비트(CNT_RST<2>), 리프레쉬종료신호(SR_END) 및 최소감지신호(MIN_DET)에 응답하여 제2 카운터코드(CNT_CD2<1:2>)를 생성할 수 있다. 제2 카운터코드생성회로(82)는 임의저장모드에서 비교클럭(COM_CLK)에 동기하여 기설정된 횟수만큼 제2 카운터코드(CNT_CD2<1:2>)를 카운팅할 수 있다. 제2 카운터코드생성회로(82)는 동일감지신호(S_DET)가 인에이블되는 경우 제2 카운터코드(CNT_CD2<1:2>)를 카운팅할 수 있다. 제2 카운터코드생성회로(82)는 리프레쉬종료신호(SR_END)가 발생된 상태에서 카운터리셋신호의 두번째 비트(CNT_RST<2>)가 인에이블되는 경우 제2 카운터코드(CNT_CD2<1:2>)를 기설정된 논리레벨조합으로 초기화할 수 있다. 제2 카운터코드생성회로(82)는 최소감지신호(MIN_DET) 및 카운터선택신호의 두번째 비트(CNT_SEL<2>)가 모두 로직하이레벨로 인에이블되는 경우 제2 카운터코드(CNT_CD2<1:2>)를 기설정된 논리레벨조합으로 초기화할 수 있다.
제3 카운터코드생성회로(83)는 비교클럭(COM_CLK), 동일감지신호(S_DET), 카운터선택신호의 세번째 비트(CNT_SEL<3>), 리프레쉬활성화신호(SREN), 카운터리셋신호의 세번째 비트(CNT_RST<3>), 리프레쉬종료신호(SR_END) 및 임의모드동작클럭(R_CLK)에 응답하여 제3 카운터코드(CNT_CD3<1:2>)를 생성할 수 있다. 제3 카운터코드생성회로(83)는 임의저장모드에서 비교클럭(COM_CLK)에 동기하여 기설정된 횟수만큼 제3 카운터코드(CNT_CD3<1:2>)를 카운팅할 수 있다. 제3 카운터코드생성회로(83)는 동일감지신호(S_DET)가 인에이블되는 경우 제3 카운터코드(CNT_CD3<1:2>)를 카운팅할 수 있다. 제3 카운터코드생성회로(83)는 리프레쉬종료신호(SR_END)가 발생된 상태에서 카운터리셋신호의 세번째 비트(CNT_RST<3>)가 인에이블되는 경우 제3 카운터코드(CNT_CD3<1:2>)를 기설정된 논리레벨조합으로 초기화할 수 있다. 제 카운터코드생성회로(82)는 임의모드동작클럭(R_CLK)가 발생되는 시점에 동기하여 제3 카운터코드(CNT_CD3<1:2>)를 기설정된 논리레벨조합으로 초기화할 수 있다.
도 24를 참고하면 제1 카운터코드생성회로(81)는 제1 카운터클럭생성회로(811), 제1 저장리셋신호생성회로(812), 제1 카운터래치(813) 및 제2 카운터래치(814)를 포함할 수 있다.
제1 카운터클럭생성회로(811)는 비교클럭(COM_CLK), 동일감지신호(S_DET), 카운터선택신호의 첫번째 비트(CNT_SEL<1>)에 응답하여 제1 카운터클럭(C_CLK1)을 생성할 수 있다. 제1 카운터클럭생성회로(811)는 카운터선택신호의 첫번째 비트(CNT_SEL<1>)가 로직하이레벨로 인에이블된 상태에서 비교클럭(COM_CLK) 또는 동일감지신호(S_DET)가 발생되는 경우 제1 카운터클럭(C_CLK1)을 생성할 수 있다.
제1 저장리셋신호생성회로(812)는 리프레쉬종료신호생성회로(816) 및 제1 저장리셋신호출력회로(817)를 포함할 수 있다. 리프레쉬종료신호생성회로(816)는 리프레쉬활성화신호(SREN)에 응답하여 리프레쉬종료신호(SR_END)를 생성할 수 있다. 리프레쉬종료신호생성회로(816)는 리프레쉬가 종료되어 리프레쉬활성화신호(SREN)가 로직하이레벨에서 로직로우레벨로 천이하는 시점에 동기하여 리프레쉬종료신호(SR_END)를 발생시킬 수 있다. 제1 저장리셋신호출력회로(817)는 카운터리셋신호의 첫번째 비트(CNT_RST<1>), 리프레쉬종료신호(SR_END), 최소감지신호(MIN_DET) 및 카운터선택신호의 첫번째 비트(CNT_SEL<1>)에 응답하여 제1 저장리셋신호(C_RST1)를 생성할 수 있다. 제1 저장리셋신호출력회로(817)는 카운터리셋신호의 첫번째 비트(CNT_RST<1>)가 인에이블되는 경우 제1 저장리셋신호(C_RST1)를 발생시킬 수 있다. 제1 저장리셋신호출력회로(817)는 리프레쉬종료신호(SR_END)가 발생되는 경우 제1 저장리셋신호(C_RST1)를 발생시킬 수 있다. 제1 저장리셋신호출력회로(817)는 동일감지신호(S_DET) 및 카운터선택신호의 첫번째 비트(CNT_SEL<1>)가 모두 로직하이레벨로 인에이블되는 경우 제1 저장리셋신호(C_RST1)를 발생시킬 수 있다.
제1 카운터래치(813)는 제1 카운터클럭(C_CLK)에 동기하여 제1 입력단(D1)을 통해 입력되는 제1 반전출력단(QB1)의 출력신호를 래치하여 제1 출력단(Q1)으로 출력한다. 제1 카운터래치(813)는 제1 반전출력단(QB1)을 통해 제1 카운터코드의 첫번째 비트(CNT_CD1<1>)를 출력할 수 있다. 제1 카운터래치(813)는 제1 저장리셋신호(C_RST1)가 발생되는 경우 제1 출력단(Q1) 및 제1 반전출력단(QB1)의 출력신호들을 초기화한다.
제2 카운터래치(814)는 제1 카운터래치(813)의 제1 출력단(Q1)의 출력신호에 동기하여 제2 입력단(D2)을 통해 입력되는 제2 반전출력단(QB2)의 출력신호를 래치하여 제2 출력단(Q2)으로 출력한다. 제2 카운터래치(814)는 제2 반전출력단(QB2)을 통해 제1 카운터코드의 두번째 비트(CNT_CD1<2>)를 출력할 수 있다. 제2 카운터래치(814)는 제1 저장리셋신호(C_RST1)가 발생되는 경우 제2 출력단(Q2) 및 제2 반전출력단(QB2)의 출력신호들을 초기화한다.
도 25를 참고하면 제2 카운터코드생성회로(82)는 제2 카운터클럭생성회로(821), 제2 저장리셋신호생성회로(822), 제3 카운터래치(823) 및 제4 카운터래치(824)를 포함할 수 있다.
제2 카운터클럭생성회로(821)는 비교클럭(COM_CLK), 동일감지신호(S_DET), 카운터선택신호의 두번째 비트(CNT_SEL<2>)에 응답하여 제2 카운터클럭(C_CLK2)을 생성할 수 있다. 제2 카운터클럭생성회로(821)는 카운터선택신호의 두번째 비트(CNT_SEL<2>)가 로직하이레벨로 인에이블된 상태에서 비교클럭(COM_CLK) 또는 동일감지신호(S_DET)가 발생되는 경우 제2 카운터클럭(C_CLK2)을 생성할 수 있다.
제2 저장리셋신호생성회로(822)는 카운터리셋신호의 두번째 비트(CNT_RST<2>), 리프레쉬종료신호(SR_END), 최소감지신호(MIN_DET) 및 카운터선택신호의 두번째 비트(CNT_SEL<2>)에 응답하여 제2 저장리셋신호(C_RST2)를 생성할 수 있다. 제2 저장리셋신호생성회로(822)는 카운터리셋신호의 두번째 비트(CNT_RST<2>)가 인에이블되는 경우 제2 저장리셋신호(C_RST2)를 발생시킬 수 있다. 제2 저장리셋신호생성회로(822)는 리프레쉬종료신호(SR_END)가 발생되는 경우 제2 저장리셋신호(C_RST2)를 발생시킬 수 있다. 제2 저장리셋신호생성회로(822)는 동일감지신호(S_DET) 및 카운터선택신호의 두번째 비트(CNT_SEL<2>)가 모두 로직하이레벨로 인에이블되는 경우 제2 저장리셋신호(C_RST2)를 발생시킬 수 있다.
제3 카운터래치(823)는 제2 카운터클럭(C_CLK2)에 동기하여 제1 입력단(D1)을 통해 입력되는 제1 반전출력단(QB1)의 출력신호를 래치하여 제1 출력단(Q1)으로 출력한다. 제3 카운터래치(823)는 제1 반전출력단(QB1)을 통해 제2 카운터코드의 첫번째 비트(CNT_CD2<1>)를 출력할 수 있다. 제3 카운터래치(823)는 제2 저장리셋신호(C_RST2)가 발생되는 경우 제1 출력단(Q1) 및 제1 반전출력단(QB1)의 출력신호들을 초기화한다.
제4 카운터래치(824)는 제3 카운터래치(823)의 제1 출력단(Q1)의 출력신호에 동기하여 제2 입력단(D2)을 통해 입력되는 제2 반전출력단(QB2)의 출력신호를 래치하여 제2 출력단(Q2)으로 출력한다. 제4 카운터래치(824)는 제2 반전출력단(QB2)을 통해 제2 카운터코드의 두번째 비트(CNT_CD2<2>)를 출력할 수 있다. 제4 카운터래치(824)는 제2 저장리셋신호(C_RST2)가 발생되는 경우 제2 출력단(Q2) 및 제2 반전출력단(QB2)의 출력신호들을 초기화한다.
도 26을 참고하면 제3 카운터코드생성회로(83)는 제3 카운터클럭생성회로(831), 제3 저장리셋신호생성회로(832), 제5 카운터래치(833) 및 제6 카운터래치(834)를 포함할 수 있다.
제3 카운터클럭생성회로(831)는 비교클럭(COM_CLK), 동일감지신호(S_DET), 카운터선택신호의 세번째 비트(CNT_SEL<3>)에 응답하여 제3 카운터클럭(C_CLK3)을 생성할 수 있다. 제3 카운터클럭생성회로(831)는 카운터선택신호의 세번째 비트(CNT_SEL<3>)가 로직하이레벨로 인에이블된 상태에서 비교클럭(COM_CLK) 또는 동일감지신호(S_DET)가 발생되는 경우 제3 카운터클럭(C_CLK3)을 생성할 수 있다.
제3 저장리셋신호생성회로(832)는 카운터리셋신호의 세번째 비트(CNT_RST<3>) 및 리프레쉬종료신호(SR_END)에 응답하여 제3 저장리셋신호(C_RST3)를 생성할 수 있다. 제3 저장리셋신호생성회로(832)는 카운터리셋신호의 세번째 비트(CNT_RST<3>)가 인에이블되는 경우 제3 저장리셋신호(C_RST3)를 발생시킬 수 있다. 제3 저장리셋신호생성회로(832)는 리프레쉬종료신호(SR_END)가 발생되는 경우 제3 저장리셋신호(C_RST3)를 발생시킬 수 있다.
제5 카운터래치(833)는 제3 카운터클럭(C_CLK3)에 동기하여 제1 입력단(D1)을 통해 입력되는 제1 반전출력단(QB1)의 출력신호를 래치하여 제1 출력단(Q1)으로 출력한다. 제5 카운터래치(833)는 제1 반전출력단(QB1)을 통해 제3 카운터코드의 첫번째 비트(CNT_CD3<1>)를 출력할 수 있다. 제5 카운터래치(833)는 제3 저장리셋신호(C_RST3) 또는 임의모드동작클럭(R_CLK)이 발생되는 경우 제1 출력단(Q1) 및 제1 반전출력단(QB1)의 출력신호들을 초기화한다.
제6 카운터래치(834)는 제5 카운터래치(833)의 제1 출력단(Q1)의 출력신호에 동기하여 제2 입력단(D2)을 통해 입력되는 제2 반전출력단(QB2)의 출력신호를 래치하여 제2 출력단(Q2)으로 출력한다. 제6 카운터래치(834)는 제2 반전출력단(QB2)을 통해 제3 카운터코드의 두번째 비트(CNT_CD3<2>)를 출력할 수 있다. 제6 카운터래치(834)는 제3 저장리셋신호(C_RST3) 또는 임의모드동작클럭(R_CLK)이 발생되는 경우 제2 출력단(Q2) 및 제2 반전출력단(QB2)의 출력신호들을 초기화한다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 27을 참고하여 살펴보면 다음과 같다.
T31 시점에서 A 어드레스와 B 어드레스가 저장되어 있고, A 어드레스에 대응되는 코드값이 2로 설정되어 있으며, B 어드레스에 대응되는 코드값이 1로 설정되어 있다. T32 시점에서 누적저장방식으로 A 어드레스가 입력되면 T33 시점에서 A 어드레스에 대응되는 코드값이 1 비트만큼 업(up) 카운팅된다. A 어드레스에 대응되는 코드값은 3으로 설정된다. T34 시점에서 누적저장방식으로 D 어드레스가 입력되면 T35 시점에서 최소카운팅 코드 검생동작 결과 코드값이 가장 적게 설정된 B 대신 D가 저장된다. 새로 저장된 D에 대응되는 코드값은 1로 설정된다. 한편, T36 시점에서 임의저장방식으로 E 어드레스가 입력되면 T37 시점에서 임의저장방식에서만 사용되는 저장회로에 저장된 C 어드레스 대신 E 어드레스가 저장된다. 임의저장방식으로 새로 저장된 E에 대응되는 코드값은 4로 설정된다. T38 시점에서 리프레쉬활성화신호(SREN)가 인에이블되면 T39 시점에서 최대카운팅 코드 검생동작 결과 가장 많이 카운팅된 코드값에 대응하는 E 어드레스에 대한 리프레쉬가 수행된다.
이상 살펴본 바와 같이 본 실시예에 따른 반도체장치는 액티브동작이 수행되는 어드레스들과 어드레스에 대응되는 코드값들을 저장하여 리프레쉬가 필요한 어드레스를 모니터링할 수 있다. 또한, 본 실시예에 따른 반도체장치는 액티브동작이 수행된 어드레스들 중 코드값에 따라 리프레쉬가 수행되는 어드레스를 선택함으로써, 불필요하게 리프레쉬가 수행되는 것을 막아 전력소모를 절감할 수 있는 효과도 있다. 또한, 본 실시예에 따른 반도체장치는 가중치가 부여된 횟수만큼 코드값이 카운팅되는 임의저장방식을 제공함으로써, 다양한 방식으로 리프레쉬를 수행할 수 있다.
앞서, 도 1 내지 도 27에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 28을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 28에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 임의저장모드신호생성회로 2: 동작클럭생성회로
3: 리프레쉬어드레스생성회로 4: 선택신호제어회로
5: 코드비교제어회로 6: 감지신호생성회로
7: 카운터리셋제어회로 8: 카운터코드생성회로
41: 저장선택신호생성회로 42: 최대저장선택신호생성회로
51: 비교코드생성회로 52: 코드비교신호생성회로
71: 비교클럭생성회로 72: 카운터선택신호생성회로
73: 카운터리셋신호생성회로 11: 제1 모드래치
12: 제2 모드래치 13: 제3 모드래치
21: 제1 동작클럭생성회로 22: 제2 동작클럭생성회로
23: 종료신호버퍼회로 24: 제3 동작클럭생성회로
211: 개시신호생성회로 212: 종료신호생성회로
213: 클럭출력회로 31: 입력제어신호생성회로
32: 출력제어신호생성회로 33: 제1 래치어드레스생성회로
34: 제2 래치어드레스생성회로 35: 제3 래치어드레스생성회로
36: 리프레쉬어드레스출력회로
331: 제1 어드레스비교회로 332: 제1 어드레스비교신호래치
333: 제1 어드레스저장회로
341: 제2 어드레스비교회로 342: 제2 어드레스비교신호래치
343: 제2 어드레스저장회로
351: 제3 어드레스비교회로 352: 제3 어드레스비교신호래치
353: 제3 어드레스저장회로 411: 제1 저장래치
412: 제2 저장래치 421: 제1 최대저장래치
422: 제2 최대저장래치 511: 제1 비교래치
512: 제2 비교래치 513: 코드설정신호생성회로
514: 제1 코드합성기 515: 제2 코드합성기
521: 제1 코드비교신호생성회로 522: 제2 코드비교신호생성회로
523: 제3 코드비교신호생성회로 61: 어드레스비교신호선택회로
62: 코드비교신호선택회로 63: 디코더
711: 비교입력회로 712: 비교클럭출력회로
81: 제1 카운터코드생성회로 82: 제2 카운터코드생성회로
83: 제3 카운터코드생성회로 811: 제1 카운터클럭생성회로
812: 제1 저장리셋신호생성회로 813: 제1 카운터래치
814: 제2 카운터래치 816: 리프레쉬종료신호생성회로
817: 제1 저장리셋신호출력회로 821: 제2 카운터클럭생성회로
822: 제2 저장리셋신호생성회로 823: 제3 카운터래치
824: 제4 카운터래치 831: 제3 카운터클럭생성회로
832: 제3 저장리셋신호생성회로 833: 제5 카운터래치
834: 제6 카운터래치
3: 리프레쉬어드레스생성회로 4: 선택신호제어회로
5: 코드비교제어회로 6: 감지신호생성회로
7: 카운터리셋제어회로 8: 카운터코드생성회로
41: 저장선택신호생성회로 42: 최대저장선택신호생성회로
51: 비교코드생성회로 52: 코드비교신호생성회로
71: 비교클럭생성회로 72: 카운터선택신호생성회로
73: 카운터리셋신호생성회로 11: 제1 모드래치
12: 제2 모드래치 13: 제3 모드래치
21: 제1 동작클럭생성회로 22: 제2 동작클럭생성회로
23: 종료신호버퍼회로 24: 제3 동작클럭생성회로
211: 개시신호생성회로 212: 종료신호생성회로
213: 클럭출력회로 31: 입력제어신호생성회로
32: 출력제어신호생성회로 33: 제1 래치어드레스생성회로
34: 제2 래치어드레스생성회로 35: 제3 래치어드레스생성회로
36: 리프레쉬어드레스출력회로
331: 제1 어드레스비교회로 332: 제1 어드레스비교신호래치
333: 제1 어드레스저장회로
341: 제2 어드레스비교회로 342: 제2 어드레스비교신호래치
343: 제2 어드레스저장회로
351: 제3 어드레스비교회로 352: 제3 어드레스비교신호래치
353: 제3 어드레스저장회로 411: 제1 저장래치
412: 제2 저장래치 421: 제1 최대저장래치
422: 제2 최대저장래치 511: 제1 비교래치
512: 제2 비교래치 513: 코드설정신호생성회로
514: 제1 코드합성기 515: 제2 코드합성기
521: 제1 코드비교신호생성회로 522: 제2 코드비교신호생성회로
523: 제3 코드비교신호생성회로 61: 어드레스비교신호선택회로
62: 코드비교신호선택회로 63: 디코더
711: 비교입력회로 712: 비교클럭출력회로
81: 제1 카운터코드생성회로 82: 제2 카운터코드생성회로
83: 제3 카운터코드생성회로 811: 제1 카운터클럭생성회로
812: 제1 저장리셋신호생성회로 813: 제1 카운터래치
814: 제2 카운터래치 816: 리프레쉬종료신호생성회로
817: 제1 저장리셋신호출력회로 821: 제2 카운터클럭생성회로
822: 제2 저장리셋신호생성회로 823: 제3 카운터래치
824: 제4 카운터래치 831: 제3 카운터클럭생성회로
832: 제3 저장리셋신호생성회로 833: 제5 카운터래치
834: 제6 카운터래치
Claims (30)
- 누적저장모드를 수행하기 위해 제1 동작클럭을 생성하고, 임의저장모드를 수행하기 위해 임의모드동작클럭을 생성하는 동작클럭생성회로; 및
상기 누적저장모드에서 상기 제1 동작클럭으로부터 생성되는 저장선택신호를 토대로 입력어드레스가 저장되는 제1 어드레스저장회로 및 제2 어드레스저장회로를 포함하고, 상기 임의저장모드에서 상기 임의모드동작클럭을 토대로 상기 입력어드레스가 저장되는 제3 어드레스저장회로를 포함하는 리프레쉬어드레스생성회로를 포함하되,
상기 제3 어드레스저장회로에 저장되는 어드레스에 대응되는 카운터코드는 상기 제1 어드레스저장회로 또는 상기 제2 어드레스저장회로에 저장되는 어드레스에 대응되는 카운터코드보다 더 큰 비트 수만큼 카운팅되도록 설정되는 반도체장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 임의저장모드는 프리차지커맨드가 기설정된 횟수만큼 발생하는 경우 진입하는 반도체장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 동작클럭생성회로는
개시신호에 응답하여 상기 제1 동작클럭을 생성하고, 종료신호에 응답하여 상기 제1 동작클럭의 생성을 중단하는 제1 동작클럭생성회로를 포함하는 반도체장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서, 상기 개시신호는 상기 누적저장모드에서 액티브커맨드가 발생하는 경우 인에이블되는 반도체장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서, 상기 종료신호는 상기 임의저장모드가 수행되거나 상기 제1 어드레스저장회로 또는 상기 제2 어드레스저장회로에 저장된 어드레스와 동일한 어드레스가 입력되거나 액티브동작이 수행되는 어드레스들에 대응되는 카운터코드들 중 가장 적게 카운팅된 코드를 찾는 최소카운팅 코드 검색동작이 완료되거나 리셋신호가 인에이블되는 경우 인에이블되는 반도체장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서, 상기 동작클럭생성회로는
상기 종료신호에 응답하여 액티브동작이 수행되는 어드레스들에 대응되는 카운터코드들 중 가장 많이 카운팅된 코드를 찾는 최대카운팅 코드 검색동작을 수행하기 위해 제2 동작클럭을 생성하는 제2 동작클럭생성회로를 더 포함하는 반도체장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서, 상기 동작클럭생성회로는
상기 제1 동작클럭 또는 상기 제2 동작클럭이 생성되는 경우 상기 최대카운팅 코드 검색동작 또는 최소카운팅 코드 검색동작을 위한 제3 동작클럭을 생성하는 제2 동작클럭생성회로를 더 포함하는 반도체장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 리프레쉬어드레스생성회로는
상기 입력어드레스, 액티브커맨드, 제1 입력제어신호 및 제1 출력제어신호에 응답하여 제1 래치코드 및 제1 래치어드레스를 생성하는 제1 래치어드레스생성회로를 포함하는 반도체장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서, 상기 제1 래치어드레스생성회로는
상기 입력어드레스와 상기 제1 래치어드레스를 비교하여 어드레스비교신호를 생성하는 어드레스비교회로;
상기 액티브커맨드에 응답하여 상기 어드레스비교신호를 상기 제1 래치코드로 출력하는 어드레스비교신호래치; 및
상기 제1 입력제어신호에 응답하여 상기 입력어드레스를 저장하고, 상기 제1 출력제어신호에 응답하여 상기 저장된 입력어드레스를 상기 제1 래치어드레스로 출력하는 상기 제1 어드레스저장회로를 포함하는 반도체장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서, 상기 리프레쉬어드레스생성회로는
상기 입력어드레스, 상기 액티브커맨드, 제2 입력제어신호 및 제2 출력제어신호에 응답하여 제2 래치코드 및 제2 래치어드레스를 생성하는 제2 래치어드레스생성회로; 및
상기 입력어드레스, 상기 액티브커맨드, 임의모드동작클럭 및 제3 출력제어신호에 응답하여 제3 래치코드 및 제3 래치어드레스를 생성하는 제3 래치어드레스생성회로를 더 포함하는 반도체장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서, 상기 제3 래치어드레스생성회로는
상기 입력어드레스와 상기 제3 래치어드레스를 비교하여 어드레스비교신호를 생성하는 어드레스비교회로;
상기 액티브커맨드에 응답하여 상기 어드레스비교신호를 상기 제3 래치코드로 출력하는 어드레스비교신호래치; 및
상기 임의모드동작클럭에 응답하여 상기 입력어드레스를 저장하고, 상기 제3 출력제어신호에 응답하여 상기 저장된 입력어드레스를 상기 제3 래치어드레스로 출력하는 상기 제3 어드레스저장회로를 포함하는 반도체장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서, 상기 리프레쉬어드레스생성회로는
리프레쉬활성화신호에 응답하여 상기 제1 래치어드레스, 제2 래치어드레스 및 제3 래치어드레스 중 하나를 리프레쉬가 수행되는 리프레쉬어드레스로 출력하는 리프레쉬어드레스출력회로를 더 포함하는 반도체장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제1 어드레스저장회로에 저장된 어드레스에 대응되는 제1 카운터코드를 생성하고, 상기 제2 어드레스저장회로에 저장된 어드레스에 대응되는 제2 카운터코드를 생성하며, 상기 제3 어드레스저장회로에 저장된 어드레스에 대응되는 제3 카운터코드를 생성하는 카운터코드생성회로를 더 포함하는 반도체장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서, 상기 카운터코드생성회로는
상기 제1 어드레스저장회로에 저장된 어드레스와 동일한 어드레스가 입력되는 경우 제1 비트 수만큼 카운팅되는 상기 제1 카운터코드를 생성하는 제1 카운터코드생성회로;
상기 제2 어드레스저장회로에 저장된 어드레스와 동일한 어드레스가 입력되는 경우 상기 제1 비트 수만큼 카운팅되는 상기 제2 카운터코드를 생성하는 제2 카운터코드생성회로; 및
상기 임의저장모드에서 상기 제3 어드레스저장회로에 저장되는 어드레스에 대응되는 상기 제3 카운터코드를 제2 비트 수만큼 카운팅하는 제3 카운터코드생성회로를 포함하되, 상기 제2 비트 수는 상기 제1 비트 수보다 크게 설정되는 반도체장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서, 상기 제1 카운터코드생성회로는
카운터선택신호에 응답하여 비교클럭 및 동일감지신호에 응답하여 카운터클럭을 생성하는 카운터클럭생성회로;
리프레쉬가 종료되는 시점에 동기하여 카운터리셋신호로부터 저장리셋신호를 생성하고, 상기 카운터선택신호 및 최소감지신호에 응답하여 상기 저장리셋신호를 생성하는 저장리셋신호생성회로; 및
상기 카운터클럭 및 상기 저장리셋신호에 응답하여 카운팅되는 상기 제1 카운터코드를 생성하는 카운터래치를 포함하는 반도체장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서, 상기 제3 카운터코드생성회로는
카운터선택신호에 응답하여 비교클럭 및 동일감지신호에 응답하여 카운터클럭을 생성하는 카운터클럭생성회로;
리프레쉬가 종료되는 시점에 동기하여 카운터리셋신호로부터 저장리셋신호를 생성하는 저장리셋신호생성회로; 및
상기 카운터클럭 및 상기 저장리셋신호에 응답하여 카운팅되는 상기 제3 카운터코드를 생성하는 카운터래치를 포함하는 반도체장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 저장선택신호, 최대저장선택신호, 코드설정신호, 래치코드 및 코드비교신호에 응답하여 동일감지신호, 최소감지신호 및 최대감지신호를 생성하는 감지신호생성회로를 더 포함하는 반도체장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서, 상기 저장선택신호는 상기 제1 동작클럭에 의해 가변하는 논리레벨조합을 갖는 반도체장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서, 상기 최대저장선택신호는 최대카운팅 코드 검색동작을 수행하기 위해 생성되는 제2 동작클럭에 의해 가변하는 논리레벨조합을 갖는 반도체장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서, 상기 코드설정신호는 최소카운팅 코드 검색동작이 수행되는 경우 제1 논리레벨을 갖고, 최대카운팅 코드 검색동작이 수행되는 경우 제2 논리레벨을 갖는 반도체장치.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서, 상기 동일감지신호는 상기 입력어드레스가 상기 제1 어드레스저장회로 또는 상기 제2 어드레스저장회로에 저장된 어드레스와 동일한 경우 인에이블되고, 상기 최소감지신호는 최소카운팅 코드 검색동작이 완료되는 경우 인에이블되며, 상기 최대감지신호는 최대카운팅 코드 검색동작이 완료되는 경우 인에이블되는 반도체장치.
- 누적저장모드에서 입력어드레스가 저장되는 제1 어드레스저장회로 및 제2 어드레스저장회로를 포함하고, 임의저장모드에서 상기 입력어드레스가 저장되는 제3 어드레스저장회로를 포함하는 리프레쉬어드레스생성회로;
상기 입력어드레스가 상기 제1, 제2 및 제3 어드레스저장회로에 저장된 어드레스들 중 하나와 동일한 경우 동일감지신호를 생성하는 감지신호생성회로; 및
상기 동일감지신호를 토대로 상기 제1 어드레스저장회로에 저장된 어드레스에 대응되는 제1 카운터코드를 생성하고, 상기 제2 어드레스저장회로에 저장된 어드레스에 대응되는 제2 카운터코드를 생성하며, 상기 제3 어드레스저장회로에 저장된 어드레스에 대응되는 제3 카운터코드를 생성하는 카운터코드생성회로를 포함하되, 상기 제3 카운터코드는 상기 제1 카운터코드 또는 상기 제2 카운터코드보다 더 큰 비트 수만큼 카운팅되도록 설정되는 반도체장치.
- ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제 22 항에 있어서, 상기 임의저장모드는 프리차지커맨드가 기설정된 횟수만큼 발생하는 경우 진입하는 반도체장치.
- ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제 22 항에 있어서, 상기 리프레쉬어드레스생성회로는
상기 입력어드레스, 액티브커맨드, 제1 입력제어신호 및 제1 출력제어신호에 응답하여 제1 래치코드 및 제1 래치어드레스를 생성하는 제1 래치어드레스생성회로를 포함하는 반도체장치.
- ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제 24 항에 있어서, 상기 리프레쉬어드레스생성회로는
상기 입력어드레스, 상기 액티브커맨드, 제2 입력제어신호 및 제2 출력제어신호에 응답하여 제2 래치코드 및 제2 래치어드레스를 생성하는 제2 래치어드레스생성회로; 및
상기 입력어드레스, 상기 액티브커맨드, 임의모드동작클럭 및 제3 출력제어신호에 응답하여 제3 래치코드 및 제3 래치어드레스를 생성하는 제3 래치어드레스생성회로를 더 포함하는 반도체장치.
- ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제 22 항에 있어서, 상기 카운터코드생성회로는
상기 제1 어드레스저장회로에 저장된 어드레스와 동일한 어드레스가 입력되는 경우 제1 비트 수만큼 카운팅되는 상기 제1 카운터코드를 생성하는 제1 카운터코드생성회로;
상기 제2 어드레스저장회로에 저장된 어드레스와 동일한 어드레스가 입력되는 경우 상기 제1 비트 수만큼 카운팅되는 상기 제2 카운터코드를 생성하는 제2 카운터코드생성회로; 및
상기 임의저장모드에서 상기 제3 어드레스저장회로에 저장되는 어드레스에 대응되는 상기 제3 카운터코드를 제2 비트 수만큼 카운팅하되, 상기 제2 비트 수는 상기 제1 비트 수보다 크게 설정되는 반도체장치.
- ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제 26 항에 있어서, 상기 제1 카운터코드생성회로는
카운터선택신호에 응답하여 비교클럭 및 동일감지신호에 응답하여 카운터클럭을 생성하는 카운터클럭생성회로;
리프레쉬가 종료되는 시점에 동기하여 카운터리셋신호로부터 저장리셋신호를 생성하고, 상기 카운터선택신호 및 최소감지신호에 응답하여 상기 저장리셋신호를 생성하는 저장리셋신호생성회로; 및
상기 카운터클럭 및 상기 저장리셋신호에 응답하여 카운팅되는 상기 제1 카운터코드를 생성하는 카운터래치를 포함하는 반도체장치.
- ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈제 22 항에 있어서, 상기 감지신호생성회로는
저장선택신호, 최대저장선택신호, 코드설정신호, 래치코드 및 코드비교신호에 응답하여 상기 동일감지신호, 최소감지신호 및 최대감지신호를 생성하는 반도체장치.
- ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈제 28 항에 있어서, 상기 저장선택신호는 누적저장모드를 수행하기 위해 생성되는 제1 동작클럭에 의해 가변하는 논리레벨조합을 갖고, 상기 최대저장선택신호는 최대카운팅 코드 검색동작을 수행하기 위해 생성되는 제2 동작클럭에 의해 가변하는 논리레벨조합을 가지며, 상기 코드설정신호는 최소카운팅 코드 검색동작이 수행되는 경우 제1 논리레벨을 갖고, 최대카운팅 코드 검색동작이 수행되는 경우 제2 논리레벨을 갖는 반도체장치.
- ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈제 28 항에 있어서, 상기 동일감지신호는 상기 입력어드레스가 상기 제1 어드레스저장회로 또는 상기 제2 어드레스저장회로에 저장된 어드레스와 동일한 경우 인에이블되고, 상기 최소감지신호는 최소카운팅 코드 검색동작이 완료되는 경우 인에이블되며, 상기 최대감지신호는 최대카운팅 코드 검색동작이 완료되는 경우 인에이블되는 반도체장치.
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|---|---|---|---|
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Also Published As
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