CN109524036B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括初始缓冲器信号发生电路和缓冲器信号发生电路。初始缓冲器信号发生电路包括如果初始化操作终止则被激活的初始缓冲器电路。初始缓冲器信号发生电路响应于第一参考电压信号而从外部控制信号产生初始缓冲器信号。缓冲器信号发生电路包括响应于初始缓冲器信号而被激活的缓冲器电路。缓冲器信号发生电路响应于第二参考电压信号而从外部控制信号产生缓冲器信号。

Description

半导体器件
相关申请的交叉引用
本申请要求于2017年9月19日提交的申请号为10-2017-0120184的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及控制缓冲器的半导体器件。
背景技术
不同于静态随机存取存储(SRAM)器件和快闪存储器件，即使将电源电压供应给DRAM，动态随机存取存储(DRAM)半导体器件也可能随着时间的流逝而丢失其所储存的数据。这可能是由与单元晶体管一起构成DRAM器件的存储单元的单元电容器的泄漏电流造成的。因此，必须周期性地对DRAM器件的单元电容器再充电以保留或刷新其所储存的数据。用于对单元电容器再充电的操作可以称为刷新操作。可以通过在存储单元的数据保留时间内将字线激活至少一次以放大储存在存储单元中的数据来执行刷新操作。数据保留时间可以对应于在无任何刷新操作的情况下单元电容器能够保留显示正确逻辑数据所需的最少电荷的最大时间。
刷新操作可以被分类为自动刷新操作或自刷新操作。自动刷新操作可以通过从控制DRAM器件的控制器输出的刷新命令来执行，而自刷新操作可以在省电模式中通过包括在DRAM器件中的计数器来执行。
发明内容
各种实施例针对在初始化操作和刷新操作期间控制缓冲器的半导体器件。
根据一个实施例，半导体器件包括初始缓冲器信号发生电路和缓冲器信号发生电路。初始缓冲器信号发生电路包括如果初始化操作终止则被激活的初始缓冲器电路。初始缓冲器信号发生电路响应于第一参考电压信号而从外部控制信号产生初始缓冲器信号。缓冲器信号发生电路包括响应于初始缓冲器信号而被激活的缓冲器电路。缓冲器信号发生电路响应于第二参考电压信号而从外部控制信号产生缓冲器信号。
根据另一实施例，半导体器件包括缓冲器信号发生电路和命令/地址输入控制电路。缓冲器信号发生电路包括响应于初始缓冲器信号而被激活的缓冲器电路，如果初始化操作终止，则通过将外部控制信号与第一参考电压信号进行比较而产生该初始缓冲器信号。缓冲器信号发生电路响应于第二参考电压信号而从外部控制信号产生缓冲器信号。命令/地址输入控制电路响应于缓冲器信号而产生用于控制命令/地址缓冲器的激活或不激活的命令/地址缓冲器激活信号。
根据又一个实施例，半导体器件包括初始缓冲器信号发生电路和刷新控制电路。初始缓冲器信号发生电路包括如果初始化操作终止则被激活的初始缓冲器电路。初始缓冲器信号发生电路响应于参考电压信号而从外部控制信号产生初始缓冲器信号。刷新控制电路响应于初始缓冲器信号和刷新信号而产生刷新退出信号。
附图说明
基于附图和所附详细描述，本公开的各种实施例将变得更明显，其中：
图1是示出根据本公开的实施例的半导体器件的配置的框图；
图2是示出包括在图1的半导体器件中的初始缓冲器控制电路的示例的电路图；
图3是示出包括在图1的半导体器件中的初始缓冲器信号发生电路的示例的电路图；
图4是示出包括在图1的半导体器件中的缓冲器控制电路的示例的电路图；
图5是示出包括在图1的半导体器件中的命令/地址输入控制电路的示例的电路图；
图6是示出包括在图1的半导体器件中的缓冲器信号发生电路的示例的电路图；
图7是示出包括在图1的半导体器件中的刷新控制电路的示例的电路图；
图8和图9是示出图1至图7所示的半导体器件的操作的时序图；以及
图10是示出包括图1所示的半导体器件的电子系统的配置的框图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明的目的，而非意在限制本公开的范围。
如图1所示，根据一个实施例的半导体器件可以包括：初始缓冲器控制电路1、初始缓冲器信号发生电路2、缓冲器控制电路3、命令/地址输入控制电路4、缓冲器信号发生电路5、命令/地址缓冲器6、终端电阻电路7和刷新控制电路8。
初始缓冲器控制电路1可以响应于复位信号RSTB、初始缓冲器信号CS_STA、刷新信号SREF_PRE、第一刷新脉冲SREF_A和第二刷新脉冲SREF_B而产生初始缓冲器激活信号CS_STA_BEN和终端控制信号CA_ODT_DISB。如果初始化操作终止，则初始缓冲器控制电路1可以响应于复位信号RSTB而产生被使能的初始缓冲器激活信号CS_STA_BEN。初始缓冲器控制电路1可以将初始缓冲器激活信号CS_STA_BEN使能以激活初始缓冲器电路(图3的21)。被使能的初始缓冲器激活信号CS_STA_BEN的逻辑电平可以通过初始缓冲器控制电路1来根据实施例而被设置为不同。在通过初始缓冲器控制电路1来执行初始化操作的时间段期间，复位信号RSTB可以被使能为具有预定逻辑电平。被使能的复位信号RSTB的逻辑电平可以根据实施例而被设置为不同。在初始缓冲器电路(图3的21)被激活之后，可以根据芯片选择信号CS的逻辑电平来确定由初始缓冲器控制电路1所接收的初始缓冲器信号CS_STA的逻辑电平。如果刷新操作响应于刷新信号SREF_PRE、第一刷新脉冲SREF_A和第二刷新脉冲SREF_B而被执行，则初始缓冲器控制电路1可以产生被使能的终端控制信号CA_ODT_DISB。被使能的终端控制信号CA_ODT_DISB的逻辑电平可以通过初始缓冲器控制电路1来根据实施例而被设置为不同。第一刷新脉冲SREF_A和第二刷新脉冲SREF_B可以同步于用于执行刷新操作的刷新命令被输入至半导体器件的时间而被创建。刷新信号SREF_PRE可以被使能以执行刷新操作。在本实施例中，刷新操作可以对应于在省电模式中执行的自刷新操作。第一刷新脉冲SREF_A被创建的时间与第二刷新脉冲SREF_B被创建的时间可以根据实施例而被设置为不同。被使能的刷新信号SREF_PRE的逻辑电平可以根据实施例而被设置为不同。稍后将参照图2来更充分地描述初始缓冲器控制电路1的配置和操作。
初始缓冲器信号发生电路2可以响应于复位信号RSTB、芯片选择信号CS、初始参考电压信号VREF_S、初始缓冲器激活信号CS_STA_BEN和终端激活信号CA_ODTEN而产生初始缓冲器信号CS_STA。当初始缓冲器激活信号CS_STA_BEN在初始化操作终止之后被使能时，如果芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则初始缓冲器信号发生电路2可以产生具有第一逻辑电平的初始缓冲器信号CS_STA。芯片选择信号CS可以是被使能为激活包括半导体器件的芯片的外部控制信号。初始参考电压信号VREF_S可以被产生为具有由外部设备提供的电源电压电平的一半。如果初始化操作被执行或者终端激活信号CA_ODTEN被使能，则初始缓冲器信号发生电路2可以产生具有第二逻辑电平的初始缓冲器信号CS_STA。初始缓冲器信号CS_STA的第一逻辑电平可以被设定为逻辑“高”电平，而初始缓冲器信号CS_STA的第二逻辑电平可以被设定为逻辑“低”电平。初始缓冲器信号CS_STA的第一逻辑电平和第二逻辑电平可以根据实施例而被设置为不同。稍后将参照图3来更充分地描述初始缓冲器信号发生电路2的配置和操作。
缓冲器控制电路3可以响应于复位信号RSTB、初始缓冲器信号CS_STA、终端控制信号CA_ODT_DISB和缓冲器信号CS_B而产生终端激活信号CA_ODTEN和缓冲器激活信号CS_BEN。响应于复位信号RSTB，如果初始化操作被执行，则缓冲器控制电路3可以产生被禁止的终端激活信号CA_ODTEN和被禁止的缓冲器激活信号CS_BEN。当初始缓冲器激活信号CS_STA_BEN被使能时，如果芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则缓冲器控制电路3可以响应于初始缓冲器信号CS_STA而产生被使能的终端激活信号CA_ODTEN和被使能的缓冲器激活信号CS_BEN中的至少一个。当终端控制信号CA_ODT_DISB被使能且缓冲器激活信号CS_BEN被使能时，如果芯片选择信号CS具有小于初始参考电压信号VREF_S的电平的电平，则缓冲器控制电路3可以产生被禁止的终端激活信号CA_ODTEN和被禁止的缓冲器激活信号CS_BEN。如果芯片选择信号CS具有比初始参考电压信号VREF_S的电平低的电平，则初始缓冲器信号CS_STA可以具有逻辑“低”电平。终端激活信号CA_ODTEN可以被使能以激活连接到命令/地址缓冲器6的终端电阻电路7。被使能的终端激活信号CA_ODTEN的逻辑电平可以根据实施例而被设置为不同。缓冲器激活信号CS_BEN可以被使能以激活缓冲器电路(图6的51)。从缓冲器控制电路3输出的被使能的缓冲器激活信号CS_BEN的逻辑电平可以根据实施例而被设置为不同。稍后将参照图4来更充分地描述缓冲器控制电路3的配置和操作。
命令/地址输入控制电路4可以响应于复位信号RSTB、缓冲器信号CS_B和初始缓冲器激活信号CS_STA_BEN而产生命令缓冲器标志CMD_BENF和命令/地址缓冲器激活信号CA_BEN。响应于复位信号RSTB，如果初始化操作被执行，则命令/地址输入控制电路4可以产生被禁止的命令缓冲器标志CMD_BENF和被禁止的命令/地址缓冲器激活信号CA_BEN。在初始化操作终止且初始缓冲器激活信号CS_STA_BEN被禁止之后，命令/地址输入控制电路4可以在从芯片选择信号CS具有大于或等于芯片选择参考电压信号VREF_CS的电平的电平的时间开始过经过预定延迟时段之后的时间处产生分别被使能的命令缓冲器标志CMD_BENF和命令/地址缓冲器激活信号CA_BEN。命令/地址输入控制电路4可以输出被使能的命令缓冲器标志CMD_BENF以产生内部命令。命令/地址输入控制电路4可以根据实施例而将被使能的命令缓冲器标志CMD_BENF的逻辑电平设置为不同。命令/地址输入控制电路4可以产生用于控制激活或不激活命令/地址缓冲器6的命令/地址缓冲器激活信号CA_BEN。例如，命令/地址输入控制电路4可以使能命令/地址缓冲器激活信号CA_BEN以激活命令/地址缓冲器6。命令/地址输入控制电路4可以根据实施例而将被使能的命令/地址缓冲器激活信号CA_BEN的逻辑电平设置为不同。稍后将参照图5来更充分地描述命令/地址输入控制电路4的配置和操作。
缓冲器信号发生电路5可以响应于芯片选择信号CS、芯片选择参考电压信号VREF_CS、缓冲器激活信号CS_BEN和命令缓冲器标志CMD_BENF而产生缓冲器信号CS_B和内部芯片选择信号ICS。缓冲器信号发生电路5可以在缓冲器激活信号CS_BEN被使能时将芯片选择信号CS与芯片选择参考电压信号VREF_CS进行比较以产生缓冲器信号CS_B和内部芯片选择信号ICS。当缓冲器激活信号CS_BEN被使能时，如果芯片选择信号CS具有大于或等于芯片选择参考电压信号VREF_CS的电平的电平，则缓冲器信号发生电路5可以产生具有第一逻辑电平的缓冲器信号CS_B或具有第一逻辑电平的内部芯片选择信号ICS。缓冲器信号发生电路5可以将芯片选择参考电压信号VREF_CS设定为与电源电压具有相同的电平。当缓冲器激活信号CS_BEN被使能时，如果芯片选择信号CS具有比芯片选择参考电压信号VREF_CS的电平低的电平，则缓冲器信号发生电路5可以产生具有第二逻辑电平的缓冲器信号CS_B或具有第二逻辑电平的内部芯片选择信号ICS。第一逻辑电平可以被设定为逻辑“高”电平，而第二逻辑电平可以被设定为逻辑“低”电平。缓冲器信号CS_B的第一逻辑电平和第二逻辑电平或内部芯片选择信号ICS的第一逻辑电平和第二逻辑电平可以根据实施例而被设置为不同。缓冲器信号发生电路5可以在命令缓冲器标志CMD_BENF被禁止时从芯片选择参考电压信号VREF_CS与芯片选择信号CS的比较结果来产生缓冲器信号CS_B。缓冲器信号发生电路5可以在命令缓冲器标志CMD_BENF被使能时从芯片选择参考电压信号VREF_CS与芯片选择信号CS的比较结果来产生内部芯片选择信号ICS。稍后将参照图6来更充分地描述初始缓冲器信号发生电路5的配置和操作。
命令/地址缓冲器6可以响应于命令/地址缓冲器激活信号CA_BEN、命令/地址CA和命令/地址参考电压信号VREF_CA而产生内部命令/地址ICA。命令/地址缓冲器6可以在命令/地址缓冲器激活信号CA_BEN被使能时响应于命令/地址参考电压信号VREF_CA而缓冲命令/地址CA以产生内部命令/地址ICA。当命令/地址缓冲器激活信号CA_BEN被使能时，如果命令/地址CA具有大于或等于命令/地址参考电压信号VREF_CA的电平的电平，则命令/地址缓冲器6可以产生具有第一逻辑电平的内部命令/地址ICA。当命令/地址缓冲器激活信号CA_BEN被使能时，如果命令/地址CA具有比命令/地址参考电压信号VREF_CA的电平低的电平，则命令/地址缓冲器6可以产生具有第二逻辑电平的内部命令/地址ICA。命令/地址缓冲器6可以将第一逻辑电平设定为逻辑“高”电平，而可以将第二逻辑电平设定为逻辑“低”电平。命令/地址缓冲器6可以根据实施例而将内部命令/地址ICA的第一逻辑电平和第二逻辑电平设置为不同。
终端电阻电路7可以连接至命令/地址缓冲器6，并且可以通过被输入至终端电阻电路7的终端激活信号CA_ODTEN来确定终端电阻电路7的激活或不激活。如果终端激活信号CA_ODTEN被使能，则终端电阻电路7可以被激活以控制命令/地址缓冲器6，使得命令/地址缓冲器6在没有任何命令/地址CA的失真的情况下接收命令/地址CA。
刷新控制电路8可以响应于初始缓冲器信号CS_STA、复位信号RSTB和刷新信号SREF_PRE中的至少一个而产生刷新退出信号SRX。响应于复位信号RSTB，刷新控制电路8可以产生如果初始化操作被执行则被禁止的刷新退出信号SRX。刷新控制电路8可以在刷新信号SREF_PRE被禁止使得刷新操作未被执行时产生被禁止的刷新退出信号SRX。当刷新信号SREF_PRE被使能以执行刷新操作时，如果芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则刷新控制电路8可以产生被使能的刷新退出信号SRX。刷新控制电路8可以根据实施例来设置被使能的刷新退出信号SRX的逻辑电平。稍后将参照图7来更充分地描述刷新控制电路8的配置和操作。
参考图2，初始缓冲器控制电路1可以包括延迟电路11、锁存复位信号发生电路12、激活选择信号发生电路13、初始缓冲器激活信号输出电路14和终端控制信号输出电路15。延迟电路11可以将复位信号RSTB延迟预定的延迟时段以产生延迟复位信号RSTBd。锁存复位信号发生电路12可以响应于延迟复位信号RSTBd和初始缓冲器信号CS_STA而产生锁存复位信号LRST。如果延迟复位信号RSTBd被使能为具有逻辑“低”电平，则锁存复位信号发生电路12可以产生具有逻辑“高”电平的锁存复位信号LRST。如果初始缓冲器信号CS_STA具有逻辑“高”电平，则锁存复位信号发生电路12可以产生具有逻辑“低”电平的锁存复位信号LRST。如果未执行刷新操作，则第一刷新脉冲SREF_A和第二刷新脉冲SREF_B有可能不被创建且刷新信号SREF_PRE可以被禁止为具有逻辑“低”电平。在这种情况下，激活选择信号发生电路13可以产生具有逻辑“高”电平的激活选择信号ASEL。在第一刷新脉冲SREF_A或第二刷新脉冲SREF_B通过执行刷新操作而被创建之后，激活选择信号发生电路13可以在刷新信号SREF_PRE被使能时产生具有逻辑“低”电平的激活选择信号ASEL。初始缓冲器激活信号输出电路14可以响应于复位信号RSTB、锁存复位信号LRST和激活选择信号ASEL而产生初始缓冲器激活信号CS_STA_BEN。如果初始化操作终止了，同时具有逻辑“高”电平的激活选择信号ASEL被输入至初始缓冲器激活信号输出电路14而未执行刷新操作，则初始缓冲器激活信号输出电路14可以接收具有逻辑“高”电平的复位信号RSTB和具有逻辑“高”电平的锁存复位信号LRST以产生被使能为具有逻辑“高”电平的初始缓冲器激活信号CS_STA_BEN。终端控制信号输出电路15可以缓冲激活选择信号ASEL以产生终端控制信号CA_ODT_DISB。
在执行初始化操作的时段期间，初始缓冲器控制电路1可以产生被禁止为具有逻辑“低”电平的初始缓冲器激活信号CS_STA_BEN。当未执行刷新操作时，如果初始化操作终止了，则初始缓冲器控制电路1可以产生被使能为具有逻辑“高”电平的初始缓冲器激活信号CS_STA_BEN。如果执行刷新操作，则初始缓冲器控制电路1可以产生被使能为具有逻辑“低”电平的终端控制信号CA_ODT_DISB。
参考图3，初始缓冲器信号发生电路2可以包括初始缓冲器电路21、上拉信号发生电路22、下拉信号发生电路23、驱动电路24、初始化电路25、缓冲器控制信号发生电路26和初始缓冲器信号输出电路27。如果初始缓冲器激活信号CS_STA_BEN被使能为具有逻辑“高”电平，则初始缓冲器电路21可以将芯片选择信号CS与初始参考电压信号VREF_S进行比较以产生预初始缓冲器信号CS_STA_PRE。如果芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则初始缓冲器电路21可以产生具有逻辑“高”电平的预初始缓冲器信号CS_STA_PRE。如果芯片选择信号CS具有小于初始参考电压信号VREF_S的电平的电平，则初始缓冲器电路21可以产生具有逻辑“低”电平的预初始缓冲器信号CS_STA_PRE。上拉信号发生电路22可以缓冲终端激活信号CA_ODTEN以产生上拉信号PU。如果输入至上拉信号发生电路22的终端激活信号CA_ODTEN被使能为具有逻辑“高”电平，则上拉信号发生电路22可以产生被使能为具有逻辑“低”电平的上拉信号PU。下拉信号发生电路23可以响应于预初始缓冲器信号CS_STA_PRE、复位信号RSTB和终端激活信号CA_ODTEN而产生下拉信号PD。如果预初始缓冲器信号CS_STA_PRE具有逻辑“低”电平、复位信号RSTB被禁止为具有逻辑“高”电平且终端激活信号CA_ODTEN被禁止为具有逻辑“低”电平，则下拉信号发生电路23可以产生被使能为具有逻辑“高”电平的下拉信号PD。驱动电路24可以响应于上拉信号PU和下拉信号PD而驱动节点nd21。因此，驱动电路24可以响应于复位信号RSTB和终端激活信号CA_ODTEN而驱动节点nd21。如果上拉信号PU被使能为具有逻辑“低”电平，则驱动电路24可以将节点nd21上拉至逻辑“高”电平。如果下拉信号PD被使能为具有逻辑“高”电平，则驱动电路24可以将节点nd21下拉至逻辑“低”电平。初始化电路25可以响应于复位信号RSTB而初始化节点nd21的电平。如果复位信号RSTB被使能为具有逻辑“低”电平，则初始化电路25可以将节点nd21的电平初始化为逻辑“高”电平。缓冲器控制信号发生电路26可以锁存并反相缓冲节点nd21的信号以将节点nd21的已反相缓冲的信号输出为缓冲器控制信号BCNT。初始缓冲器信号输出电路27可以响应于预初始缓冲器信号CS_STA_PRE和缓冲器控制信号BCNT而产生初始缓冲器信号CS_STA。如果预初始缓冲器信号CS_STA_PRE和缓冲器控制信号BCNT两者都具有逻辑“高”电平，则初始缓冲器信号输出电路27可以产生被使能为具有逻辑“高”电平的初始缓冲器信号CS_STA。此外，如果复位信号RSTB和终端激活信号CA_ODTEN两者都被禁止，则缓冲器控制信号发生电路26可以使能缓冲器控制信号BCNT。
在如果初始化操作终止则初始缓冲器激活信号CS_STA_BEN被使能为具有逻辑“高”电平时，如果芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则初始缓冲器信号发生电路2可以产生具有逻辑“高”电平的初始缓冲器信号CS_STA。在一个示例中，当初始缓冲器信号CS_STA具有逻辑“高”电平时，初始缓冲器信号发生电路2可以不激活初始缓冲器电路21。如果终端激活信号CA_ODTEN被使能为具有逻辑“高”电平或者复位信号RSTB被使能为具有逻辑“低”电平以执行初始化操作，则初始缓冲器信号发生电路2可以产生具有逻辑“低”电平的初始缓冲器信号CS_STA。
参考图4，缓冲器控制电路3可以包括缓冲器上拉信号发生电路31、缓冲器下拉信号发生电路32、缓冲器驱动电路33、缓冲器初始化电路34和缓冲器锁存电路35。缓冲器上拉信号发生电路31可以反相缓冲初始缓冲器信号CS_STA以产生缓冲器上拉信号TPU。如果初始缓冲器信号CS_STA具有逻辑“高”电平，则缓冲器上拉信号发生电路31可以产生被使能为具有逻辑“低”电平的缓冲器上拉信号TPU。缓冲器下拉信号发生电路32可以响应于终端控制信号CA_ODT_DISB和缓冲器信号CS_B而产生缓冲器下拉信号TPD。如果终端控制信号CA_ODT_DISB被使能为具有逻辑“低”电平且缓冲器信号CS_B具有逻辑“低”电平，则缓冲器下拉信号发生电路32可以产生被使能为具有逻辑“高”电平的缓冲器下拉信号TPD。缓冲器驱动电路33可以响应于缓冲器上拉信号TPU和缓冲器下拉信号TPD而驱动节点nd31。如果缓冲器上拉信号TPU被使能为具有逻辑“低”电平，则缓冲器驱动电路33将节点nd31的电平上拉至逻辑“高”电平。如果缓冲器下拉信号TPD被使能为具有逻辑“高”电平，则缓冲器驱动电路33可以将节点nd31的电平下拉至逻辑“低”电平。缓冲器初始化电路34可以响应于复位信号RSTB而初始化节点nd31。如果复位信号RSTB被使能为具有逻辑“低”电平，则缓冲器初始化电路34可以将节点nd31的电平初始化为逻辑“低”电平。缓冲器锁存电路35可以响应于复位信号RSTB而锁存并缓冲节点nd31的信号以产生终端激活信号CA_ODTEN和缓冲器激活信号CS_BEN。如果节点nd31的信号具有逻辑“高”电平，则缓冲器锁存电路35可以产生被使能为具有逻辑“高”电平的终端激活信号CA_ODTEN。当复位信号随着初始化操作终止而具有逻辑“高”电平时，如果节点nd31的信号具有逻辑“高”电平，则缓冲器锁存电路35可以产生被使能为具有逻辑“高”电平的缓冲器激活信号CS_BEN。
如果初始化操作被执行，则缓冲器控制电路3可以产生被禁止为具有逻辑“低”电平的终端激活信号CA_ODTEN和被禁止为具有逻辑“低”电平的缓冲器激活信号CS_BEN。如果初始缓冲器信号CS_STA随着初始化操作终止而具有逻辑“高”电平，则缓冲器控制电路3可以产生被使能为具有逻辑“高”电平的终端激活信号CA_ODTEN和被使能为具有逻辑“高”电平的缓冲器激活信号CS_BEN。如果终端控制信号CA_ODT_DISB被使能为具有逻辑“低”电平且缓冲器信号CS_B具有逻辑“低”电平，则缓冲器控制电路3可以产生被禁止为具有逻辑“低”电平的终端激活信号CA_ODTEN和被禁止为具有逻辑“低”电平的缓冲器激活信号CS_BEN。
参考图5，命令/地址输入控制电路4可以包括反相/延迟电路41、命令缓冲器上拉信号发生电路42、命令缓冲器下拉信号发生电路43、命令缓冲器驱动电路44、命令缓冲器初始化电路45和命令缓冲器输出电路46。反相/延迟电路41可以将初始缓冲器激活信号CS_STA_BEN反相并延迟以产生延迟缓冲器激活信号BENd。命令缓冲器上拉信号发生电路42可以缓冲延迟缓冲器激活信号BENd以产生命令缓冲器上拉信号BPU。如果延迟缓冲器激活信号BENd具有逻辑“低”电平，则命令缓冲器上拉信号发生电路42可以产生被使能为具有逻辑“低”电平的命令缓冲器上拉信号BPU。命令缓冲器下拉信号发生电路43可以响应于延迟缓冲器激活信号BENd、复位信号RSTB和缓冲器信号CS_B而产生命令缓冲器下拉信号BPD。当复位信号RSTB被禁止为具有逻辑“高”电平时，如果延迟缓冲器激活信号BENd和缓冲器信号CS_B两者都具有逻辑“高”电平，则命令缓冲器下拉信号发生电路43可以产生被使能为具有逻辑“高”电平的命令缓冲器下拉信号BPD。命令缓冲器驱动电路44可以响应于命令缓冲器上拉信号BPU和命令缓冲器下拉信号BPD而驱动节点nd41。如果命令缓冲器上拉信号BPU被使能为具有逻辑“低”电平，则命令缓冲器驱动电路44可以将节点nd41的电平上拉至逻辑“高”电平。如果命令缓冲器下拉信号BPD被使能为具有逻辑“高”电平，则命令缓冲器驱动电路44可以将节点nd41的电平下拉至逻辑“低”电平。命令缓冲器初始化电路45可以响应于复位信号RSTB而初始化节点nd41的电平。如果复位信号RSTB被使能为具有逻辑“低”电平，则命令缓冲器初始化电路45可以将节点nd41的电平初始化为逻辑“高”电平。命令缓冲器输出电路46可以响应于初始缓冲器激活信号CS_STA_BEN和复位信号RSTB而将节点nd41的信号锁存并延迟预定延迟时段，以产生命令缓冲器标志CMD_BENF和命令/地址缓冲器激活信号CA_BEN。在复位信号RSTB被禁止为具有逻辑“高”电平且初始缓冲器激活信号CS_STA_BEN被禁止为具有逻辑“低”电平时，命令缓冲器输出电路46可以在从节点nd41的电平通过命令缓冲器下拉信号BPD而被下拉至逻辑“低”电平的时间开始经过预定延迟时段之后的第一时间处和经过预定延迟时段之后的第二时间处产生分别被使能为具有逻辑“高”电平的命令缓冲器标志CMD_BENF和命令/地址缓冲器激活信号CA_BEN。
如果复位信号RSTB被使能为具有逻辑“低”电平以执行初始化操作，则命令/地址输入控制电路4可以产生被禁止为具有逻辑“低”电平的命令缓冲标志CMD_BENF和被禁止为具有逻辑“低”电平的命令/地址缓冲器激活信号CA_BEN。在复位信号RSTB根据初始化操作的终止而被禁止为具有逻辑“高”电平且初始缓冲器激活信号CS_STA_BEN根据初始化操作的终止而被禁止为具有逻辑“低”电平之后，命令/地址输入控制电路4可以在从缓冲器信号CS_B具有逻辑“高”电平的时间开始经过预定延迟时段之后的时间处产生分别被使能为具有逻辑“高”电平的命令缓冲器标志CMD_BENF和命令/地址缓冲器激活信号CA_BEN。
参考图6，缓冲器信号发生电路5可以包括缓冲器电路51和选择输出电路52。如果缓冲器激活信号CS_BEN被使能为具有逻辑“高”电平，则缓冲器电路51可以将芯片选择信号CS与芯片选择参考电压信号VREF_CS进行比较以产生预芯片选择信号CS_PRE。如果芯片选择信号CS具有大于或等于芯片选择参考电压信号VREF_CS的电平的电平，则缓冲器电路51可以产生具有逻辑“高”电平的预芯片选择信号CS_PRE。如果芯片选择信号CS具有小于芯片选择参考电压信号VREF_CS的电平的电平，则缓冲器电路51可以产生具有逻辑“低”电平的预芯片选择信号CS_PRE。如果初始缓冲器信号CS_STA具有逻辑“高”电平，则缓冲器电路51可以被激活。选择输出电路52可以响应于命令缓冲器标志CMD_BENF而缓冲预芯片选择信号CS_PRE以产生缓冲器信号CS_B和内部芯片选择信号ICS。选择输出电路52可以在命令缓冲器标志CMD_BENF被禁止为具有逻辑“低”电平时缓冲预芯片选择信号CS_PRE以产生缓冲器信号CS_B。选择输出电路52可以在命令缓冲器标志CMD_BENF被使能为具有逻辑“高”电平时缓冲预芯片选择信号CS_PRE以产生内部芯片选择信号ICS。
参考图7，刷新控制电路8可以包括刷新反相/延迟电路81、刷新驱动电路82、刷新初始化电路83和刷新输出电路84。刷新反相/延迟电路81可以将初始缓冲器信号CS_STA反相并延迟以产生初始缓冲器反相/延迟信号CS_STABd。刷新驱动电路82可以响应于刷新信号SREF_PRE、初始缓冲器信号CS_STA和初始缓冲器反相/延迟信号CS_STABd而驱动节点nd81。如果刷新信号SREF_PRE被禁止为具有逻辑“低”电平，则刷新驱动电路82可以将节点nd81的电平上拉至逻辑“高”电平。当刷新信号SREF_PRE被使能为具有逻辑“高”电平且初始缓冲器反相/延迟信号CS_STABd具有逻辑“高”电平时，如果初始缓冲器信号CS_STA具有逻辑“高”电平，则刷新驱动电路82可以将节点nd81的电平下拉至逻辑“低”电平。刷新初始化电路83可以响应于复位信号RSTB而初始化节点nd81的电平。如果复位信号RSTB被使能为具有逻辑“低”电平，则刷新初始化电路83可以将节点nd81的电平初始化为逻辑“高”电平。刷新输出电路84可以锁存并反相缓冲节点nd81的信号以产生刷新退出信号SRX。刷新输出电路84可以反相缓冲被下拉为具有逻辑“低”电平的节点nd81的信号，以产生被使能为具有逻辑“高”电平的刷新退出信号SRX。
如果复位信号RSTB被使能为具有逻辑“低”电平以执行初始化操作，则刷新控制电路8可以产生被禁止为具有逻辑“低”电平的刷新退出信号SRX。刷新控制电路8可以在刷新信号SREF_PRE被禁止为具有逻辑“低”电平使得刷新操作未被执行时产生被禁止为具有逻辑“低”电平的刷新退出信号SRX。当刷新信号SREF_PRE被使能为具有逻辑“高”电平以执行刷新操作时，如果芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平以将初始缓冲器信号CS_STA的电平改变为逻辑“高”电平，则刷新控制电路8可以产生被使能为具有逻辑“高”电平的刷新退出信号SRX。
下面将参照图8和图9来描述具有上述配置的半导体器件的操作。
参考图8，在因为刷新操作未被执行，所以激活选择信号ASEL被产生为具有逻辑“高”电平并且终端控制信号CA_ODT_DISB被禁止为具有逻辑“高”电平时，半导体器件可以按照如下方式操作。当初始化操作终止时，初始缓冲器激活信号CS_STA_BEN可以同步于复位信号RSTB从逻辑“低”电平到逻辑“高”电平的电平转变发生的时间而被使能为具有逻辑“高”电平，从而激活缓冲器电路21。如果芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则预初始缓冲器信号CS_STA_PRE与初始缓冲器信号CS_STA从逻辑“低”电平到逻辑“高”电平的电平转变可能发生。终端激活信号CA_ODTEN和缓冲器激活信号CS_BEN可以同步于初始缓冲器信号CS_STA从逻辑“低”电平转变为逻辑“高”电平的时间而被使能为具有逻辑“高”电平。如果终端激活信号CA_ODTEN被使能，则连接至命令/地址CA的输入端子的终端电阻电路7可以被激活。如果缓冲器激活信号CS_BEN被使能，则缓冲器电路51可以被激活。缓冲器信号CS_B从逻辑“低”电平到逻辑“高”电平的转变可以同步于芯片选择信号CS具有大于或等于芯片选择参考电压信号VREF_CS的电平的电平的时间而发生。在从缓冲器信号CS_B从逻辑“低”电平到逻辑“高”电平的电平转变发生的时间开始经过第一延迟时段td1之后的时间处，命令缓冲器标志CMD_BENF可以被使能为具有逻辑“高”电平以产生包括内部芯片选择信号ICS的内部命令。在从缓冲器信号CS_B从逻辑“低”电平到逻辑“高”电平的电平转变发生的时间开始经过第二延迟时段td2之后的时间处，命令/地址缓冲器激活信号CA_BEN可以被使能为具有逻辑“高”电平以激活命令/地址缓冲器6。
根据一个实施例的半导体器件可以根据复位信号RSTB的电平和芯片选择信号CS的电平来控制接收芯片选择信号CS的初始缓冲器电路21的激活或不激活和接收芯片选择信号CS的缓冲器电路51的激活或不激活。即，如果复位信号RSTB被禁止以终止初始化操作，则根据一个实施例的半导体器件可以激活初始缓冲器电路21，并且如果经由初始缓冲器电路21输入的芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则半导体器件可以不激活初始缓冲器电路21，而可以激活缓冲器电路51与终端电阻电路7。如果经由缓冲器电路51输入的芯片选择信号CS具有大于或等于芯片选择参考电压信号VREF_CS的电平的电平，则命令/地址缓冲器6可以在从芯片选择信号CS具有等于芯片选择参考电压信号VREF_CS的电平的电平的时间开始经过预定延迟时段之后被激活。根据一个实施例的半导体器件可以根据复位信号RSTB的逻辑电平和芯片选择信号CS的逻辑电平来稳定地控制初始缓冲器电路21的激活时刻、缓冲器电路51的激活时刻和命令/地址缓冲器6的激活时刻。
参考图9，如果执行自刷新操作，同时从时钟信号CLK产生第一分频时钟信号CLK_A和第二分频时钟信号CLK_B，则半导体器件可以按照如下方式操作。第一分频时钟信号CLK_A和第二分频时钟信号CLK_B可以通过划分时钟信号CLK的频率而被产生为具有时钟信号CLK的周期时间的两倍大的周期时间。第一分频时钟信号CLK_A和第二分频时钟信号CLK_B可以被产生为具有彼此相反的相位。如果用于刷新操作的自刷新命令SREF_CMD同步于第一分频时钟信号CLK_A而被输入，则第一刷新脉冲SREF_A可以被创建。如果芯片选择信号CS从逻辑“低”电平到逻辑“高”电平的电平转变发生，同时第一刷新脉冲SREF_A被创建，则刷新信号SREF_PRE可以被使能为具有逻辑“高”电平。同步于第一刷新脉冲SREF_A的创建终止的时间，同时刷新信号SREF_PRE维持逻辑“高”电平，激活选择信号ASEL可以被产生为具有逻辑“低”电平并且初始缓冲器激活信号CS_STA_BEN可以被使能为具有逻辑“高”电平以激活初始缓冲器电路21。如果在第一刷新脉冲SREF_A的创建终止之后芯片选择信号CS具有大于或等于初始参考电压信号VREF_S的电平的电平，则预初始缓冲器信号CS_STA_PRE与初始缓冲器信号CS_STA从逻辑“低”电平到逻辑“高”电平的电平转变可能发生。终端激活信号CA_ODTEN和刷新退出信号SRX两者都可以同步于初始缓冲器信号CS_STA从逻辑“低”电平到逻辑“高”电平的电平转变发生的时间而被使能为具有逻辑“高”电平。在芯片选择信号CS从逻辑“低”电平到逻辑“高”电平的电平转变发生之后，刷新信号SREF_PRE可以被禁止为具有逻辑“低”电平并且激活选择信号ASEL从逻辑“低”电平到逻辑“高”电平的电平转变可能发生以将初始缓冲器激活信号CS_STA_BEN禁止为逻辑“低”电平。
如果自刷新操作在省电模式下被执行，则根据一个实施例的半导体器件可以根据芯片选择信号CS的电平来控制自刷新操作的退出时刻。即，根据一个实施例的半导体器件可以控制自刷新退出信号SRX能由芯片选择信号CS无任何故障地稳定产生的时间。因此，可以在省电模式终止之后稳定地执行自刷新退出操作。
可以将参照图1至图9而描述的半导体器件应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如，如图10所示，根据一个实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据由存储器控制器1002产生的控制信号，数据储存单元1001可以储存从存储器控制器1002输出的数据或者可以读取所储存的数据并将所储存的数据输出到存储器控制器1002。数据储存单元1001可以包括图1所示的半导体器件。同时，数据储存单元1001可以包括即使在电源中断时仍能保留所储存的数据的非易失性存储器。非易失性存储器可以为快闪存储器(诸如NOR型快闪存储器或NAND型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入至数据储存单元1001或缓冲存储器1003的操作，或用于将储存在数据储存单元1001或缓冲存储器1003中的数据输出的操作。尽管图10用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存单元1001的一个控制器以及用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存单元1001输出的数据或要被输入至数据储存单元1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将所储存的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地且电气地连接至外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004从外部设备(即，主机)接收控制信号和数据，以及可以经由I/O接口1004来将由存储器控制器1002产生的数据输出至外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004来与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小设备接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的任意一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑式闪存(CF)卡等。

Claims (27)

1.一种半导体器件，包括：
初始缓冲器信号发生电路，其被配置为包括如果初始化操作终止则被激活的初始缓冲器电路，并且被配置为响应于第一参考电压信号而从外部控制信号产生初始缓冲器信号；以及
缓冲器信号发生电路，其被配置为包括响应于初始缓冲器信号而被激活的缓冲器电路并且被配置为响应于第二参考电压信号而从外部控制信号产生缓冲器信号，其中，如果外部控制信号具有大于或等于第一参考电压信号的电平的电平，则初始缓冲器信号具有第一逻辑电平，以及其中，如果外部控制信号具有小于第一参考电压信号的电平的电平，则初始缓冲器信号具有第二逻辑电平。
2.根据权利要求1所述的半导体器件，其中，外部控制信号为被使能以激活包括半导体器件的芯片的芯片选择信号。
3.根据权利要求1所述的半导体器件，其中，初始缓冲器电路响应于初始缓冲器信号而不被激活。
4.根据权利要求1所述的半导体器件，
其中，第一参考电压信号具有由外部设备提供的电源电压的一半电平；以及
其中，第二参考电压信号与电源电压具有相同的电平。
5.根据权利要求1所述的半导体器件，
其中，如果初始缓冲器信号具有第一逻辑电平，则初始缓冲器电路不被激活；以及
其中，如果初始缓冲器信号具有第一逻辑电平，则缓冲器电路被激活。
6.根据权利要求1所述的半导体器件，
其中，初始缓冲器电路响应于初始缓冲器激活信号而将外部控制信号与第一参考电压信号进行比较以产生预初始缓冲器信号；以及
其中，初始缓冲器信号发生电路还包括：
缓冲器控制信号发生电路，其被配置为从响应于复位信号和终端激活信号而被驱动的节点的信号产生缓冲器控制信号；以及
初始缓冲器信号输出电路，其被配置为响应于预初始缓冲器信号和缓冲器控制信号而产生初始缓冲器信号。
7.根据权利要求6所述的半导体器件，其中，如果初始化操作终止，则初始缓冲器激活信号被使能。
8.根据权利要求6所述的半导体器件，
其中，复位信号被使能以执行初始化操作；
其中，如果外部控制信号具有大于或等于第一参考电压信号的电平的电平，则终端激活信号被使能；以及
其中，如果复位信号和终端激活信号两者都被禁止，则缓冲器控制信号被使能。
9.根据权利要求1所述的半导体器件，
其中，缓冲器电路响应于缓冲器激活信号而将外部控制信号与第二参考电压信号进行比较；以及
其中，缓冲器信号发生电路还包括选择输出电路，所述选择输出电路响应于命令缓冲器标志而缓冲缓冲器电路的输出信号以选择性地输出缓冲器信号。
10.根据权利要求1所述的半导体器件，还包括缓冲器控制电路，其被配置为接收初始缓冲器信号以产生用于激活连接至命令/地址缓冲器的终端电阻电路的终端激活信号并且产生用于激活缓冲器电路的缓冲器激活信号。
11.根据权利要求1所述的半导体器件，还包括命令/地址输入控制电路，其被配置为响应于初始缓冲器激活信号、复位信号和缓冲器信号而产生用于控制命令/地址缓冲器的激活或不激活的命令/地址缓冲器激活信号。
12.根据权利要求1所述的半导体器件，还包括刷新控制电路，其被配置为响应于初始缓冲器信号和刷新信号而产生刷新退出信号。
13.根据权利要求12所述的半导体器件，其中，当刷新信号被使能以执行刷新操作时，如果外部控制信号具有大于或等于第一参考电压信号的电平的电平以引起初始缓冲器信号的电平转变，则刷新退出信号被使能。
14.一种半导体器件，包括：
缓冲器信号发生电路，其被配置为包括响应于初始缓冲器信号而被激活的缓冲器电路，其中如果初始化操作终止则通过将外部控制信号与第一参考电压信号进行比较而产生所述初始缓冲器信号，并且所述缓冲器信号发生电路被配置为响应于第二参考电压信号而从外部控制信号产生缓冲器信号；以及
命令/地址输入控制电路，其被配置为响应于缓冲器信号而产生用于控制命令/地址缓冲器的激活或不激活的命令/地址缓冲器激活信号，其中，如果外部控制信号具有大于或等于第一参考电压信号的电平的电平，则初始缓冲器信号具有第一逻辑电平，以及其中，如果外部控制信号具有小于第一参考电压信号的电平的电平，则初始缓冲器信号具有第二逻辑电平。
15.根据权利要求14所述的半导体器件，其中，外部控制信号为被使能以激活包括半导体器件的芯片的芯片选择信号。
16.根据权利要求14所述的半导体器件，
其中，第一参考电压信号具有由外部设备提供的电源电压的一半电平；以及
其中，第二参考电压信号与电源电压具有相同的电平。
17.根据权利要求14所述的半导体器件，其中，如果初始缓冲器信号具有第一逻辑电平，则缓冲器电路被激活。
18.根据权利要求14所述的半导体器件，
其中，如果外部控制信号具有大于或等于第二参考电压信号的电平的电平，则缓冲器信号具有第一逻辑电平；以及
其中，如果外部控制信号具有小于第二参考电压信号的电平的电平，则缓冲器信号具有第二逻辑电平。
19.根据权利要求18所述的半导体器件，其中，如果缓冲器信号具有第一逻辑电平，则命令/地址缓冲器激活信号被使能。
20.根据权利要求14所述的半导体器件，还包括缓冲器控制电路，其被配置为接收初始缓冲器信号以产生用于激活连接至命令/地址缓冲器的终端电阻电路的终端激活信号并且产生用于激活缓冲器电路的缓冲器激活信号。
21.一种半导体器件，包括：
初始缓冲器信号发生电路，其被配置为包括如果初始化操作终止则被激活的初始缓冲器电路并且被配置为响应于参考电压信号而从外部控制信号产生初始缓冲器信号；以及
刷新控制电路，其被配置为响应于初始缓冲器信号和刷新信号而产生刷新退出信号，其中，如果外部控制信号具有大于或等于参考电压信号的电平的电平，则初始缓冲器信号具有第一逻辑电平，以及其中，如果外部控制信号具有小于参考电压信号的电平的电平，则初始缓冲器信号具有第二逻辑电平。
22.根据权利要求21所述的半导体器件，其中，外部控制信号为被使能以激活包括半导体器件的芯片的芯片选择信号。
23.根据权利要求21所述的半导体器件，其中，如果初始缓冲器信号具有第一逻辑电平，则初始缓冲器电路不被激活。
24.根据权利要求21所述的半导体器件，
其中，初始缓冲器电路响应于初始缓冲器激活信号而将外部控制信号与参考电压信号进行比较以产生预初始缓冲器信号；以及
其中，初始缓冲器信号发生电路还包括：
缓冲器控制信号发生电路，其被配置为从响应于复位信号和终端激活信号而被驱动的节点的信号产生缓冲器控制信号；以及
初始缓冲器信号输出电路，其被配置为响应于预初始缓冲器信号和缓冲器控制信号而产生初始缓冲器信号。
25.根据权利要求24所述的半导体器件，其中，如果初始化操作终止，则初始缓冲器激活信号被使能。
26.根据权利要求24所述的半导体器件，
其中，复位信号被使能以执行初始化操作；
其中，如果外部控制信号具有大于或等于参考电压信号的电平的电平，则终端激活信号被使能；以及
其中，如果复位信号和终端激活信号两者都被禁止，则缓冲器控制信号被使能。
27.根据权利要求21所述的半导体器件，其中，当刷新信号被使能以执行刷新操作时，如果外部控制信号具有大于或等于参考电压信号的电平的电平以引起初始缓冲器信号的电平转变，则刷新退出信号被使能。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200127795A (ko) 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 반도체장치
US11270758B2 (en) * 2020-07-29 2022-03-08 Micron Technology, Inc. Apparatuses, systems, and methods for system on chip replacement mode
KR20220022407A (ko) * 2020-08-18 2022-02-25 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801554A (en) * 1995-07-06 1998-09-01 Hitachi, Ltd. Semiconductor Integrated circuit device for handling low amplitude signals
CN101261874A (zh) * 2007-03-08 2008-09-10 海力士半导体有限公司 Zq校准控制器和用于zq校准的方法
CN106205673A (zh) * 2015-05-27 2016-12-07 爱思开海力士有限公司 具有初始化电路的半导体器件及包括其的半导体系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3549751B2 (ja) 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
KR100605606B1 (ko) 2003-05-29 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 장치의 동기식 셀프 리프레쉬 제어 방법 및제어 회로
TWI326084B (en) * 2005-09-13 2010-06-11 Hynix Semiconductor Inc Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory
KR101980162B1 (ko) 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
KR101996003B1 (ko) 2013-06-17 2019-07-04 에스케이하이닉스 주식회사 클록 제어 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801554A (en) * 1995-07-06 1998-09-01 Hitachi, Ltd. Semiconductor Integrated circuit device for handling low amplitude signals
CN101261874A (zh) * 2007-03-08 2008-09-10 海力士半导体有限公司 Zq校准控制器和用于zq校准的方法
CN106205673A (zh) * 2015-05-27 2016-12-07 爱思开海力士有限公司 具有初始化电路的半导体器件及包括其的半导体系统

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