CN106205673A - 具有初始化电路的半导体器件及包括其的半导体系统 - Google Patents

具有初始化电路的半导体器件及包括其的半导体系统 Download PDF

Info

Publication number
CN106205673A
CN106205673A CN201510801276.4A CN201510801276A CN106205673A CN 106205673 A CN106205673 A CN 106205673A CN 201510801276 A CN201510801276 A CN 201510801276A CN 106205673 A CN106205673 A CN 106205673A
Authority
CN
China
Prior art keywords
signal
configurable
period
semiconductor device
enabled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510801276.4A
Other languages
English (en)
Other versions
CN106205673B (zh
Inventor
蔡行善
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106205673A publication Critical patent/CN106205673A/zh
Application granted granted Critical
Publication of CN106205673B publication Critical patent/CN106205673B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)
  • Multimedia (AREA)

Abstract

一种半导体器件，可以包括：启动操作电路，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作。启动操作电路可以被配置为用于产生启动时段信号。启动时段信号可以在启动操作时段期间被使能。半导体器件可以包括：感测电路，被配置为用于感测启动时段信号和时钟使能信号以产生第一检测信号和第二检测信号。半导体器件可以包括：初始化电路，被配置为用于响应于第一检测信号和第二检测信号来执行初始化操作。也可以提供相关的半导体系统。

Description

具有初始化电路的半导体器件及包括其的半导体系统
相关申请的交叉引用
本申请要求于2015年5月27日向韩国知识产权局提交的申请号为10-2015-0074308的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及半导体器件和半导体系统，更具体地，涉及具有初始化电路的半导体器件及包括其的半导体系统。
背景技术
通常，半导体器件可以接收外部电源电压信号来操作。外部电源电压信号的电平可以以特定斜率来从接地电压电平逐渐增加到目标电压电平。如果半导体器件在外部电源电压信号的电平增加以达到目标电压电平时接收外部电源电压信号来执行包括读取操作和写入操作的各种操作，则半导体器件可能由于外部电源电压信号的低电平而出故障。因此，半导体器件可以被设计为在外部电源电压信号的电平达到目标电压电平之后开始各种操作。
半导体器件中的每个可以包括用于执行各种操作(诸如，读取操作和写入操作)的各种内部电路。在外部电源电压信号被施加到半导体器件之后将包括在半导体器件中的内部电路初始化以允许半导体器件的稳定操作可能是必要的。此外，包括在半导体器件中的存储单元中储存的数据可能需要具有稳定的电平以允许半导体器件的稳定操作。
发明内容
根据实施例，可以提供一种半导体器件。半导体器件可以包括：启动操作电路，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作。启动操作电路可以被配置为用于产生启动时段信号。启动时段信号可以在启动操作时段期间被使能。半导体器件可以包括：感测电路，被配置为用于感测启动时段信号和时钟使能信号以产生第一检测信号和第二检测信号。半导体器件可以包括：初始化电路，被配置为用于响应于第一检测信号和第二检测信号来执行初始化操作。
根据实施例，可以提供一种半导体系统。半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以输出电源电压信号和时钟使能信号。第二半导体器件可以在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，并且可以产生启动时段信号。启动时段信号可以在启动操作时段期间被使能。第二半导体器件可以响应于启动时段信号和时钟使能信号来执行初始化操作。
根据实施例，半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以输出电源电压信号和时钟使能信号。第二半导体器件可以在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，并且可以产生启动时段信号。启动时段信号可以在启动操作时段期间被使能。第二半导体器件可以响应于启动时段信号和时钟使能信号来产生重置标志信号，并且可以将重置标志信号输出到第一半导体器件。
根据实施例，半导体器件可以包括：启动操作电路，被配置为用于执行启动操作以及被配置为用于产生启动时段信号。半导体器件可以包括：感测电路，被配置为用于感测启动时段信号和时钟使能信号。半导体器件可以包括：初始化电路，被配置为用于如果在启动操作终止之后时钟使能信号被使能则执行初始化操作。
附图说明
图1是图示根据实施例的半导体系统的示例代表的框图。
图2是图示包括在图1的半导体系统中的启动操作电路的示例代表的框图。
图3是图示包括在图2的启动操作电路中的控制数据发生器的示例代表的框图。
图4是图示包括在图1的半导体系统中的初始化电路的示例代表的框图。
图5是图示包括在图4的初始化电路中的控制信号发生器的示例代表的框图。
图6是图示包括在图4的初始化电路中的标志信号发生器的示例代表的电路图。
图7是图示包括在图4的初始化电路中的自动刷新信号发生器的示例代表的电路图。
图8是图示在图1到图7中图示的半导体系统的操作的示例代表的时序图。
图9是图示包括在图1的半导体系统中的初始化电路的示例代表的框图。
图10是图示根据实施例的半导体系统的示例代表的框图。
图11是图示使用根据以上关于图1到图10描述的各种实施例的半导体系统和/或半导体器件的系统的代表示例的框图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性目的，而不意在限制本公开的范围。
各种实施例可以针对具有初始化电路的半导体器件及包括其的半导体系统。
参见图1，根据实施例的半导体系统可以包括第一半导体器件11和第二半导体器件12。第二半导体器件12可以包括上电信号发生电路121、启动操作电路122、感测电路123和初始化电路124。感测电路123可以包括第一感测器125和第二感测器126。
第一半导体器件11可以将电源电压信号VDD和时钟使能信号CKE施加到第二半导体器件12。在一些实施例中，时钟使能信号CKE可以通过同一信号线来与地址信号(未示出)一起传输。可替代地，时钟使能信号CKE和地址信号可以通过不同的信号线来单独地传输。可以根据各种实施例来不同地设置电源电压信号VDD的电平。
上电信号发生电路121可以感测电源电压信号VDD的电平以产生上电信号PWRUP。在一些实施例中，上电信号PWRUP可以被设置为在从电源电压信号VDD被施加到第二半导体器件12的时间点直到电源电压信号VDD达到目标电压电平的时间点的时间段(在下文中被称作上电时段)期间具有逻辑高电平。上电信号PWRUP可以被设置为在上电时段结束之后从逻辑高电平下降到逻辑低电平。可替代地，上电信号PWRUP可以被设置为在上电时段期间具有逻辑低电平而在上电时段结束之后上升到逻辑高电平。
启动操作电路122可以响应于上电信号PWRUP来产生启动时段信号BTUP。启动时段信号BTUP可以在启动操作时段期间被使能。启动操作电路122可以产生启动时段信号BTUP。启动时段信号BTUP可以同步于在上电时段结束之后上电信号PWRUP的电平被改变的时间点来使能。在启动操作时段期间执行启动操作之后，可以禁止启动时段信号BTUP。可以根据各种实施例来不同地设置使能的启动时段信号BTUP的逻辑电平以及启动操作时段的长度。
第一感测器125可以感测启动时段信号BTUP被禁止的时间点，由此产生第一检测信号DET1。例如，第一感测器125可以产生在启动操作时段结束之后启动时段信号BTUP被禁止的时间点处被使能的第一检测信号DET1。可以根据各种实施例来不同地设置使能的第一检测信号DET1的逻辑电平。
第二感测器126可以响应于时钟使能信号CKE来产生第二检测信号DET2。例如，第二感测器126可以产生第二检测信号DET2，并且第二检测信号DET2可以在时钟使能信号CKE被使能的时间点处被使能。第一半导体器件11可以输出被使能以产生第二半导体器件12的内部时钟信号(未示出)的时钟使能信号CKE。可以根据各种实施例来不同地设置被使能的时钟使能信号CKE和被使能的第二检测信号DET2的逻辑电平。
初始化电路124可以响应于第一检测信号DET1和第二检测信号DET2来执行第二半导体器件12的初始化操作。初始化电路124可以被设计为如果第一检测信号DET1和第二检测信号DET2都被使能则执行第二半导体器件12的初始化操作。初始化电路124可以包括自动刷新操作、温度感测初始化操作、数据输出初始化操作和电源初始化操作。可以通过自动刷新操作来执行第二半导体器件12的激活操作和预充电操作。因此，自动刷新操作可以引起半导体系统的稳定电源管理。
参见图2，启动操作电路122可以包括时段信号发生器21、控制数据发生器22和第一单元块23。启动操作电路122可以包括第一数据锁存单元24、第二单元块25、第二数据锁存单元26和验证器27。
时段信号发生器21可以响应于上电信号PWRUP和启动结束信号BP_END来产生启动时段信号BTUP。如果在上电时段结束之后上电信号PWRUP的电平被改变，则启动时段信号BTUP可以被使能。如果启动结束信号BP_END被使能，则启动时段信号BTUP可以被禁止。如果控制数据CNT_DATA被传输到第一锁存单元24和第二锁存单元26，则启动时段信号BTUP可以被禁止。
当启动时段信号BTUP被使能时，控制数据发生器22可以执行启动操作。启动操作可以是将从控制数据发生器22产生的控制数据CNT_DATA传输到第一锁存单元24和第二锁存单元26的操作。控制数据CNT_DATA可以被储存在控制数据发生器22中包括的电熔丝阵列(未示出)中。控制数据CNT_DATA可以包括用于执行第一单元块23和第二单元块25的内部控制操作的信息。用于执行内部控制操作的信息可以意指或包括用于修复故障单元的修复信息或设置信息。包括在控制数据CNT_DATA中的用于第一单元块23的内部控制操作的信息可以通过启动操作来传输到第一数据锁存单元24并锁存在其中，而包括在控制数据CNT_DATA中的用于第二单元块25的内部控制操作的信息可以通过启动操作来传输到第二数据锁存单元26并锁存在其中。
验证器27可以接收分别从第一数据锁存单元24和第二数据锁存单元26输出的第一锁存信号LAT1和第二锁存信号LAT2以产生启动结束信号BP_END。如果启动操作被正常执行，则启动结束信号BP_END可以被使能。例如，验证器27可以产生启动结束信号BP_END，如果包括在控制数据CNT_DATA中的用于第一单元块23的内部控制操作的信息被传输到第一数据锁存单元24并被锁存在其中以及包括在控制数据CNT_DATA中的用于第二单元块25的内部控制操作的信息被传输到第二数据锁存单元26并被锁存在其中，则该启动结束信号BP_END被使能。
参见图3，控制数据发生器22可以被配置为包括读取信号发生器31、行控制器32、控制数据储存单元33和列控制器34。当启动时段信号BTUP被使能时，读取信号发生器31可以产生读取信号RD。读取信号RD可以被使能以将储存在控制数据储存单元33中的控制数据CNT_DATA输出。行控制器32可以同步于读取信号RD来产生行地址信号RADD和内部电压信号VRD，并且可以将行地址信号RADD和内部电压信号VRD施加到控制数据储存单元33。列控制器34可以同步于读取信号RD来产生列地址信号CADD，并且可以将列地址信号CADD施加到控制数据储存单元33。控制数据储存单元33可以根据内部电压信号VRD来将连接到通过行地址信号RADD选择的行线(未示出)的存储单元(未示出)的数据传输到列线(未示出)，并且可以感测并放大被加载到选中列线(未示出)上的数据以将放大的数据输出作为控制数据CNT_DATA。
参见图4，初始化电路124可以包括控制信号发生器41、标志信号发生器42、自动刷新信号发生器43和自动刷新控制电路44。
控制信号发生器41可以响应于第一检测信号DET1和第二检测信号DET2来产生控制信号CNTP的脉冲。例如，如果第一检测信号DET1和第二检测信号DET2都被使能，则控制信号发生器41可以产生控制信号CNTP的脉冲。之后在下面将参照图5来描述控制信号发生器41的配置和操作。
标志信号发生器42可以响应于控制信号CNTP和驱动控制信号DRV_CNT来产生标志信号RST_FLAG。例如，标志信号发生器42可以产生标志信号RST_FLAG。如果控制信号CNTP的脉冲被产生，则标志信号RST_FLAG可以被使能。标志信号发生器42可以产生如果驱动控制信号DRV_CNT被使能则被禁止的标志信号RST_FLAG。可以根据各种实施例来不同地设置使能的标志信号RST_FLAG和禁止的标志信号RST_FLAG的逻辑电平。之后在下面将参照图6来描述标志信号发生器42的配置和操作。
自动刷新信号发生器43可以响应于标志信号RST_FLAG和时钟CLK来产生驱动控制信号DRV_CNT和自动刷新信号AREFP的脉冲。例如，如果标志信号RST_FLAG被使能，则自动刷新信号发生器43可以同步于时钟信号CLK来产生自动刷新信号AREFP的至少一个脉冲。自动刷新信号发生器43可以产生驱动控制信号DRV_CNT。在基于时钟信号CLK从标志信号RST_FLAG被使能的时间点流逝预定时段之后可以使能驱动控制信号DRV_CNT。可以根据各种实施例来不同地设置使能的驱动控制信号DRV_CNT的逻辑电平以及预定时段的长度。之后在下面将参照图7来描述自动刷新信号发生器43的配置和操作。
如果自动刷新信号AREFP的脉冲被产生，则自动刷新控制电路44可以控制用于稳定地保持第二半导体器件12中包括的存储单元中储存的数据的自动刷新操作的执行。
参见图5，控制信号发生器41可以包括检测信号合成器51和脉冲发生器52。检测信号合成器51包括与非门NAND51和反相器IV51。检测信号合成器51可以合成第一检测信号DET1和第二检测信号DET2以产生合成检测信号DET_SUM。例如，检测信号合成器51可以被配置为产生合成检测信号DET_SUM。如果第一检测信号DET1和第二检测信号DET2都被使能，则合成检测信号DET_SUM可以被使能。脉冲发生器52可以响应于合成检测信号DET_SUM来产生控制信号CNTP。例如，如果合成检测信号DET_SUM被使能，则脉冲发生器52可以产生控制信号CNTP的脉冲。
参见图6，标志信号发生器42可以包括下拉信号发生器61、驱动器62和输出单元63。下拉信号发生器61可以包括反相器IV61和IV62以及与非门NAND61和NAND62。下拉信号发生器61可以产生下拉信号PD。当标志信号RST_FLAG被禁止为具有逻辑低电平时，如果控制信号CNTP的脉冲被输入到下拉信号发生器61，则下拉信号PD可以被使能为具有逻辑高电平。下拉信号发生器61可以产生在控制信号CNTP具有逻辑高电平时被禁止为具有逻辑低电平的下拉信号PD。驱动器62可以包括反相器IV63、PMOS晶体管P61和NMOS晶体管N61。如果被使能为具有逻辑高电平的下拉信号PD被输入到驱动器62，则驱动器62可以将节点ND61下拉到接地电压VSS。驱动器62可以产生如果被使能为具有逻辑高电平的驱动控制信号DRV_CNT被输入到驱动器62则被使能为具有逻辑低电平的上拉信号PUB，并且可以将节点ND61上拉到内部电压VPERI。输出单元63可以包括反相器IV64、IV65、IV66和IV67，并且可以缓冲节点ND61的信号以产生标志信号RST_FLAG。
具有前述配置的标志信号发生器42可以产生如果控制信号CNTP的脉冲被产生则被使能的标志信号RST_FLAG，并且可以产生如果驱动控制信号DRV_CNT被使能则被禁止的标志信号RST_FLAG。
参见图7，自动刷新信号发生器43可以包括计数器71、脉冲输出单元72和驱动控制信号发生器73。计数器71可以输出计数信号CNT<1:4>。计数信号CNT<1:4>可以在标志信号RST_FLAG被使能时同步于时钟信号CLK来顺序地计数。脉冲输出单元72可以被配置为每当计数信号CNT<1:4>被计数时产生自动刷新信号AREFP的脉冲。驱动控制信号发生器73可以产生驱动控制信号DRV_CNT。如果计数信号CNT<1:4>具有与预定电平组合相同的电平组合，则驱动控制信号DRV_CNT可以被使能。
在下文中将在例如下面的假设下描述以上陈述的自动刷新信号发生器43的操作，即假设在标志信号RST_FLAG被使能且计数信号CNT<1:4>的预定电平组合被设置为“0110”时，对计数信号CNT<1:4>逐位地递增计数以顺序地具有电平组合“0000”、“0001”、“0010”……。
当计数信号CNT<1:4>具有电平组合“0001”、“0010”、“0011”、“0100”、“0101”和“0110”时，自动刷新信号发生器43可以产生自动刷新信号AREFP的脉冲。此外，自动刷新信号发生器43可以产生在计数信号CNT<1:4>具有电平组合“0110”时被使能的驱动控制信号DRV_CNT。在计数信号CNT<1:4>中，电平组合“0001”意味着例如第一计数信号CNT<1>具有逻辑高(1)电平而第二计数信号到第四计数信号CNT<2:4>都具有逻辑低(0)电平。
在下文中将参照图8来描述参照图1到图7而描述过的半导体系统的操作。
在时间点“t81”处，上电信号PWRUP的电平可以从逻辑高电平改变为逻辑低电平，因为电源电压信号VDD的电平上升达到目标电压电平，且上电时段结束。启动时段信号BTUP可以由于上电信号PWRUP的电平转变而被使能为具有逻辑高电平。在预定启动操作时段(从时间点“t81”直到时间点“t82”)期间，启动时段信号BTUP可以具有被使能的状态，而在预定启动操作时段之后，启动时段信号BTUP可以被禁止为逻辑低电平。在启动操作时段(t81～t82)期间，可以执行启动操作使得控制数据CNT_DATA被传输到第一数据锁存单元24和第二数据锁存单元26。
第一检测信号DET1可以同步于启动操作结束的时间点“t82”来使能为具有逻辑高电平，而第二检测信号DET2可以同步于时钟使能信号CKE的电平从逻辑低电平改变为逻辑高电平的时间点“t83”来使能为具有逻辑高电平。控制信号CNTP的脉冲可以同步于第一检测信号DET1和第二检测信号DET2都被使能为具有逻辑高电平的时间点“t83”而产生。
在时间点“t83”处，标志信号RST_FLAG可以通过控制信号CNTP的脉冲来使能为具有逻辑高电平。在从时间点“t83”流逝了预定时段(t83～t84)的时间点“t84”处，标志信号RST_FLAG可以通过被使能为具有逻辑高电平的驱动控制信号DRV_CNT来禁止为具有逻辑低电平。可以根据从自动刷新信号发生器(图7的43)产生的计数信号CNT<1:4>的电平组合来设置预定时段(t83～t84)。当标志信号RST_FLAG被使能为具有逻辑高电平时，自动刷新信号AREFP的脉冲可以根据同步于时钟信号CLK来计数的计数信号CNT<1:4>而产生。每当自动刷新信号AREFP的脉冲被产生时，可以执行并控制用于稳定地保持第二半导体器件12中包括的存储单元(未示出)中储存的数据的自动刷新操作。
如上所述，如果在启动操作终止之后时钟使能信号CKE被使能，则根据实施例的半导体系统可以执行自动刷新操作。即，当第二半导体器件12在电源电压VDD稳定之后处于用于稳定操作的状态下时，根据实施例的半导体系统可以执行用于稳定地保持存储单元中储存的数据的自动刷新操作。根据实施例的半导体系统可以基于启动操作和时钟使能信号CKE来执行自动刷新操作。因此，不管从外部系统或各种安装环境提供的重置命令如何，都可以稳定地执行初始化操作。
参见图9，初始化电路124可以包括控制信号发生器91、标志信号发生器92、温度振荡信号发生器93和数据输出单元94。控制信号发生器91可以响应于第一检测信号DET1和第二检测信号DET2来产生控制信号CNTP脉冲。例如，如果第一检测信号DET1和第二检测信号DET2都被使能，则控制信号发生器91可以产生控制信号CNTP的脉冲。标志信号发生器92可以产生标志信号RST_FLAG。如果控制信号CNTP的脉冲被输入到标志信号发生器92，则标志信号RST_FLAG可以被使能。温度振荡信号发生器93可以产生、储存并输出温度振荡信号T_OSC。如果使能的标志信号RST_FLAG被输入到温度振荡信号发生器93，则温度振荡信号T_OSC的周期时间可以根据温度而改变。温度振荡信号发生器93可以被配置为包括振荡器(未示出)，以及如果标志信号RST_FLAG被使能，则振荡器可以被激活以产生温度振荡信号T_OSC。如果使能的标志信号RST_FLAG被输入到数据输出单元94，则数据输出单元94可以接收内部数据DIN<1:N>以产生输出数据DOUT<1:N>。数据输出单元94可以包括用于接收并锁存内部数据DIN<1:N>的电路、用于对齐内部数据DIN<1:N>的电路以及用于驱动输出数据DOUT<1:N>的电路。
如果在启动操作终止之后内部数据DIN<1:N>被输入到初始化电路124，则包括具有关于图9的前述配置的初始化电路124的半导体系统可以执行用于产生温度振荡信号T_OSC和输出数据DOUT<1:N>的各种自动刷新操作。
参见图10，根据实施例的半导体系统可以包括第一半导体器件101和第二半导体器件102。第二半导体器件102可以包括上电信号发生电路1021、启动操作电路1022、感测电路1023和重置标志发生电路1024。感测电路1023可以包括第一感测器1031和第二感测器1032。
第一半导体器件101可以将电源电压信号VDD和时钟使能信号CKE施加到第二半导体器件102。在一些实施例中，时钟使能信号CKE可以通过同一信号线而与地址信号(未示出)一起传输。可替代地，时钟使能信号CKE和地址信号可以通过不同的信号线来单独地传输。可以根据各种实施例来不同地设置电源电压信号VDD的电平。
上电信号发生电路1021可以感测电源电压信号VDD的电平以产生上电信号PWRUP。在一些实施例中，在从电源电压信号VDD被施加到第二半导体器件102的时间点直到电源电压信号VDD达到目标电压电平的时间点的时间段(在下文中被称作上电时段)期间，上电信号PWRUP可以被设置为具有逻辑高电平，而在上电时段结束之后，上电信号PWRUP可以被设置为从逻辑高电平下降到逻辑低电平。可替代地，上电信号PWRUP可以被设置为在上电时段期间具有逻辑低电平而在上电时段结束之后上升到逻辑高电平。
启动操作电路1022可以产生启动时段信号BTUP。启动时段信号BTUP可以响应于上电信号PWRUP而在启动操作时段期间被使能。启动操作电路1022可以产生同步于在上电时段结束之后上电信号PWRUP的电平被改变的时间点来使能的启动时段信号BTUP。在启动操作时段期间执行启动操作之后，启动时段信号BTUP可以被禁止。可以根据各种实施例来不同地设置使能的启动时段信号BTUP的逻辑电平和启动操作时段的长度。
第一感测器1031可以感测启动时段信号BTUP被禁止的时间点，由此产生第一检测信号DET1。例如，第一感测器1031可以产生在启动时段信号BTUP在启动操作时段结束之后被禁止的时间点处被使能的第一检测信号DET1。可以根据各种实施例来不同地设置使能的第一检测信号DET1的逻辑电平。
第二感测器1032可以响应于时钟使能信号CKE来产生第二检测信号DET2。例如，第二感测器1032可以产生在时钟使能信号CKE被使能的时间点处被使能的第二检测信号DET2。第一半导体器件101可以输出被使能以产生第二半导体器件102的内部时钟信号(未示出)的时钟使能信号CKE。可以根据各种实施例来不同地设置被使能的时钟使能信号CKE和被使能的第二检测信号DET2的逻辑电平。
重置标志发生电路1024可以响应于第一检测信号DET1和第二检测信号DET2来产生重置标志信号RST_FLAG，并且可以将重置标志信号RST_FLAG施加到第一半导体器件101。重置标志发生电路1024可以产生如果第一检测信号DET1和第二检测信号DET2都被使能则被使能的重置标志信号RST_FLAG。如果使能的重置标志信号RST_FLAG被输入到第一半导体器件101，则第一半导体器件101可以验证被施加到第二半导体器件102的电源电压信号VDD是否稳定以及启动操作是否终止。
以上讨论的半导体系统和/或半导体器件(见图1到图10)在存储器件、处理器和计算机系统的设计中特别有用。例如，参见图11，图示了使用根据各种实施例的半导体系统和/或半导体器件的系统的框图，且通常用附图标记1000来指明该系统。系统1000可以包括一个或更多个处理器(即，Processor)或例如但不限于中央处理单元(CPU)1100。处理器(即，CPU)1100可以单独使用或与其他处理器(即，CPU)组合使用。虽然将主要以单数来提及处理器(即，CPU)1100，但本领域技术人员将理解可以实施具有任意数目的物理处理器(即，CPU)或逻辑处理器(即，CPU)的系统1000。
芯片组1150可以可操作地耦接到处理器(即，CPU)1100。芯片组1150是用于处理器(即，CPU)1100与系统1000的其他部件之间的信号的通信路径。系统1000的其他部件可以包括存储器控制器1200、输入/输出(I/O)总线1250和盘驱动器控制器1300。根据系统1000的配置，可以通过芯片组1150来传输若干不同信号中的任意一个，且本领域技术人员将理解在不改变系统1000的基本性质的情况下能够容易地调节贯穿系统1000的信号的路径。
如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括至少一个如以上参照图1到图10讨论的半导体系统和/或半导体器件。因此，存储器控制器1200能够通过芯片组1150来接收从处理器(即，CPU)1100提供的请求。在可替代实施例中，存储器控制器1200可以集成到芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在实施例中，存储器件1350可以包括至少一个如以上关于图1到图10讨论的半导体系统和/或半导体器件，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型(包括但不局限于：单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM))中的任意一种。而且，存储器件1350可以通过储存指令和数据二者来便于外部数据储存设备的安全移除。
芯片组1150也可以耦接到I/O总线1250。I/O总线1250可以充当用于从芯片组1150到I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括例如但不局限于，鼠标1410、视频播放器1420或键盘1430。I/O总线1250可以使用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。在实施例中，I/O总线1250可以被集成到芯片组1150中。
盘驱动器控制器1300可以可操作地耦接到芯片组1150。盘驱动器控制器1300可以充当芯片组1150与一个内部盘驱动器1450或多于一个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者来便于外部数据储存设备的断开。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任意类型的通信协议(例如，包括但不局限于以上关于I/O总线1250而提到的所有通信协议)来彼此通信或与芯片组1150通信。
重要的是要注意，以上关于图11而描述的系统1000仅是使用如以上关于图1到图10而讨论的半导体系统和/或半导体器件的系统1000的一个示例。在可替代实施例(诸如，例如但不局限于，蜂窝电话或数字相机)中，部件可以与图11中图示的实施例不同。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种半导体器件，包括：
启动操作电路，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，以及被配置为用于产生启动时段信号，启动时段信号在启动操作时段期间被使能；
感测电路，被配置为用于感测启动时段信号和时钟使能信号以产生第一检测信号和第二检测信号；以及
初始化电路，被配置为用于响应于第一检测信号和第二检测信号来执行初始化操作。
技术方案2.如技术方案1所述的半导体器件，其中，启动操作电路被配置为用于在启动操作时段期间响应于内部电压信号来将储存在熔丝阵列中的控制数据传输到第一数据锁存单元和第二数据锁存单元。
技术方案3.如技术方案2所述的半导体器件，其中，启动操作电路包括：
时段信号发生器，被配置为用于响应于其电平在电源电压信号达到预定电平之后改变的上电信号来产生启动时段信号；
控制数据发生器，被配置为用于响应于启动时段信号来产生被传输到第一数据锁存单元和第二数据锁存单元的控制数据；以及
验证器，被配置为用于响应于从第一锁存单元输出的第一锁存信号以及从第二锁存单元输出的第二锁存信号来产生启动结束信号。
技术方案4.如技术方案3所述的半导体器件，其中，如果启动结束信号被使能，则启动时段信号被禁止。
技术方案5.如技术方案3所述的半导体器件，其中，控制数据发生器包括：
读取信号发生器，被配置为用于响应于启动时段信号来产生读取信号；
行控制器，被配置为用于响应于读取信号来产生内部电压信号和行地址信号；
列控制器，被配置为用于响应于读取信号来产生列地址信号；以及
控制数据储存单元，被配置为用于响应于内部电压信号、行地址信号和列地址信号而通过数据线来输出控制数据。
技术方案6.如技术方案1所述的半导体器件，其中，如果启动时段信号被禁止，则第一检测信号被使能。
技术方案7.如技术方案1所述的半导体器件，其中，如果时钟使能信号被使能，则第二检测信号被使能。
技术方案8.如技术方案1所述的半导体器件，其中，初始化电路被配置为用于如果第一检测信号和第二检测信号都被使能，则在预定时段期间产生自动刷新信号的脉冲至少一次。
技术方案9.如技术方案1所述的半导体器件，其中，初始化电路包括：
控制信号发生器，被配置为用于响应于第一检测信号和第二检测信号来产生控制信号；
标志信号发生器，被配置为用于响应于控制信号和驱动控制信号来产生标志信号；以及
自动刷新信号发生器，被配置为用于响应于标志信号和时钟信号来产生自动刷新信号的脉冲和驱动控制信号。
技术方案10.如技术方案9所述的半导体器件，其中，控制信号发生器包括：
检测信号合成器，被配置为用于合成第一检测信号和第二检测信号以产生合成检测信号；以及
脉冲发生器，被配置为用于响应于合成检测信号来产生控制信号的脉冲。
技术方案11.如技术方案9所述的半导体器件，
其中，标志信号发生器被配置为用于产生标志信号以及被配置为用于产生如果驱动控制信号被使能则被禁止的标志信号，以及
其中，如果控制信号的脉冲被产生，则标志信号被使能。
技术方案12.如技术方案9所述的半导体器件，其中，标志信号发生器包括：
下拉信号发生器，被配置为用于产生下拉信号；
驱动器，被配置为用于响应于驱动控制信号来上拉内部节点以及被配置为用于响应于下拉信号来下拉内部节点；以及
输出单元，被配置为用于锁存并缓冲内部节点中的单个，以及被配置为用于将锁存和缓冲的所述单个输出，
其中，如果控制信号的脉冲被产生，则下拉信号被使能，而如果标志信号被使能，则下拉信号被禁止。
技术方案13.如技术方案9所述的半导体器件，其中，自动刷新信号发生器包括：
计数器，被配置为用于在标志信号被使能时产生同步于时钟信号来计数的计数信号；
脉冲输出单元，被配置为用于响应于计数信号来产生自动刷新信号的脉冲；以及
驱动控制信号发生器，被配置为用于响应于计数信号来产生驱动控制信号。
技术方案14.如技术方案9所述的半导体器件，其中，初始化电路还包括：自动刷新控制电路，被配置为用于如果自动刷新信号的脉冲被产生，则控制用于稳定地保持储存在存储单元中的数据的自动刷新操作的执行。
技术方案15.如技术方案1所述的半导体器件，其中，初始化电路包括：
控制信号发生器，被配置为用于响应于第一检测信号和第二检测信号来产生控制信号；
标志信号发生器，被配置为用于响应于控制信号来产生标志信号；以及
温度振荡信号发生器，被配置为用于响应于标志信号来产生并储存其周期时间根据温度而改变的温度振荡信号。
技术方案16.如技术方案1所述的半导体器件，其中，初始化电路包括：
控制信号发生器，被配置为用于响应于第一检测信号和第二检测信号来产生控制信号；
标志信号发生器，被配置为用于响应于控制信号来产生标志信号；以及
数据输出单元，被配置为用于响应于标志信号来接收内部数据以驱动输出数据。
技术方案17.如技术方案1所述的半导体器件，其中，初始化电路包括：
控制信号发生器，被配置为用于响应于第一检测信号和第二检测信号来产生控制信号；
标志信号发生器，被配置为用于响应于控制信号来产生标志信号；
温度振荡信号发生器，被配置为用于响应于标志信号来产生并储存其周期时间根据温度而改变的温度振荡信号；以及
数据输出单元，被配置为用于响应于标志信号来接收内部数据以驱动输出数据。
技术方案18.一种半导体系统，包括：
第一半导体器件，被配置为用于输出电源电压信号和时钟使能信号；以及
第二半导体器件，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，被配置为用于产生启动时段信号，启动时段信号在启动操作时段期间被使能，以及被配置为用于响应于启动时段信号和时钟使能信号来执行初始化操作。
技术方案19.如技术方案18所述的半导体系统，其中，在启动操作时段期间启动操作被执行，使得储存在熔丝阵列中的控制数据响应于多个内部控制信号而被传输到第一数据锁存单元和第二数据锁存单元中的每个。
技术方案20.如技术方案18所述的半导体系统，其中，第二半导体器件包括：
感测电路，被配置为用于感测启动时段信号和时钟使能信号以产生第一检测信号和第二检测信号；以及
初始化电路，被配置为用于响应于第一检测信号和第二检测信号来执行初始化操作。
技术方案21.如技术方案20所述的半导体系统，
其中，如果启动时段信号被禁止，则第一检测信号被使能；以及
其中，如果时钟使能信号被使能，则第二检测信号被使能。
技术方案22.如技术方案20所述的半导体系统，其中，初始化电路被配置为用于如果第一检测信号和第二检测信号都被使能，则在预定时段期间产生自动刷新信号的脉冲至少一次。
技术方案23.如技术方案20所述的半导体系统，其中，初始化电路包括：
控制信号发生器，被配置为用于响应于第一检测信号和第二检测信号来产生控制信号；
标志信号发生器，被配置为用于响应于控制信号和驱动控制信号来产生标志信号；以及
自动刷新信号发生器，被配置为用于响应于标志信号和时钟信号来产生自动刷新信号的脉冲和驱动控制信号。
技术方案24.如技术方案23所述的半导体系统，其中，控制信号发生器包括：
检测信号合成器，被配置为用于合成第一检测信号和第二检测信号以产生合成检测信号；以及
脉冲发生器，被配置为用于响应于合成检测信号来产生控制信号的脉冲。
技术方案25.如技术方案23所述的半导体系统，
其中，标志信号发生器被配置为用于产生标志信号，
其中，如果控制信号的脉冲被产生，则标志信号被使能，以及
其中，如果驱动控制信号被使能，则标志信号被禁止。
技术方案26.如技术方案23所述的半导体系统，其中，自动刷新信号发生器包括：
计数器，被配置为用于在标志信号被使能时产生同步于时钟信号来计数的计数信号；
脉冲输出单元，被配置为用于响应于计数信号来产生自动刷新信号的脉冲；以及
驱动控制信号发生器，被配置为用于响应于计数信号来产生驱动控制信号。
技术方案27.如技术方案20所述的半导体系统，其中，初始化电路包括：
控制信号发生器，被配置为用于响应于第一检测信号和第二检测信号来产生控制信号；
标志信号发生器，被配置为用于响应于控制信号来产生标志信号；以及
温度振荡信号发生器，被配置为用于响应于标志信号来产生其周期时间根据温度而改变的温度振荡信号。
技术方案28.如技术方案20所述的半导体系统，其中，初始化电路包括：
控制信号发生器，被配置为用于响应于第一检测信号和第二检测信号来产生控制信号；
标志信号发生器，被配置为用于响应于控制信号来产生标志信号；以及
数据输出单元，被配置为用于响应于标志信号来接收内部数据以驱动输出数据。
技术方案29.一种半导体系统，包括：
第一半导体器件，被配置为用于输出电源电压信号和时钟使能信号；以及
第二半导体器件，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，被配置为用于产生启动时段信号，启动时段信号在启动操作时段期间被使能，被配置为用于响应于启动时段信号和时钟使能信号来产生重置标志信号，以及被配置为用于将重置标志信号输出到第一半导体器件。
技术方案30.如技术方案29所述的半导体系统，其中，在启动操作时段期间启动操作被执行，使得储存在熔丝阵列中的控制数据响应于多个内部控制信号而被传输到第一数据锁存单元和第二数据锁存单元中的每个。
技术方案31.如技术方案29所述的半导体系统，其中，第二半导体器件包括：
感测电路，被配置为用于感测启动时段信号和时钟使能信号以产生第一检测信号和第二检测信号；以及
重置标志发生电路，被配置为用于响应于第一检测信号和第二检测信号来产生重置标志信号。
技术方案32.如技术方案31所述的半导体系统，
其中，如果启动时段信号被禁止，则第一检测信号被使能，以及
其中，如果时钟使能信号被使能，则第二检测信号被使能。
技术方案33.如技术方案31所述的半导体系统，其中，如果第一检测信号和第二检测信号都被使能，则重置标志信号被使能。
技术方案34.一种半导体器件，包括：
启动操作电路，被配置为用于执行启动操作以及被配置为用于产生启动时段信号；
感测电路，被配置为用于感测启动时段信号和时钟使能信号；以及
初始化电路，被配置为用于如果在启动操作终止之后时钟使能信号被使能，则执行初始化操作。
技术方案35.如技术方案34所述的半导体器件，还包括：
存储单元，被配置为储存数据并响应于初始化操作来保持储存的数据，
其中，初始化操作包括用于保持储存在存储单元中的数据的自动刷新操作。
技术方案36.如技术方案34所述的半导体器件，其中，在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作。
技术方案37.如技术方案36所述的半导体器件，其中，在启动操作时段期间启动时段信号被使能。
技术方案38.如技术方案34所述的半导体器件，
其中，感测电路感测启动时段信号和时钟使能信号以产生第一检测信号和第二检测信号，以及
其中，初始化电路响应于第一检测信号和第二检测信号来执行初始化操作。
技术方案39.如技术方案34所述的半导体器件，其中，初始化操作包括自动刷新操作、温度感测初始化操作、数据输出初始化操作和电源初始化操作中的至少一种。

Claims (10)

1.一种半导体器件，包括：
启动操作电路，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，以及被配置为用于产生启动时段信号，启动时段信号在启动操作时段期间被使能；
感测电路，被配置为用于感测启动时段信号和时钟使能信号以产生第一检测信号和第二检测信号；以及
初始化电路，被配置为用于响应于第一检测信号和第二检测信号来执行初始化操作。
2.如权利要求1所述的半导体器件，其中，启动操作电路被配置为用于在启动操作时段期间响应于内部电压信号来将储存在熔丝阵列中的控制数据传输到第一数据锁存单元和第二数据锁存单元。
3.如权利要求2所述的半导体器件，其中，启动操作电路包括：
时段信号发生器，被配置为用于响应于其电平在电源电压信号达到预定电平之后改变的上电信号来产生启动时段信号；
控制数据发生器，被配置为用于响应于启动时段信号来产生被传输到第一数据锁存单元和第二数据锁存单元的控制数据；以及
验证器，被配置为用于响应于从第一锁存单元输出的第一锁存信号以及从第二锁存单元输出的第二锁存信号来产生启动结束信号。
4.如权利要求3所述的半导体器件，其中，如果启动结束信号被使能，则启动时段信号被禁止。
5.如权利要求3所述的半导体器件，其中，控制数据发生器包括：
读取信号发生器，被配置为用于响应于启动时段信号来产生读取信号；
行控制器，被配置为用于响应于读取信号来产生内部电压信号和行地址信号；
列控制器，被配置为用于响应于读取信号来产生列地址信号；以及
控制数据储存单元，被配置为用于响应于内部电压信号、行地址信号和列地址信号而通过数据线来输出控制数据。
6.如权利要求1所述的半导体器件，其中，如果启动时段信号被禁止，则第一检测信号被使能。
7.如权利要求1所述的半导体器件，其中，如果时钟使能信号被使能，则第二检测信号被使能。
8.一种半导体系统，包括：
第一半导体器件，被配置为用于输出电源电压信号和时钟使能信号；以及
第二半导体器件，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，被配置为用于产生启动时段信号，启动时段信号在启动操作时段期间被使能，以及被配置为用于响应于启动时段信号和时钟使能信号来执行初始化操作。
9.一种半导体系统，包括：
第一半导体器件，被配置为用于输出电源电压信号和时钟使能信号；以及
第二半导体器件，被配置为用于在电源电压信号达到预定电平之后在启动操作时段期间执行启动操作，被配置为用于产生启动时段信号，启动时段信号在启动操作时段期间被使能，被配置为用于响应于启动时段信号和时钟使能信号来产生重置标志信号，以及被配置为用于将重置标志信号输出到第一半导体器件。
10.一种半导体器件，包括：
启动操作电路，被配置为用于执行启动操作以及被配置为用于产生启动时段信号；
感测电路，被配置为用于感测启动时段信号和时钟使能信号；以及
初始化电路，被配置为用于如果在启动操作终止之后时钟使能信号被使能，则执行初始化操作。
CN201510801276.4A 2015-05-27 2015-11-19 具有初始化电路的半导体器件及包括其的半导体系统 Active CN106205673B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0074308 2015-05-27
KR1020150074308A KR20160139495A (ko) 2015-05-27 2015-05-27 초기화 동작을 수행하는 반도체장치 및 반도체시스템

Publications (2)

Publication Number Publication Date
CN106205673A true CN106205673A (zh) 2016-12-07
CN106205673B CN106205673B (zh) 2021-05-25

Family

ID=57398943

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510801276.4A Active CN106205673B (zh) 2015-05-27 2015-11-19 具有初始化电路的半导体器件及包括其的半导体系统

Country Status (3)

Country Link
US (2) US9524762B1 (zh)
KR (1) KR20160139495A (zh)
CN (1) CN106205673B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524036A (zh) * 2017-09-19 2019-03-26 爱思开海力士有限公司 半导体器件
CN110060720A (zh) * 2019-04-08 2019-07-26 苏州汇峰微电子有限公司 动态随机存储器的晶体管闩锁预防系统
CN110620373A (zh) * 2018-06-18 2019-12-27 爱思开海力士有限公司 电压钳位电路以及包括其的半导体装置和半导体系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002315077A1 (en) 2001-06-20 2003-01-08 Exxonmobil Chemical Patents Inc. Polyolefins made by catalyst comprising a noncoordinating anion and articles comprising them
GB0411742D0 (en) 2004-05-26 2004-06-30 Exxonmobil Chem Patents Inc Transition metal compounds for olefin polymerization and oligomerization
US8058461B2 (en) 2010-03-01 2011-11-15 Exxonmobil Chemical Patents Inc. Mono-indenyl transition metal compounds and polymerization therewith
KR102546652B1 (ko) 2018-09-07 2023-06-22 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020176279A1 (en) * 2001-05-23 2002-11-28 Samsung Electronics Co., Ltd. Nonvolatile flash memory device usable as boot-up memory in a digital information processing system and method of operating the same
US20030223271A1 (en) * 2002-05-28 2003-12-04 Samsung Electronics Co., Ltd. Power detecting circuit and method for stable power-on reading of flash memory device using the same
US20050141321A1 (en) * 2003-12-29 2005-06-30 Jong-Tae Kwak Control circuit for stable exit from power-down mode
CN1637945A (zh) * 2003-12-30 2005-07-13 海力士半导体有限公司 半导体存储装置中的加电电路
CN1925327A (zh) * 2005-08-31 2007-03-07 株式会社瑞萨科技 半导体集成电路
CN101194319A (zh) * 2005-04-29 2008-06-04 美光科技公司 对第一有效nand命令的配置最终确定
CN102855926A (zh) * 2011-06-27 2013-01-02 富士通半导体股份有限公司 半导体存储器、系统和半导体存储器的操作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707743B2 (en) * 1998-10-01 2004-03-16 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division
US6577156B2 (en) 2000-12-05 2003-06-10 International Business Machines Corporation Method and apparatus for initializing an integrated circuit using compressed data from a remote fusebox
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7868602B2 (en) * 2006-01-10 2011-01-11 Rohm Co., Ltd. Power supply device and electronic appliance therewith
KR100880831B1 (ko) * 2007-03-14 2009-01-30 삼성전자주식회사 시스템 및 그것의 부트 코드 로딩 방법
US8004920B2 (en) * 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
KR100855580B1 (ko) * 2007-06-18 2008-09-01 삼성전자주식회사 프로세서 리셋 기능을 갖는 반도체 메모리 장치 및 그를 채용한 멀티 프로세서 시스템과 그에 따른 프로세서 리셋 제어방법
KR100897277B1 (ko) * 2007-08-10 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 회로
TW200917014A (en) * 2007-10-15 2009-04-16 Andyson Internat Co Ltd Sectional start-up timing control method
EP2528021B1 (en) * 2011-05-27 2015-02-25 Nxp B.V. Control system for controlling the power consumption of an electronic device
US8415993B1 (en) * 2011-10-26 2013-04-09 Sand 9, Inc. Power-on reset circuit and method
JP5890207B2 (ja) * 2012-03-13 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
KR20140029952A (ko) * 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 메모리 장치 및 집적회로
JP5921996B2 (ja) * 2012-09-12 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
KR20140081345A (ko) 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102185894B1 (ko) * 2014-01-20 2020-12-03 에스케이하이닉스 주식회사 반도체 장치
US9257196B2 (en) * 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices including E-fuse arrays
US20150221352A1 (en) * 2014-02-06 2015-08-06 SK Hynix Inc. Semiconductor devices including e-fuse arrays
KR20160069230A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020176279A1 (en) * 2001-05-23 2002-11-28 Samsung Electronics Co., Ltd. Nonvolatile flash memory device usable as boot-up memory in a digital information processing system and method of operating the same
US20030223271A1 (en) * 2002-05-28 2003-12-04 Samsung Electronics Co., Ltd. Power detecting circuit and method for stable power-on reading of flash memory device using the same
US20050141321A1 (en) * 2003-12-29 2005-06-30 Jong-Tae Kwak Control circuit for stable exit from power-down mode
CN1637945A (zh) * 2003-12-30 2005-07-13 海力士半导体有限公司 半导体存储装置中的加电电路
CN101194319A (zh) * 2005-04-29 2008-06-04 美光科技公司 对第一有效nand命令的配置最终确定
CN1925327A (zh) * 2005-08-31 2007-03-07 株式会社瑞萨科技 半导体集成电路
CN102855926A (zh) * 2011-06-27 2013-01-02 富士通半导体股份有限公司 半导体存储器、系统和半导体存储器的操作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524036A (zh) * 2017-09-19 2019-03-26 爱思开海力士有限公司 半导体器件
CN109524036B (zh) * 2017-09-19 2022-12-02 爱思开海力士有限公司 半导体器件
CN110620373A (zh) * 2018-06-18 2019-12-27 爱思开海力士有限公司 电压钳位电路以及包括其的半导体装置和半导体系统
CN110620373B (zh) * 2018-06-18 2022-10-21 爱思开海力士有限公司 电压钳位电路以及包括其的半导体装置和半导体系统
CN110060720A (zh) * 2019-04-08 2019-07-26 苏州汇峰微电子有限公司 动态随机存储器的晶体管闩锁预防系统

Also Published As

Publication number Publication date
US9922690B2 (en) 2018-03-20
US20170076767A1 (en) 2017-03-16
CN106205673B (zh) 2021-05-25
US9524762B1 (en) 2016-12-20
KR20160139495A (ko) 2016-12-07
US20160351235A1 (en) 2016-12-01

Similar Documents

Publication Publication Date Title
CN106205673A (zh) 具有初始化电路的半导体器件及包括其的半导体系统
CN104810043A (zh) 突发长度控制电路
TWI699760B (zh) 半導體裝置
US11189328B1 (en) Semiconductor devices and semiconductor systems
US9911505B2 (en) Cost effective semiconductor devices and semiconductor systems with reduced test time
US9257196B2 (en) Semiconductor devices including E-fuse arrays
US20200013475A1 (en) Test control circuit, semiconductor memory apparatus and semiconductor system using the test control circuit
US11217286B2 (en) Semiconductor memory device with power down operation
US10777241B2 (en) Semiconductor devices and semiconductor systems
US7978537B2 (en) Semiconductor memory device and driving method thereof
US8994419B2 (en) Semiconductor device, semiconductor system including the same, and method for operating the same
KR100955684B1 (ko) 플래그신호 생성회로 및 반도체 메모리 장치
JP2012027984A (ja) 半導体メモリ
US20170317671A1 (en) Semiconductor device
US20140068359A1 (en) Semiconductor device and memory device
US20140369153A1 (en) Data strobe control device
US10249355B2 (en) Apparatuses and methods for providing active and inactive clock signals to a command path circuit
US9466338B1 (en) Pulse generator, memory device, memory system having the same, and method of controlling an internal power of the memory device
US20210350840A1 (en) Semiconductor devices
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
US9524760B2 (en) Data output circuit
US9384851B2 (en) Semiconductor devices and semiconductor systems including the same
US9317051B2 (en) Internal voltage generation circuits
KR20190015902A (ko) 반도체 기입 장치 및 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant