KR20210103746A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

제안 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인들을 포함하는 셀 어레이; 샘플링 어드레스를 래치 어드레스로 저장하고, 상기 래치 어드레스가 유효한 지를 알리는 유효 비트 및 상기 래치 어드레스가 일정 횟수 이상 액세스되었는지를 알리는 유효-락 비트를 각각 저장하고, 상기 유효 비트 및 상기 유효-락 비트에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하는 다수의 어드레스 저장 회로들; 및 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 리프레쉬를 수행하는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작(이하, 노멀 리프레쉬 동작이라 한다)이라 한다.
최근에는 노멀 리프레쉬 동작 이외에도 로우 해머링(Row Hammering) 현상에 의해 데이터를 잃을 가능성이 높은 특정 워드 라인의 메모리 셀에 대하여 추가 리프레쉬 동작(이하, “타겟 리프레쉬 동작”이라 한다)을 수행하고 있다. 로우 해머링 현상이란 특정 워드 라인이 높은 활성화 횟수로 인하여 해당 워드 라인 또는 인접한 워드 라인들에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다. 이와 같은 로우 해머링 현상을 방지하기 위하여 소정 횟수 이상 활성화되는 워드 라인 또는 인접한 워드 라인들에 대하여 타겟 리프레쉬 동작을 수행하고 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 어드레스 저장 회로에 저장된 래치 어드레스가 일정 횟수 이상 액세스 되었는지를 트래킹하고, 트래킹 결과에 따라 래치 어드레스를 유지하거나 폐기하여 타겟 리프레쉬 동작을 수행할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 다수의 워드 라인들을 포함하는 셀 어레이; 샘플링 어드레스를 래치 어드레스로 저장하고, 상기 래치 어드레스가 유효한 지를 알리는 유효 비트 및 상기 래치 어드레스가 일정 횟수 이상 액세스되었는지를 알리는 유효-락 비트를 각각 저장하고, 상기 유효 비트 및 상기 유효-락 비트에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하는 다수의 어드레스 저장 회로들; 및 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 메모리 장치는 액티브 커맨드와 함께 입력되는 액티브 어드레스를 랜덤한 시점에 샘플링하여 샘플링 어드레스를 생성하는 랜덤 샘플링 회로; 상기 샘플링 어드레스를 래치 어드레스로 저장하는 다수의 어드레스 저장 회로들; 리프레쉬 커맨드에 따라 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로를 포함하고, 상기 어드레스 저장 회로들은 각각, 상기 래치 어드레스, 유효 비트 및 유효-락 비트를 저장하는 래치 회로; 상기 유효 비트가 설정된 경우, 상기 리프레쉬 커맨드가 소정 횟수 인가되는 평가 구간 동안, 상기 액티브 어드레스와 상기 래치 어드레스의 비교 결과에 따라 제 1 설정 신호 또는 제 1 방출 신호를 활성화시키는 트래킹 회로; 상기 제 1 설정 신호가 활성화되거나, 상기 유효 비트가 설정된 경우 상기 래치 어드레스와 상기 샘플링 어드레스가 일치하면 상기 유효-락 비트를 설정하고, 상기 제 1 방출 신호가 활성화되면 상기 유효-락 비트를 해제하는 래치 제어 회로; 및 상기 리프레쉬 커맨드가 활성화되면, 상기 유효-락 비트가 설정된 경우 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 출력 제어 회로을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치의 동작 방법은, 래치 어드레스, 유효 비트 및 유효-락 비트를 각각 저장하는 다수의 래치 회로를 포함하는 반도체 메모리 장치에 있어서, 샘플링 어드레스를 상기 유효 비트가 해제된 래치 회로의 상기 래치 어드레스로 저장한 후 상기 유효 비트를 설정하는 단계; 상기 유효 비트가 설정된 래치 회로의 상기 래치 어드레스와 동일한 상기 샘플링 어드레스가 적어도 한번 인가되면 상기 유효-락 비트를 설정하는 단계; 및 리프레쉬 커맨드가 활성화되면, 상기 유효 비트 및 상기 유효-락 비트에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하고, 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 랜덤하게 샘플링된 어드레스를 트래킹하여 타겟 리프레쉬 동작을 수행함으로써 동일 어드레스에 따른 반복되는 리프레쉬 수행을 방지하고 불필요한 리프레쉬 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도 이다.
도 2 는 도 1 에 도시된 타겟 어드레스 생성 회로의 상세 블록도 이다.
도 3 은 도 2 의 어드레스 저장 회로의 상세 블록도 이다.
도 4 는 도 3 의 래치 제어 회로의 상세 블록도 이다.
도 5 는 도 4 의 설정 회로의 유효 비트와 유효-락 비트의 설정 및 해제를 설명하기 위한 상태 다이어그램 이다.
도 6 은 도 4 의 설정 회로의 상세 블록도 이다.
도 7 은 도 6 의 제 1 제어 신호 생성 회로의 상세 회로도 이다.
도 8 은 도 6 의 제 2 제어 신호 생성 회로의 상세 회로도 이다.
도 9 는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 대략적으로 설명하기 위한 순서도 이다.
도 10 은 본 발명의 실시예에 따른 반도체 메모리 장치의 샘플링 어드레스 저장 동작을 설명하기 위한 순서도 이다.
도 11a 내지 도 11c 는 도 10 의 각 동작을 설명하기 위한 도면 이다.
도 12 및 도 13 은 본 발명의 실시예에 따른 반도체 메모리 장치의 트래킹 동작을 설명하기 위한 순서도 이다.
도 14 는 본 발명의 실시예에 따른 반도체 메모리 장치의 타겟 리프레쉬 동작을 설명하기 위한 순서도 이다.
도 15 는 본 발명의 실시예에 따른 래치 회로의 상태를 예시로 설명하기 위한 도면 이다.
도 16 은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
제안 발명의 실시예들에서, 메모리 장치가 다수의 워드 라인을 순차적으로 리프레쉬하는 동작을 노멀 리프레쉬 동작이라고 정의하고, 메모리 장치가 액티브 횟수가 많거나 액티브 빈도가 높은 워드 라인(이하, “하이 액티브 워드 라인”이라고 한다)에 인접한 하나 이상의 인접 워드 라인을 리프레쉬하는 동작을 타겟 리프레쉬 동작이라고 정의할 수 있다. 이하에서는, 리프레쉬 동작을 수행하는 구성을 위주로 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블록도 이다.
도 1 을 참조하면, 반도체 메모리 장치(100)는, 셀 어레이(110), 액티브 어드레스 생성 회로(122), 랜덤 샘플링 회로(124), 타겟 어드레스 생성 회로(130), 노멀 어드레스 생성 회로(140), 로우 제어 회로(150), 커맨드 입력부(172), 어드레스 입력부(174) 및 커맨드 디코더(176)를 포함할 수 있다.
셀 어레이(110)는 하나 이상의 메모리 셀(MC)이 연결된 다수의 워드 라인들(WL0~WLn)을 포함할 수 있다. 또한, 셀 어레이(110)는 하나 이상의 메모리 셀(MC)이 연결된 다수의 비트 라인들(미도시)을 포함할 수 있다.
커맨드 입력부(172)는, 커맨드(CMD)를 입력받고, 어드레스 입력부(174)는 어드레스(ADD)를 입력받을 수 있다. 어드레스 입력부(174)는 어드레스(ADD)를 입력받아 입력 어드레스(IADD)를 출력할을 수 있다. 커맨드(CMD) 및 어드레스(ADD) 각각은 멀티 비트의 신호들을 포함할 수 있다. 커맨드 디코더(176)는 커맨드 입력부(172)를 통해 입력된 커맨드 신호들(CMD)을 디코딩해 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 노멀 리프레쉬 커맨드(NREF), 타겟 리프레쉬 커맨드(TREF) 등을 생성할 수 있다. 이외에도, 커맨드 디코더(176)는 입력된 커맨드 신호들(CMD)을 디코딩해 리드 커맨드 및 라이트 커맨드도 생성할 수 있지만, 본 발명의 일 실시예에 따른 메모리와 직접적인 관련이 없으므로, 여기서는 도시 및 설명을 생략하기로 한다.
액티브 어드레스 생성 회로(122)는, 액티브 커맨드(ACT)와 함께 입력되는 입력 어드레스(IADD)를 액티브 어드레스(ACT_ADD)로 저장할 수 있다.
랜덤 샘플링 회로(124)는, 랜덤한 시점에 액티브 커맨드(ACT)에 대응하는 입력 어드레스(IADD)를 저장할 수 있다. 랜덤 샘플링 회로(124)는, 랜덤한 시점에 샘플링 활성화 신호(SAM_EN)를 활성화시키고, 샘플링 활성화 신호(SAM_EN)에 따라 액티브 어드레스(ACT_ADD)를 샘플링하여 샘플링 어드레스(SAM_ADD)로 출력할 수 있다. 즉, 랜덤 샘플링 회로(124)는, 액티브 커맨드(ACT)와 함께 입력되는 액티브 어드레스(ACT_ADD)를 랜덤한 시점에 샘플링하여 샘플링 어드레스(SAM_ADD)를 생성할 수 있다. 참고로, 액티브 커맨드(ACT)에 대응하는 입력 어드레스(IADD)는 액티브 커맨드(ACT)에 응답하여 액티브되어야 할 워드 라인(이하 “액티브 워드 라인”이라 함)의 어드레스를 나타낼 수 있다. 랜덤한 시점에 액티브 워드 라인의 어드레스를 저장하고, 저장된 어드레스에 대응하는 워드 라인 및 이러한 워드 라인에 인접한 워드 라인을 타겟 리프레쉬하면, 모든 워드 라인의 액티브 횟수를 카운팅할 필요가 없다. 즉, 카운터를 배제함으로써 메모리의 사이즈를 줄이면서, 소정의 확률로 로우 해머링 현상에 의한 워드 라인 디스터번스를 막을 수 있다.
타겟 어드레스 생성 회로(130)는, 샘플링 활성화 신호(SAM_EN)에 따라 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장할 수 있다. 타겟 어드레스 생성 회로(130)는, 래치 어드레스(LADD)를 각각 저장하기 위한 다수의 어드레스 저장 회로들(210)을 포함할 수 있다. 다수의 어드레스 저장 회로들(210) 각각은, 래치 어드레스(LADD), 래치 어드레스(LADD)가 유효한 지를 알리는 유효 비트(VD) 및 래치 어드레스(LADD)가 일정 횟수 이상 액세스되었는지를 알리는 유효-락 비트(VL)를 저장할 수 있다. 다수의 어드레스 저장 회로들(210) 각각은, 유효 비트(VD) 및 유효-락 비트(VL)에 따라 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력할 수 있다. 즉, 타겟 어드레스 생성 회로(130)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 다수의 어드레스 저장 회로들(210) 각각에 저장된 유효 비트(VD) 및 유효-락 비트(VL)에 따라 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 순차적으로 출력할 수 있다. 타겟 어드레스(TADD)는 타겟 리프레쉬 동작에서 리프레쉬가 수행될 워드 라인을 선택하는 어드레스로 사용될 수 있다. 타겟 어드레스(TADD)는 하이 액티브 워드 라인의 어드레스일 수 있다. 타겟 리프레쉬 동작 시, 하이 액티브 워드 라인의 하나 이상의 인접 워드 라인이 리프레쉬될 수 있다. 이하에서는, 유효 비트(VD) 또는 유효-락 비트(VL)가 하이 비트인 경우, 설정(set)된 것으로 설명하고, 해당 비트가 로우 비트인 경우 해제(release)된 것으로 설명한다.
한편, 타겟 어드레스 생성 회로(130)는, 유효 비트(VD)가 해제된 어드레스 저장 회로가 존재하는 경우, 샘플링 어드레스(SAM_ADD)를 유효 비트(VD)가 해제된 어드레스 저장 회로의 래치 어드레스(LADD)로 저장한 후 해당 유효 비트(VD)를 설정할 수 있다. 반면, 타겟 어드레스 생성 회로(130)는, 유효 비트(VD)가 해제된 어드레스 저장 회로가 존재하지 않는 경우, 샘플링 어드레스(SAM_ADD)를 폐기할 수 있다.
다수의 어드레스 저장 회로들(210) 각각은, 래치 어드레스(LADD)와 동일한 샘플링 어드레스(SAM_ADD)가 적어도 한번 인가되는 경우, 자신의 유효-락 비트(VL)를 설정할 수 있다. 다수의 어드레스 저장 회로들(210) 각각은, 타겟 리프레쉬 커맨드(TREF)가 소정 횟수 인가되는 평가 구간(tEV) 동안 래치 어드레스(LADD)와 동일한 액티브 어드레스(ACT_ADD)가 기설정된 제 1 횟수 이상 인가되는 경우, 자신의 유효-락 비트(VL)를 설정할 수 있다. 다수의 어드레스 저장 회로들(210) 각각은, 평가 구간(tEV) 동안 래치 어드레스(LADD)와 동일한 액티브 어드레스(ACT_ADD)가 기설정된 제 2 횟수 미만으로 인가되는 경우, 유효 비트(VD) 및 유효-락 비트(VL)를 해제할 수 있다. 바람직하게, 제 2 횟수는 제 1 횟수보다 작을 수 있다. 예를 들어, 다수의 어드레스 저장 회로들(210) 각각은, 타겟 리프레쉬 커맨드(TREF)가 x 번 인가되는 평가 구간(tEV) 동안, 래치 어드레스(LADD)와 동일한 액티브 어드레스(ACT_ADD)가 5 번 입력되면 유효-락 비트(VL)를 설정할 수 있다. 다수의 어드레스 저장 회로들(210) 각각은, 타겟 리프레쉬 커맨드(TREF)가 x 번 인가되는 평가 구간(tEV) 동안, 래치 어드레스(LADD)와 동일한 액티브 어드레스(ACT_ADD)가 한번도 입력되지 않으면 유효 비트(VD) 및 유효-락 비트(VL)를 해제할 수 있다. 이하에서는, 제 1 횟수는 제 1 설정값(TH1)으로 정의하고, 제 2 횟수는 제 2 설정값(TH2)으로 정의하기로 한다. 다수의 어드레스 저장 회로들(210) 각각은, 타겟 리프레쉬 커맨드(TREF)에 따라 래치 어드레스(LADD)가 타겟 어드레스(TADD)로 출력된 후, 유효 비트(VD) 및 유효-락 비트(VL)를 해제할 수 있다.
노멀 어드레스 생성 회로(140)는, 워드 라인(WL0~WLn)이 리프레쉬될 때마다 그 값이 변경되는 카운팅 어드레스(CADD)를 생성할 수 있다. 노멀 어드레스 생성 회로(140)는, 노멀 리프레쉬 신호(NREF)가 활성화될 때마다 카운팅 어드레스(CADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CADD)는 노멀 리프레쉬 동작에서 리프레쉬가 수행될 워드 라인을 선택하는 어드레스로 사용될 수 있다. 카운팅 어드레스(CADD)의 값을 1씩 증가시킨다는 것은 이전에 k번 워드 라인(WLk)이 선택되었다면 다음번에는 (k+1)번 워드 라인(WLk+1)이 선택되도록 카운팅 어드레스(CADD)를 변화시킨다는 것을 의미한다.
로우 제어 회로(150)는, 액티브 커맨드(ACT)가 활성화되면 입력 어드레스(IADD)에 대응하는 워드 라인을 액티브하고, 프리차지 커맨드(PCG)가 활성화되면 액티브된 워드 라인을 프리차지할 수 있다. 로우 제어 회로(150)는, 노멀 리프레쉬 커맨드(NREF)가 활성화되면 카운팅 어드레스(CADD)에 대응하는 워드 라인을 리프레쉬할 수 있다. 로우 제어 회로(150)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면 타겟 어드레스(TADD)에 대응하는 워드 라인을 리프레쉬할 수 있다. 로우 제어 회로(150)는, 타겟 어드레스(TADD)에서 1을 더하거나 빼서 산출된 어드레스에 대응되는 적어도 하나의 인접 워드 라인을 리프레쉬할 수 있다. 한편, 제안 발명의 실시예에서는, 타겟 어드레스 생성 회로(130)가, 래치 어드레스(LADD)를 그대로 타겟 어드레스(TADD)로 출력하는 것으로 기술하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 타겟 어드레스 생성 회로(130)가, 래치 어드레스(LADD)에서 1을 더하거나 빼준 값을 타겟 어드레스(TADD)로 출력할 수 있다.
상기와 같이, 제안 발명의 실시예에 따른 메모리 장치(100)는 주기적으로 입력되는 노멀 리프레쉬 커맨드(NREF)에 응답하여 다수의 워드 라인(WL0~WLn)을 순차적으로 차례로 리프레쉬(노멀 리프레쉬)하되, 타겟 리프레쉬 커맨드(TREF)에 응답하여 타겟 리프레쉬를 수행할 수 있다. 이 때, 메모리 장치(100)는, 랜덤하게 샘플링된 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하고, 저장된 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 이용하여 타겟 리프레쉬를 수행하므로써 워드 라인 디스터번스가 발생할 가능성을 줄이면서, 메모리 장치의 사이즈를 최소화할 수 있다. 특히, 발명의 실시예에 따른 메모리 장치(100)는, 샘플링 어드레스(SAM_ADD) 및 액티브 어드레스(ACT_ADD)에 따라 저장된 래치 어드레스(LADD)가 일정 횟수 이상 액세스되는 지를 트래킹하여 유효-락 비트(VL)를 관리함으로써 로우 해머링 현상을 유발하지 않을 가능성이 높은 래치 어드레스(LADD)를 걸러내어 타겟 리프레쉬의 효율을 향상시킬 수 있다.
도 2 는 도 1 에 도시된 타겟 어드레스 생성 회로(130)의 상세 블록도 이다. 도 3 은 도 2 의 제 2 어드레스 저장 회로(210_2)의 상세 블록도 이다.
도 2 를 참조하면, 타겟 어드레스 생성 회로(130)는, 제 1 내지 제 m 어드레스 저장 회로(210_1~210_m) 및 래치 선택 회로(230)를 포함할 수 있다.
래치 선택 회로(230)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 래치 선택 신호(SEQ<0:m>)의 각 비트를 순차적으로 활성화시켜 출력할 수 있다. 예를 들어, 래치 선택 회로(230)는, 타겟 리프레쉬 커맨드(TREF)가 한번 입력되면 래치 선택 신호(SEQ<0:m>)의 제 1 비트(SEQ<0>)를 활성화시키고, 타겟 리프레쉬 커맨드(TREF)가 두번 입력되면, 래치 선택 신호(SEQ<0:m>)의 제 2 비트(SEQ<1>)를 활성화시키고, 타겟 리프레쉬 커맨드(TREF)가 (m+1) 번 입력되면, 래치 선택 신호(SEQ<0:m>)의 제 m+1 비트(SEQ<m>)를 활성화시켜 출력할 수 있다. 래치 선택 신호(SEQ<0:m>)의 모든 비트들이 하이 비트가 되면, 래치 선택 회로(230)는, 래치 선택 신호(SEQ<0:m>)를 리셋 시킬 수 있다.
제 1 내지 제 m 어드레스 저장 회로(210_1~210_m)는 각각, 래치 회로(212), 래치 제어 회로(214), 트래킹 회로(216) 및 출력 제어 회로(218)를 포함할 수 있다. 제 1 내지 제 m 어드레스 저장 회로(210_1~210_m)는 실질적으로 동일한 구성을 가지므로, 제 2 어드레스 저장 회로(210_2)의 구성을 예로 들어 설명한다.
도 3 을 참조하면, 래치 회로(212)는, 래치 어드레스(LADD), 유효 비트(VD) 및 유효-락 비트(VL)를 저장할 수 있다. 유효 비트(VD)는, 래치 어드레스(LADD)가 유효한 지를 알리는 정보를 저장하고, 유효-락 비트(VL)는, 샘플링 어드레스(SAM_ADD) 및 액티브 어드레스(ACT_ADD)에 따라 래치 어드레스(LADD)를 트래킹하여 래치 어드레스(LADD)가 일정 횟수 이상 액세스되었는지를 트래킹한 정보를 저장할 수 있다.
트래킹 회로(216)는, 유효 비트(VD)가 설정된 경우, 타겟 리프레쉬 커맨드(TREF)가 소정 횟수 인가되는 평가 구간(tEV) 동안 액티브 어드레스(ACT_ADD)와 래치 어드레스(LADD)를 비교할 수 있다. 트래킹 회로(216)는, 액티브 어드레스(ACT_ADD)와 래치 어드레스(LADD)의 비교 결과에 따라 제 1 카운팅값(TC1)을 증가시킬 수 있다. 트래킹 회로(216)는, 평가 구간(tEV) 동안 제 1 카운팅값(TC1)이 제 1 설정값(TH1) 보다 크거나 같으면 제 1 설정 신호(SET1)를 활성화시켜 출력할 수 있다. 트래킹 회로(216)는, 평가 구간(tEV) 동안 제 1 카운팅값(TC1)이 제 2 설정값(TH2) 보다 작으면 제 1 방출 신호(EVICT1)를 활성화시켜 출력할 수 있다. 바람직하게, 제 1 설정값(TH1)은 제 2 설정값(TH2) 보다 큰 값일 수 있다.
보다 상세하게, 트래킹 회로(216)는, 트래킹 비교기(2162), 제 1 카운터(2164), 제 2 카운터(2166) 및 결정 회로(2168)를 포함할 수 있다.
트래킹 비교기(2162)는, 액티브 어드레스(ACT_ADD)와 래치 어드레스(LADD)를 비교하고, 비교 결과 일치하는 경우 카운팅 히트 신호(TC_H)를 출력할 수 있다. 제 1 카운터(2164)는, 카운팅 히트 신호(TC_H)에 따라 제 1 카운팅값(TC1)을 증가시킬 수 있다. 제 2 카운터(2166)는, 유효 비트(VD)에 따라 활성화되어, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 제 2 카운팅값(TC2)을 증가시킬 수 있다. 이 때, 제 2 카운팅값(TC2)에 따라 평가 구간(tEV)이 정의될 수 있다. 예를 들어, 제 2 카운팅값(TC2)이 x 가 될 때 제 2 카운터(2166)가 리셋된다고 가정하면, 타겟 리프레쉬 커맨드(TREF)가 1 번부터 x 번 인가될 때까지 하나의 평가 구간(tEV)이 정의되고, 타겟 리프레쉬 커맨드(TREF)가 (x+1) 번부터 2x 번 인가될 때까지 다음 평가 구간(tEV)이 정의될 수 있다.
결정 회로(2168)는, 제 1 카운팅값(TC1) 및 제 2 카운팅값(TC2)에 따라 제 1 방출 신호(EVICT1) 또는 제 1 설정 신호(SET1)를 생성할 수 있다. 결정 회로(2168)는, 제 2 카운팅값(TC2)이 소정 횟수에 도달하는 동안, 제 1 카운팅값(TC1)을 토대로 제 1 방출 신호(EVICT1) 또는 제 1 설정 신호(SET1)를 생성할 수 있다. 결정 회로(2168)는, 제 2 카운팅값(TC2)이 소정 횟수에 도달하는 동안, 즉, 평가 구간(tEV) 동안, 제 1 카운팅값(TC1)이 제 1 설정값(TH1) 보다 크거나 같으면 제 1 설정 신호(SET1)를 활성화시켜 출력할 수 있다. 결정 회로(2168)는, 평가 구간(tEV)의 종료 시점에, 제 1 카운팅값(TC1)이 제 2 설정값(TH2) 보다 작으면 제 1 방출 신호(EVICT1)를 활성화시켜 출력할 수 있다. 바람직하게, 제 1 설정값(TH1)은 제 1 카운터(2164)의 최대값으로 설정되고, 제 2 설정값(TH2)은 1로 설정될 수 있다. 예를 들어, 결정 회로(2168)는, 평가 구간(tEV)의 종료 전에 제 1 카운팅값(TC1)이 제 1 카운터(2164)의 최대값에 도달하는 경우 제 1 설정 신호(SET1)를 활성화시켜 출력할 수 있다. 또는, 결정 회로(2168)는, 평가 구간(tEV)의 종료 시점에 제 1 카운팅값(TC1)이 0인 경우 제 1 방출 신호(EVICT1)를 활성화시켜 출력할 수 있다. 결정 회로(2168)는, 제 2 카운팅값(TC2)이 소정 횟수에 도달하여 평가 구간(tEV)이 종료될 때, 제 1 카운터(2164)의 제 1 카운팅값(TC1) 및 제 2 카운터(2166)의 제 2 카운팅값(TC2)을 리셋시킬 수 있다.
래치 제어 회로(214)는, 샘플링 활성화 신호(SAM_EN)와 이전 단의 래치 제어 회로(제 1 어드레스 저장 회로(210_1)의 래치 제어 회로)로부터 전달되는 노-히트 신호(HITB<0>)에 따라 활성화될 수 있다. 래치 제어 회로(214)는, 유효 비트(VD)가 해제된 경우, 샘플링 어드레스(SAM_ADD)를 래치 회로(212)에 저장한 후 유효 비트(VD)를 설정하도록 제어할 수 있다. 래치 제어 회로(214)는, 유효 비트(VD)가 설정된 경우, 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)를 비교하고, 비교 결과 일치하는 경우 유효-락 비트(VL)를 설정하도록 제어할 수 있다. 또한, 래치 제어 회로(214)는, 제 1 설정 신호(SET1)에 따라 유효-락 비트(VL)를 설정하도록 제어할 수 있다. 래치 제어 회로(214)는, 제 1 방출 신호(EVICT1) 또는 제 2 방출 신호(EVICT2)에 따라 유효 비트(VD) 및 유효-락 비트(VL)를 모두 해제하도록 제어할 수 있다. 래치 제어 회로(214)는, 제 1 제어 신호(EMPTY) 및 제 2 제어 신호(VL_P)를 래치 회로(212)에 제공할 수 있다. 래치 회로(212)는, 제 1 제어 신호(EMPTY)에 따라 래치 어드레스(LADD)를 저장한 후 유효 비트(VD)를 설정하고, 제 2 제어 신호(VL_P)에 따라 유효-락 비트(VL)를 설정할 수 있다. 한편, 래치 제어 회로(214)는, 유효 비트(VD)가 설정된 경우 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)의 비교 결과가 일치하지 않으면, 노-히트 신호(HITB<1>)를 다음 단의 래치 제어 회로(제 3 어드레스 저장 회로(210_3)의 래치 제어 회로)로 전달할 수 있다. 반면, 래치 제어 회로(214)는, 유효 비트(VD)가 해제되었거나, 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)의 비교 결과가 일치하면, 노-히트 신호(HITB<1>)를 출력하지 않는다.
출력 제어 회로(218)는, 래치 선택 신호(SEQ<0:m>) 중 대응되는 비트(SEQ<1>)가 활성화되면, 유효-락 비트(VL)에 따라 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력할 수 있다. 출력 제어 회로(218)는, 유효-락 비트(VL)가 설정된 경우 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력할 수 있다. 출력 제어 회로(218)는, 유효-락 비트(VL)가 해제된 경우, 유효 비트(VD)가 활성화된 상태이더라도 래치 어드레스(LADD)가 타겟 어드레스(TADD)로 출력되지 않도록 마스킹할 수 있다. 실시예에 따라, 출력 제어 회로(218)는, 유효 비트(VD)가 설정된 경우 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력할 수 있다. 한편, 출력 제어 회로(218)는, 래치 어드레스(LADD)가 타겟 어드레스(TADD)로 출력된 후 제 2 방출 신호(EVICT2)를 활성화시킬 수 있다.
도 4 는 도 3 의 래치 제어 회로(214)의 상세 블록도 이다.
도 4 를 참조하면, 래치 제어 회로(214)는, 샘플링 비교기(2142), 샘플링 카운터(2144) 및 설정 회로(2146)를 포함할 수 있다.
샘플링 비교기(2142)는, 유효 비트(VD)에 따라 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)를 비교하여 샘플링 히트 신호(SC_H)를 생성할 수 있다. 샘플링 비교기(2142)는, 유효 비트(VD)가 설정된 경우 활성화되어, 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)의 비교 결과가 일치하면 샘플링 히트 신호(SC_H)를 생성할 수 있다. 샘플링 비교기(2142)는, 유효 비트(VD)가 설정되었지만 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)의 비교 결과가 일치하지 않는 경우, 노-히트 신호(HITB<1>)를 생성할 수 있다. 샘플링 비교기(2142)는, 노-히트 신호(HITB<1>)를 다음 단의 래치 제어 회로(제 3 어드레스 저장 회로(210_3)의 래치 제어 회로)로 전달할 수 있다.
샘플링 카운터(2144)는, 샘플링 히트 신호(SC_H)에 따라 샘플링 카운팅값을 증가시키고, 샘플링 카운팅값이 소정 값을 만족시키면 제 2 설정 신호(SET2)를 활성화시킬 수 있다. 한편, 실시예에 따라, 샘플링 카운터(2144)는 생략될 수 있다. 예를 들어, 래치 제어 회로(214)가 샘플링 어드레스(SAM_ADD)가 래치 어드레스(LADD)와 한번이라도 일치하는 경우 유효-락 비트(VL)를 설정하도록 래치 회로(212)를 제어한다면, 샘플링 카운터(2144)는 생략되고 샘플링 히트 신호(SC_H)가 제 2 설정 신호(SET2)로 출력될 수 있다. 이하에서는, 샘플링 카운팅값이 1 이상인 경우, 제 2 설정 신호(SET2)가 활성화되는 경우를 예로 들어 설명한다.
설정 회로(2146)는, 샘플링 활성화 신호(SAM_EN), 이전 단의 래치 제어 회로로부터 전달되는 노-히트 신호(HITB<0>), 제 1 방출 신호(EVICT1) 및 제 2 방출 신호(EVICT2)에 따라, 유효 비트(VD)를 설정/해제하기 위한 제 1 제어 신호(EMPTY)를 생성할 수 있다. 제 1 제어 신호(EMPTY)는 유효 비트(VD)와 반대의 극성을 가질 수 있다. 예를 들어, 제 1 제어 신호(EMPTY)가 로직 하이 레벨로 활성화된 경우, 유효 비트(VD)는 로직 로우 레벨로 해제된 상태일 수 있고, 제 1 제어 신호(EMPTY)가 로직 로우 레벨로 비활성화된 경우, 유효 비트(VD)는 로직 하이 레벨로 설정된 상태일 수 있다. 설정 회로(2146)는, 유효 비트(VD)가 해제된 경우, 샘플링 활성화 신호(SAM_EN) 및 노-히트 신호(HITB<0>)가 활성화되면, 샘플링 어드레스(SAM_ADD)를 래치 회로(212)에 저장하고, 유효 비트(VD)를 설정하도록 제 1 제어 신호(EMPTY)를 생성할 수 있다. 설정 회로(2146)는, 제 1 방출 신호(EVICT1) 또는 제 2 방출 신호(EVICT2)에 따라 유효 비트(VD)를 해제하도록 제 1 제어 신호(EMPTY)를 생성할 수 있다. 또한, 설정 회로(2146)는, 제 1 설정 신호(SET1), 제 2 설정 신호(SET2), 제 1 방출 신호(EVICT1) 및 제 2 방출 신호(EVICT2)에 따라, 유효-락 비트(VL)를 설정/해제하기 위한 제 2 제어 신호(VL_P)를 생성할 수 있다. 설정 회로(2146)는, 제 1 설정 신호(SET1) 또는 제 2 설정 신호(SET2)에 따라 유효-락 비트(VL)를 설정하고, 제 1 방출 신호(EVICT1) 또는 제 2 방출 신호(EVICT2)에 따라 유효-락 비트(VL)를 해제하도록 제 2 제어 신호(VL_P)를 생성할 수 있다.
도 5 는 도 4 의 설정 회로(2146)의 유효 비트(VD)와 유효-락 비트(VL)의 설정 및 해제를 설명하기 위한 상태 다이어그램 이다.
도 5 를 참조하면, 제안 발명에서 유효 비트(VD)와 유효-락 비트(VL)가 “01”인 경우는 존재하지 않는다(①). 즉, 유효 비트(VD)가 설정된 경우에만 유효-락 비트(VL)가 설정될 수 있다.
유효 비트(VD)와 유효-락 비트(VL)가 모두 “00”으로 해제된 경우(②), 설정 회로(2146)는, 샘플링 활성화 신호(SAM_EN) 및 노-히트 신호(HITB<0>)가 모두 활성화되면 제 1 제어 신호(EMPTY)를 생성하여 유효 비트(VD)를 설정할 수 있다. 이 때, 유효 비트(VD)가 해제된 경우 제 1 제어 신호(EMPTY)는 로직 하이 레벨을 가지고, 유효 비트(VD)가 설정되면 제 1 제어 신호(EMPTY)는 로직 로우 레벨이 될 수 있다.
유효 비트(VD)가 설정되고, 유효-락 비트(VL)가 해제된 경우(③), 설정 회로(2146)는, 제 1 방출 신호(EVICT1)에 따라 유효 비트(VD)를 해제할 수 있다. 설정 회로(2146)는, 제 1 설정 신호(SET1) 또는 제 2 설정 신호(SET2)에 따라 유효-락 비트(VL)를 설정할 수 있다.
유효 비트(VD)와 유효-락 비트(VL)가 모두 설정된 경우(④), 설정 회로(2146)는, 제 1 방출 신호(EVICT1) 또는 제 2 방출 신호(EVICT2)에 따라 유효 비트(VD) 및 유효-락 비트(VL)를 모두 해제할 수 있다.
도 6 은 도 4 의 설정 회로(2146)의 상세 블록도 이다.
도 6 을 참조하면, 설정 회로(2146)는, 제 1 제어 신호 생성 회로(310) 및 제 2 제어 신호 생성 회로(330)를 포함할 수 있다. 도 7 은 도 6 의 제 1 제어 신호 생성 회로(310)의 상세 회로도 이다. 도 8 은 도 6 의 제 2 제어 신호 생성 회로(330)의 상세 회로도 이다.
제 1 제어 신호 생성 회로(310)는, 유효 비트(VD)가 해제된 경우 샘플링 활성화 신호(SAM_EN) 및 노-히트 신호(HITB<0>)가 활성화되면, 샘플링 어드레스(SAM_ADD)를 저장하고 유효 비트(VD)를 설정하도록 제 1 제어 신호(EMPTY)를 로직 로우 레벨로 비활성화시켜 출력할 수 있다. 제 1 제어 신호 생성 회로(310)는, 제 1 방출 신호(EVICT1) 또는 제 2 방출 신호(EVICT2)가 활성화되면, 유효 비트(VD)를 해제하도록 제 1 제어 신호(EMPTY)를 로직 하이 레벨로 활성화시켜 출력할 수 있다.
도 7 을 참조하면, 제 1 제어 신호 생성 회로(310)는, 리셋 신호 생성 회로(312), 제 1 오아 게이트(OR1) 및 제 1 SR 래치(314)를 포함할 수 있다. 리셋 신호 생성 회로(312)는, 샘플링 활성화 신호(SAM_EN) 및 유효 비트(VD)를 로직 앤드 연산하는 제 1 앤드 게이트(AD1), 유효 비트(VD)를 반전하는 제 1 인버터(INV1) 및 제 1 앤드 게이트(AD1)와 제 1 인버터(INV1)의 출력을 로직 앤드 연산하는 제 2 앤드 게이트(AD2)를 포함할 수 있다. 리셋 신호 생성 회로(312)는, 유효 비트(VD)가 해제된 경우 샘플링 활성화 신호(SAM_EN) 및 노-히트 신호(HITB<0>)가 활성화되면, 리셋 신호(R1)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 제 1 오아 게이트(OR1)는, 제 1 방출 신호(EVICT1) 및 제 2 방출 신호(EVICT2)를 입력받아 로직 오아 연산을 수행하여 셋 신호(S1)를 생성할 수 있다. 제 1 SR 래치(314)는, 셋 신호(S1)에 따라 셋되고, 리셋 신호(R1)에 따라 리셋되는 제 1 제어 신호(EMPTY)를 생성할 수 있다.
제 2 제어 신호 생성 회로(330)는, 제 1 설정 신호(SET1) 또는 제 2 설정 신호(SET2)가 활성화되면, 유효-락 비트(VL)를 설정하도록 제 2 제어 신호(VL_P)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 제 2 제어 신호 생성 회로(330)는, 제 1 방출 신호(EVICT1) 또는 제 2 방출 신호(EVICT2)가 활성화되면, 유효-락 비트(VL)를 해제하도록 제 2 제어 신호(VL_P)를 로직 로우 레벨로 비활성화시켜 출력할 수 있다.
도 8 을 참조하면, 제 2 제어 신호 생성 회로(330)는, 제 2 및 제 3 오아 게이트(OR2, OR3) 및 제 2 SR 래치(334)를 포함할 수 있다. 제 2 오아 게이트(OR2)는 제 1 방출 신호(EVICT1) 및 제 2 방출 신호(EVICT2)를 로직 오아 연산하여 리셋 신호(R2)를 생성하고, 제 3 오아 게이트(OR3)는, 제 1 설정 신호(SET1) 및 제 2 설정 신호(SET2)를 로직 오아 연산하여 셋 신호(S2)를 생성할 수 있다. 제 2 SR 래치(334)는, 셋 신호(S2)에 따라 셋되고, 리셋 신호(R2)에 따라 리셋되는 제 2 제어 신호(VL_P)를 생성할 수 있다.
이하, 도 9 내지 도 13 을 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 타겟 어드레스 생성 방법에 대해 설명한다.
도 9 는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 대략적으로 설명하기 위한 순서도 이다.
도 9 를 참조하면, 소정 횟수의 액티브 커맨드(ACT) 마다 타겟 리프레쉬 커맨드(TREF)가 입력될 수 있다(S920). 액티브 어드레스 생성 회로(122)는, 액티브 커맨드(ACT)와 함께 입력되는 입력 어드레스(IADD)를 액티브 어드레스(ACT_ADD)로 저장한다(S910). 랜덤 샘플링 회로(124)는, 랜덤한 시점에 샘플링 활성화 신호(SAM_EN)를 활성화시키고, 샘플링 활성화 신호(SAM_EN)에 따라 랜덤 샘플링 동작을 수행하여 샘플링 어드레스(SAM_ADD)를 생성한다(S930).
어드레스 저장 회로들(210_1~210_m)의 래치 제어 회로(214)는, 샘플링 어드레스(SAM_ADD)를 래치 회로(212)에 래치 어드레스(LADD)로 저장하는 샘플링 어드레스 저장 동작(A)을 수행할 수 있다. 이와 관련된 상세한 설명은 도 10 내지 도 11c 에서 설명하기로 한다.
어드레스 저장 회로들(210_1~210_m)의 트래킹 회로(216)는, 타겟 리프레쉬 커맨드(TREF)가 소정 횟수 인가되는 평가 구간(tEV) 동안 액티브 어드레스(ACT_ADD)에 따라 래치 어드레스(LADD)를 트래킹하는 트래킹 동작(B, C)을 수행할 수 있다. 이와 관련된 상세한 설명은 도 12 및 도 13 에서 설명하기로 한다.
타겟 리프레쉬 커맨드(TREF)가 활성화되면, 어드레스 저장 회로들(210_1~210_m)의 출력 제어 회로(218)는, 유효-락 비트(VL)에 따라 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 순차적으로 출력하고, 로우 제어 회로(150)는, 타겟 어드레스(TADD)에 대응하는 워드 라인을 리프레쉬하는 타겟 리프레쉬 동작(D)을 수행할 수 있다. 이와 관련된 상세한 설명은 도 14 에서 설명하기로 한다.
도 10 은 본 발명의 실시예에 따른 반도체 메모리 장치의 샘플링 어드레스 저장 동작(A)을 설명하기 위한 순서도 이다. 도 11a 내지 도 11c 는 도 10 의 각 동작을 설명하기 위한 도면 이다. 도 11a 내지 도 11c 에는 5 개의 어드레스 저장 회로가 구비된 경우가 도시되어 있다.
도 10 을 참조하면, 먼저, 샘플링 활성화 신호(SAM_EN)에 따라 제 1 어드레스 저장 회로(210_1)가 동작한다(S1010). 제 1 어드레스 저장 회로(210_1)는, 해당 래치 회로의 유효 비트(VD)가 해제되었는지를 확인한다(S1020). 유효 비트(VD)가 해제된 경우(S1020의 YES), 제 1 어드레스 저장 회로(210_1)는, 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하고, 유효 비트(VD)를 설정한다(S1030). 보다 상세하게, 제 1 어드레스 저장 회로(210_1)의 래치 제어 회로는, 샘플링 어드레스(SAM_ADD)를 저장하고, 유효 비트(VD)를 설정하도록 제 1 제어 신호(EMPTY)를 로직 로우 레벨로 비활성화시킬 수 있다. 유효 비트(VD)를 설정한 후, 동작(A)은 종료될 수 있다.
반면, 유효 비트(VD)가 설정된 경우(S1020의 NO), 제 1 어드레스 저장 회로(210_1)는, 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)를 비교한다(S1050). 비교 결과 일치하는 경우(S1060의 YES), 제 1 어드레스 저장 회로(210_1)는 유효-락 비트(VL)를 설정한다(S1070). 보다 상세하게, 제 1 어드레스 저장 회로(210_1)의 래치 제어 회로는, 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)의 비교 결과 일치하는 경우, 유효-락 비트(VL)를 설정하도록 제 2 설정 신호(SET2)를 활성화시킬 수 있다. 유효-락 비트(VL)를 설정한 후 동작(A)은 종료될 수 있다. 반면. 비교 결과 일치하지 않는 경우(S1060의 NO), 노-히트 신호(HITB<0>)를 활성화시켜 다음 제 2 어드레스 저장 회로(210_2)로 이동할 수 있다(S1080의 NO, S1090).
노-히트 신호(HITB<0>)와 샘플링 활성화 신호(SAM_EN)에 따라, 제 2 어드레스 저장 회로(210_2)가 동작한다. 마찬가지로, 제 2 어드레스 저장 회로(210_2)는, 유효 비트(VD)에 따라 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하거나(S1020~S1030), 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)의 비교 결과에 따라 유효-락 비트(VL)를 설정할 수 있다(S1050~S1070). 상기에서 설명한 단계들을 순차적으로 수행한 동작한 다음, 마지막 어드레스 저장 회로(210_m)도 샘플링 어드레스(SAM_ADD)를 저장하지 못한 경우(S1080의 YES), 해당 샘플링 어드레스(SAM_ADD)는 저장되지 않고 폐기될 수 있다.
도 11a 를 참조하면, 래치 어드레스 B, C, D, E가 어드레스 저장 회로(210_1, 210_2, 210_3, 210_5)에 저장된 상태에서, 샘플링 어드레스 A가 입력된다. 유효 비트(VD)가 설정된 경우, 어드레스 저장 회로들(210_1, 210_2, 210_3)은, 래치 어드레스 B, C, D와 샘플링 어드레스 A가 일치하지 않으므로 다음 어드레스 저장 회로(210_4)로 이동한다. 반면, 유효 비트(VD)가 해제된 경우, 어드레스 저장 회로(210_4)는, 샘플링 어드레스 A를 래치 어드레스로 저장한 후 유효 비트(VD)를 설정하고 동작(A)을 종료할 수 있다.
도 11b 를 참조하면, 래치 어드레스 B, C, D, E가 어드레스 저장 회로(210_1, 210_2, 210_3, 210_5)에 저장된 상태에서, 샘플링 어드레스 C가 또 다시 입력된다. 유효 비트(VD)가 설정된 경우, 어드레스 저장 회로(210_1)는, 래치 어드레스 B와 샘플링 어드레스 C가 일치하지 않으므로 다음 어드레스 저장 회로(210_2)로 이동한다. 반면, 어드레스 저장 회로(210_2)는, 래치 어드레스 C와 샘플링 어드레스 C가 일치하므로 유효-락 비트(VL)를 설정하고, 동작(A)을 종료할 수 있다.
도 11c 를 참조하면, 모든 어드레스 저장 회로(210_1~210_5)가 유효한 래치 어드레스 B, C, D, A, E를 저장한 상태에서, 샘플링 어드레스 F가 입력된다. 모든 유효 비트(VD)가 설정된 경우, 어드레스 저장 회로(210_1~210_5)는, 해당 샘플링 어드레스 F를 폐기하여 동작(A)을 종료할 수 있다.
도 12 및 도 13 은 본 발명의 실시예에 따른 반도체 메모리 장치의 트래킹 동작(B, C)을 설명하기 위한 순서도 이다.
도 12 를 참조하면, 트래킹 회로(216)의 트래킹 비교기(2162)는, 액티브 어드레스(ACT_ADD)와 래치 어드레스(LADD)를 비교한다(S1210). 비교 결과 일치하는 경우(S1220의 YES), 제 1 카운터(2164)는 제 1 카운팅값(TC1)을 증가시킨다(S1230). 제 1 카운팅값(TC1)이 제 1 설정값(TH1) 보다 크거나 같으면(S1240의 YES), 결정 회로(2168)는, 제 1 설정 신호(SET1)를 활성화시켜 출력하고, 래치 제어 회로(214)는, 제 1 설정 신호(SET1)에 따라 유효-락 비트(VL)를 설정하고(S1250), 동작(B)를 종료할 수 있다.
도 13 을 참조하면, 유효 비트(VD)가 설정된 경우(S1310의 YES), 트래킹 회로(216)의 제 2 카운터(2166)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 제 2 카운팅값(TC2)을 증가시킨다(S1320). 유효 비트(VD)가 해제된 경우(S1310의 NO), 트래킹 회로(216)는 동작(C)를 수행하지 않고 종료할 수 있다.
제 2 카운팅값(TC2)이 x 가 될 때, 즉, 하나의 평가 구간(tEV)이 정의될 때(S1330의 YES). 제 1 카운팅값(TC1)이 제 2 설정값(TH2) 보다 작은 경우(S1340의 YES), 결정 회로(2168)는, 제 1 방출 신호(EVICT1)를 활성화시켜 출력한다. 래치 제어 회로(214)는, 제 1 방출 신호(EVICT1)에 따라 유효 비트(VD) 및 유효-락 비트(VL)를 모두 해제할 수 있다(S1360). 결정 회로(2168)는, 제 1 카운터(2164)의 제 1 카운팅값(TC1) 및 제 2 카운터(2166)의 제 2 카운팅값(TC2)을 리셋하고(S1370), 동작(B)를 종료할 수 있다. 이 때, 제 1 카운팅값(TC1)이 제 2 설정값(TH2) 보다 크거나 같은 경우(S1340의 NO), 결정 회로(2168)는, 추가 동작 없이 제 1 카운팅값(TC1) 및 제 2 카운팅값(TC2)을 리셋시킬 수 있다(S1370). 한편, 하나의 평가 구간(tEV)의 종료 시점에, 제 1 카운팅값(TC1) 또한 리셋되므로, 동작(B)도 하나의 평가 구간(tEV) 동안 수행될 수 잇다.
도 14 는 본 발명의 실시예에 따른 반도체 메모리 장치의 타겟 리프레쉬 동작(D)을 설명하기 위한 순서도 이다.
도 14 를 참조하면, 래치 선택 회로(230)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 래치 선택 신호(SEQ<0:m>)의 각 비트를 순차적으로 활성화시켜 출력한다.
래치 선택 신호(SEQ<0:m>)의 제 1 비트(SEQ<0>)에 따라 제 1 어드레스 저장 회로(210_1)가 동작한다(S1410). 유효-락 비트(VL)가 설정된 경우(S1420의 YES), 제 1 어드레스 저장 회로(210_1)의 출력 제어 회로(218)는, 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력한다(S1430) 이 때, 출력 제어 회로(218)는, 래치 어드레스(LADD)가 타겟 어드레스(TADD)로 출력된 후 제 2 방출 신호(EVICT2)를 활성화시키고, 래치 제어 회로는 제 2 방출 신호(EVICT2)에 따라 유효 비트(VD) 및 유효-락 비트(VL)를 모두 해제할 수 있다(S1440). 로우 제어 회로(150)는, 타겟 어드레스(TADD)에 대응하는 워드 라인을 리프레쉬할 수 있다(S1450).
한편, 유효-락 비트(VL)가 해제된 경우(S1420의 NO)나 타겟 리프레쉬를 수행(S1450)한 후, 래치 선택 신호(SEQ<0:m>)의 제 2 비트(SEQ<1>)에 따라 제 2 어드레스 저장 회로(210_2)가 동작한다(S1460의 NO, S1470). 마찬가지로, 제 2 어드레스 저장 회로(210_2)는, 유효-락 비트(VL)에 따라 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 선택적으로 출력한다(S1420~S1450). 상기에서 설명한 단계들을 순차적으로 수행한 후(S1460의 YES), 동작(D)은 종료될 수 있다.
도 15a 내지 도 15 는 본 발명의 실시예에 따른 래치 회로의 상태를 예시로 설명하기 위한 도면 이다.
도 15 를 참조하면, 래치 어드레스 B, C, D, E가 어드레스 저장 회로들(210_1, 210_2, 210_3, 210_5)에 저장된 상태에서, 랜덤 샘플링 동작이 수행되어 샘플링 어드레스 A가 입력된다. 어드레스 저장 회로(210_4)는, 유효 비트(VD)가 해제된 래치 회로에 샘플링 어드레스를 래치 어드레스로 저장한 후, 유효 비트(VD)를 설정할 수 있다. (샘플링 어드레스 저장 동작(A))
다음으로, 액티브 커맨드(ACT) 및 타겟 리프레쉬 커맨드(TREF)에 따라 트래킹 동작(B, C)이 수행된다. 어드레스 저장 회로들(210_1~210_5)은, 타겟 리프레쉬 커맨드(TREF)가 소정 횟수 인가되는 평가 구간(tEV) 동안 액티브 어드레스 C, D, E가 각각 제 1 횟수(즉, 제 1 설정값(TH1)) 이상 입력됨을 트래킹할 수 있다. 따라서, 어드레스 저장 회로들(210_2, 210_3, 210_5)은 해당 래치 회로의 유효-락 비트(VL)를 설정할 수 있다.
타겟 리프레쉬 커맨드(TREF)가 활성화되면, 어드레스 저장 회로들(210_1~210_5)은, 유효-락 비트(VL)에 따라 래치 어드레스를 타겟 어드레스로 순차적으로 출력하고, 로우 제어 회로(150)는, 타겟 어드레스에 대응하는 워드 라인을 리프레쉬하는 타겟 리프레쉬 동작(D)을 수행할 수 있다. 예를 들어, 어드레스 저장 회로들(210_1~210_5) 중 어드레스 저장 회로들(210_2, 210_3, 210_5)는, 래치 회로의 래치 어드레스를 타겟 어드레스로 순차적으로 출력할 수 있다. 어드레스 저장 회로들(210_2, 210_3, 210_5)는, 래치 어드레스가 타겟 어드레스로 출력된 후, 해당 래치 회로의 유효 비트(VD) 및 유효-락 비트(VL)를 해제할 수 있다. 반면, 래치 어드레스를 출력하지 않은 어드레스 저장 회로들(210_1, 210_4)는, 해당 래치 회로의 유효 비트(VD) 및 유효-락 비트(VL)를 설정 또는 해제하지 않는다.
도 16 은 본 발명의 실시예에 따른 메모리 시스템(1600)을 설명하기 위한 블록도 이다.
도 16 을 참조하면, 메모리 시스템(1600)은 메모리 장치(1610) 및 메모리 컨트롤러(1620)를 포함할 수 있다.
메모리 컨트롤러(1620)는 메모리 장치(1610)에 커맨드(CMDs)와 어드레스(ADDs)를 인가하여 메모리 장치(1610)의 동작을 제어할 수 있다. 메모리 컨트롤러(1620)는, 리드 및 라이트 동작 시에 메모리 장치(1610)와 데이터(DATA)를 주고받을 수 있다. 메모리 컨트롤러(1620)는 커맨드 신호들(CMDs)을 전송함으로써 메모리 장치(1610)로 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 또는 리프레쉬 커맨드(REF)를 입력할 수 있다. 메모리 컨트롤러(1620)는, 액티브 커맨드(ACT)와 함께 메모리 장치(1610)의 셀블록 및 워드 라인을 선택하기 위한 어드레스(ADDs)를 전송할 수 있다. 메모리 컨트롤러(1620)는, 메모리 장치(1610)에 주기적으로 리프레쉬 커맨드(REF)를 전송할 수 있다. 리프레쉬 커맨드(REF)는, 노멀 리프레쉬 커맨드(NREF) 및 타겟 리프레쉬 커맨드(TREF)를 포함한다.
메모리 장치(1610)는 도 1 의 설명에서 상술한 반도체 메모리 장치(100)일 수 있다. 메모리 장치(1610)가 도 1 의 메모리 장치(100)인 경우 메모리 장치(1610)는, 랜덤한 시점에 액티브 커맨드(ACT)에 대응하는 입력 어드레스(IADD)를 샘플링하여 샘플링 어드레스(SAM_ADD)로 생성하할 수 있다. 타겟 어드레스 생성 회로(130)는 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하고, 래치 어드레스(LADD)가 유효한 지를 알리는 유효 비트(VD) 및 래치 어드레스(LADD)가 일정 횟수 이상 액세스되었는지를 알리는 유효-락 비트(VL)를 함께 저장하는 다수의 어드레스 저장 회로들을 구비할 수 있다. 타겟 어드레스 생성 회로(130)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 다수의 어드레스 저장 회로들(210) 각각에 저장된 유효 비트(VD) 및 유효-락 비트(VL)에 따라 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 순차적으로 출력할 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 시스템(1600)은 랜덤하게 샘플링된 어드레스를 트래킹하여 타겟 리프레쉬 동작을 수행함으로써 동일 어드레스에 따른 반복되는 리프레쉬 수행을 방지하고 불필요한 리프레쉬 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (24)

  1. 다수의 워드 라인들을 포함하는 셀 어레이;
    샘플링 어드레스를 래치 어드레스로 저장하고, 상기 래치 어드레스가 유효한 지를 알리는 유효 비트 및 상기 래치 어드레스가 일정 횟수 이상 액세스되었는지를 알리는 유효-락 비트를 각각 저장하고, 상기 유효 비트 및 상기 유효-락 비트에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하는 다수의 어드레스 저장 회로들; 및
    리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    액티브 커맨드와 함께 입력되는 액티브 어드레스를 랜덤한 시점에 샘플링하여 상기 샘플링 어드레스를 생성하는 랜덤 샘플링 회로
    를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 어드레스 저장 회로들은 각각,
    상기 유효 비트가 해제된 경우, 상기 샘플링 어드레스를 상기 래치 어드레스로 순차적으로 저장한 후 상기 유효 비트를 설정하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 어드레스 저장 회로들은 각각,
    상기 유효 비트가 설정된 경우, 상기 래치 어드레스와 동일한 상기 샘플링 어드레스가 적어도 한번 인가되거나, 상기 리프레쉬 커맨드가 소정 횟수 인가되는 평가 구간 동안 상기 래치 어드레스와 동일한 액티브 어드레스가 제 1 횟수 이상 인가되면, 상기 유효-락 비트를 설정하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 어드레스 저장 회로들은 각각,
    상기 유효 비트가 설정된 경우, 상기 리프레쉬 커맨드에 따라 상기 래치 어드레스가 상기 타겟 어드레스로 출력되거나, 상기 평가 구간 동안 상기 래치 어드레스와 동일한 상기 액티브 어드레스가 제 2 횟수 (상기 제 1 횟수 보다 작음) 미만으로 인가되면, 상기 유효 비트 및 유효-락 비트를 해제하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 어드레스 저장 회로들은 각각,
    상기 래치 어드레스, 상기 유효 비트 및 상기 유효-락 비트를 저장하는 래치 회로;
    상기 유효 비트가 설정된 경우, 상기 리프레쉬 커맨드가 소정 횟수 인가되는 평가 구간 동안, 액티브 커맨드와 함께 입력되는 액티브 어드레스와 상기 래치 어드레스의 비교 결과에 따라 제 1 카운팅값을 증가시키고, 상기 제 1 카운팅값이 제 1 설정값 보다 크거나 같으면 제 1 설정 신호를 활성화시키는 트래킹 회로;
    상기 유효 비트가 설정된 경우 상기 래치 어드레스와 상기 샘플링 어드레스가 일치하거나, 상기 제 1 설정 신호가 활성화되면, 상기 유효-락 비트를 설정하는 래치 제어 회로; 및
    상기 리프레쉬 커맨드가 활성화되면, 상기 유효-락 비트가 설정된 경우 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 출력 제어 회로
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 어드레스 저장 회로들의 상기 래치 제어 회로들은,
    상기 샘플링 어드레스를 상기 유효 비트가 해제된 래치 회로의 상기 래치 어드레스로 순차적으로 저장한 후 상기 유효 비트를 설정하고,
    상기 유효 비트가 해제된 래치 회로가 존재하지 않는 경우, 상기 샘플링 어드레스를 폐기하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 트래킹 회로는, 상기 평가 구간 동안 상기 제 1 카운팅값이 제 2 설정값 보다 작으면 제 1 방출 신호를 활성화시키고,
    상기 래치 제어 회로는, 상기 제 1 방출 신호에 따라 상기 유효 비트 및 상기 유효-락 비트를 해제하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 트래킹 회로는,
    상기 액티브 어드레스와 상기 래치 어드레스를 비교하여 카운팅 히트 신호를 생성하는 트래킹 비교기;
    상기 카운팅 히트 신호에 따라 상기 제 1 카운팅값을 증가시키는 제 1 카운터;
    상기 유효 비트에 따라 활성화되어, 상기 리프레쉬 커맨드가 입력될 때마다 제 2 카운팅값을 증가시키는 제 2 카운터; 및
    상기 제 2 카운팅값이 소정 횟수에 도달하는 동안 상기 제 1 카운팅값을 토대로 상기 제 1 방출 신호 또는 상기 제 1 설정 신호를 생성하는 결정 회로
    를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 결정 회로는,
    상기 제 2 카운팅값이 소정 횟수에 도달하는 동안, 상기 제 1 카운팅값이 상기 제 1 설정값 보다 크거나 같으면 상기 제 1 설정 신호를 활성화시켜 출력하고, 상기 제 1 카운팅값이 상기 제 2 설정값 보다 작으면 상기 제 1 방출 신호를 활성화시켜 출력하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 설정값은 상기 제 1 카운터의 최대값으로 설정되고,
    상기 제 2 설정값은 1로 설정되는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 출력 제어 회로는, 상기 래치 어드레스가 상기 타겟 어드레스로 출력된 후 제 2 방출 신호를 활성화시키고,
    상기 래치 제어 회로는, 상기 제 2 방출 신호에 따라 상기 유효 비트 및 상기 유효-락 비트를 해제하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 래치 제어 회로는,
    상기 유효 비트에 따라 활성화되어, 상기 래치 어드레스와 상기 샘플링 어드레스의 비교 결과가 일치하면 샘플링 히트 신호를 생성하고, 일치하지 않으면 노히트 신호를 생성하는 샘플링 비교기;
    상기 샘플링 히트 신호에 따라 샘플링 카운팅값을 증가시키고, 상기 샘플링 카운팅값에 따라 제 2 설정 신호를 생성하는 샘플링 카운터; 및
    샘플링 활성화 신호, 이전 단의 어드레스 저장 회로로부터 제공되는 노히트 신호, 상기 제 1 방출 신호 및 상기 제 2 방출 신호에 따라 상기 유효 비트를 설정/해제하는 제 1 제어 신호를 생성하고, 상기 제 1 및 제 2 설정 신호 및 상기 제 1 및 제 2 방출 신호에 따라 상기 유효-락 비트를 설정/해제하는 제 2 제어 신호를 생성하는 제어 신호 생성 회로
    를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 유효 비트가 해제된 경우 상기 샘플링 활성화 신호 및 상기 노히트 신호가 활성화되면, 상기 유효 비트를 설정하도록 상기 제 1 제어 신호를 생성하고, 상기 제 1 방출 신호 또는 상기 제 2 방출 신호가 활성화되면 상기 유효 비트를 해제하도록 상기 제 1 제어 신호를 생성하는 제 1 신호 생성 회로; 및
    상기 제 1 설정 신호 또는 상기 제 2 설정 신호가 활성화되면, 상기 유효-락 비트를 설정하도록 상기 제 2 제어 신호를 생성하고, 상기 제 1 방출 신호 또는 상기 제 2 방출 신호가 활성화되면, 상기 유효-락 비트를 해제하도록 상기 제 2 제어 신호를 생성하는 제 2 신호 생성 회로
    를 포함하는 반도체 메모리 장치.
  15. 액티브 커맨드와 함께 입력되는 액티브 어드레스를 랜덤한 시점에 샘플링하여 샘플링 어드레스를 생성하는 랜덤 샘플링 회로;
    상기 샘플링 어드레스를 래치 어드레스로 저장하는 다수의 어드레스 저장 회로들;
    리프레쉬 커맨드에 따라 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로
    를 포함하고, 상기 어드레스 저장 회로들은 각각,
    상기 래치 어드레스, 유효 비트 및 유효-락 비트를 저장하는 래치 회로;
    상기 유효 비트가 설정된 경우, 상기 리프레쉬 커맨드가 소정 횟수 인가되는 평가 구간 동안, 상기 액티브 어드레스와 상기 래치 어드레스의 비교 결과에 따라 제 1 설정 신호 또는 제 1 방출 신호를 활성화시키는 트래킹 회로;
    상기 제 1 설정 신호가 활성화되거나, 상기 유효 비트가 설정된 경우 상기 래치 어드레스와 상기 샘플링 어드레스가 일치하면 상기 유효-락 비트를 설정하고, 상기 제 1 방출 신호가 활성화되면 상기 유효 비트 및 상기 유효-락 비트를 해제하는 래치 제어 회로; 및
    상기 리프레쉬 커맨드가 활성화되면, 상기 유효-락 비트가 설정된 경우 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 출력 제어 회로
    를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 트래킹 회로는,
    상기 액티브 어드레스와 상기 래치 어드레스의 비교 결과에 따라 제 1 카운팅값을 증가시키고, 상기 제 1 카운팅값이 제 1 설정값 보다 크거나 같으면 상기 제 1 설정 신호를 활성화시키고, 상기 제 1 카운팅값이 제 2 설정값 보다 작으면 상기 제 1 방출 신호를 활성화시키는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 출력 제어 회로는, 상기 래치 어드레스가 상기 타겟 어드레스로 출력된 후 제 2 방출 신호를 활성화시키고,
    상기 래치 제어 회로는, 상기 제 2 방출 신호에 따라 상기 유효 비트 및 상기 유효-락 비트를 해제하는 반도체 메모리 장치.
  18. 래치 어드레스, 유효 비트 및 유효-락 비트를 각각 저장하는 다수의 래치 회로를 포함하는 반도체 메모리 장치에 있어서,
    샘플링 어드레스를 상기 유효 비트가 해제된 래치 회로의 상기 래치 어드레스로 저장한 후 상기 유효 비트를 설정하는 단계;
    상기 유효 비트가 설정된 래치 회로의 상기 래치 어드레스와 동일한 상기 샘플링 어드레스가 적어도 한번 인가되면 상기 유효-락 비트를 설정하는 단계; 및
    리프레쉬 커맨드가 활성화되면, 상기 유효 비트 및 상기 유효-락 비트에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하고, 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    액티브 커맨드와 함께 입력되는 액티브 어드레스를 랜덤한 시점에 샘플링하여 상기 샘플링 어드레스를 생성하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 리프레쉬 커맨드가 소정 횟수 인가되는 평가 구간 동안, 상기 유효 비트가 설정된 래치 회로의 상기 래치 어드레스와 동일한 액티브 어드레스가 제 1 횟수 이상 인가되면, 상기 유효-락 비트를 설정하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 20 항에 있어서,
    상기 평가 구간 동안, 상기 유효 비트가 설정된 래치 회로의 상기 래치 어드레스와 동일한 상기 액티브 어드레스가 제 2 횟수 (상기 제 1 횟수 보다 작음) 미만으로 인가되면, 상기 유효 비트와 상기 유효-락 비트를 해제하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 18 항에 있어서,
    상기 래치 어드레스가 상기 타겟 어드레스로 출력된 후, 상기 유효-비트와 상기 유효-락 비트를 해제하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제 18 항에 있어서,
    상기 유효 비트가 해제된 래치 회로가 존재하지 않는 경우, 상기 샘플링 어드레스를 폐기하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  24. 제 18 항에 있어서,
    상기 리프레쉬 하는 단계에서,
    상기 리프레쉬 커맨드가 활성화되면, 상기 유효-락 비트가 설정된 래치 회로의 상기 래치 어드레스를 상기 타겟 어드레스로 순차적으로 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
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