KR20210149447A - 어드레스 생성 회로를 포함하는 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

어드레스 생성 회로를 포함하는 반도체 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인들을 포함하는 셀 어레이; 리프레쉬 커맨드에 따라, 샘플링 어드레스를 래치 어드레스들로 순차적으로 저장하고, 상기 래치 어드레스들을 타겟 어드레스로 순차적으로 출력하는 다수의 어드레스 저장 회로들; 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장된 래치 어드레스들 중 적어도 하나와 일치하는 경우, 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장되지 않도록 제어하는 중복 판단 회로; 및 상기 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로를 포함할 수 있다.

Description

어드레스 생성 회로를 포함하는 반도체 메모리 장치 및 그의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE INCLUDING ADDRESS GENERATION CIRCUIT AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 리프레쉬를 수행하는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작(이하, 노멀 리프레쉬 동작이라 한다)이라 한다.
최근에는 노멀 리프레쉬 동작 이외에도 로우 해머링(Row Hammering) 현상에 의해 데이터를 잃을 가능성이 높은 특정 워드 라인의 메모리 셀에 대하여 추가 리프레쉬 동작(이하, “타겟 리프레쉬 동작”이라 한다)을 수행하고 있다. 로우 해머링 현상이란 특정 워드 라인이 높은 활성화 횟수로 인하여 해당 워드 라인 또는 인접한 워드 라인들에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다. 이와 같은 로우 해머링 현상을 방지하기 위하여 소정 횟수 이상 활성화되는 워드 라인 또는 인접한 워드 라인들에 대하여 타겟 리프레쉬 동작을 수행하고 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 어드레스 저장 회로에 중복된 어드레스가 저장되지 않도록 관리하고, 저장된 어드레스를 이용하여 타겟 리프레쉬 동작을 수행할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 다수의 워드 라인들을 포함하는 셀 어레이; 리프레쉬 커맨드에 따라, 샘플링 어드레스를 래치 어드레스들로 순차적으로 저장하고, 상기 래치 어드레스들을 타겟 어드레스로 순차적으로 출력하는 다수의 어드레스 저장 회로들; 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장된 래치 어드레스들 중 적어도 하나와 일치하는 경우, 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장되지 않도록 제어하는 중복 판단 회로; 및 상기 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 어드레스 생성 회로는 카운팅 신호에 따라 샘플링 어드레스를 래치 어드레스들로 순차적으로 저장하고, 시퀀셜 신호 및 리프레쉬 커맨드에 따라 상기 래치 어드레스들을 타겟 어드레스로 순차적으로 출력하는 다수의 어드레스 저장 회로들; 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장된 래치 어드레스들 중 적어도 하나와 일치하는 경우, 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장되지 않도록 제어하는 중복 판단 회로; 및 상기 리프레쉬 커맨드가 입력될 때마다 상기 카운팅 신호의 각 비트 및 상기 시퀀셜 신호의 각 비트를 순차적으로 활성화시키는 제어 신호 생성 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치의 동작 방법은, 다수의 어드레스 저장 회로들을 포함하는 반도체 메모리 장치에 있어서, 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장된 래치 어드레스들 중 적어도 하나와 일치하는지를 판단하여 중복 판단 신호를 생성하는 단계; 상기 중복 판단 신호 및 카운팅 신호에 따라 샘플링 어드레스를 래치 어드레스로 상기 어드레스 저장 회로들에 순차적으로 저장하는 단계; 및 시퀀셜 신호 및 리프레쉬 커맨드에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하고, 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 랜덤하게 샘플링된 어드레스가 중복하여 저장되지 않도록 관리함으로써 동일한 어드레스에 따라 반복되는 타겟 리프레쉬 수행을 방지하고 불필요한 리프레쉬 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도 이다.
도 2 는 도 1 의 랜덤 샘플링 회로의 상세 블록도 이다.
도 3 은 도 1 의 타겟 어드레스 생성 회로의 상세 블록도 이다.
도 4 는 도 3 의 어드레스 저장 회로의 상세 블록도 이다.
도 5 는 도 4 의 래치 제어 회로의 상세 회로도 이다.
도 6 은 도 4 의 비교 회로의 상세 회로도 이다.
도 7 은 도 3 의 중복 판단 회로의 상세 회로도 이다.
도 8 은 도 3 의 제어 신호 생성 회로의 상세 구성도 이다.
도 9 는 도 8 의 제어 신호 생성 회로의 동작을 설명하기 위한 파형도 이다.
도 10 은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도 이다.
도 11 은 도 10 의 반도체 메모리 장치의 동작을 구체적으로 설명하기 위한 타이밍도 이다.
도 12 는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
본 발명의 실시예들에서, 메모리 장치가 다수의 워드 라인을 순차적으로 리프레쉬하는 동작을 노멀 리프레쉬 동작이라고 정의하고, 메모리 장치가 액티브 횟수가 많거나 액티브 빈도가 높은 워드 라인(이하, “하이 액티브 워드 라인”이라고 한다)에 인접한 하나 이상의 인접 워드 라인을 리프레쉬하는 동작을 타겟 리프레쉬 동작이라고 정의할 수 있다. 이하에서는, 리프레쉬 동작을 수행하는 구성을 위주로 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블록도 이다. 도 2 는 도 1 의 랜덤 샘플링 회로(124)의 상세 블록도 이다.
도 1 을 참조하면, 반도체 메모리 장치(100)는, 셀 어레이(110), 랜덤 샘플링 회로(124), 타겟 어드레스 생성 회로(130), 노멀 어드레스 생성 회로(140), 로우 제어 회로(150), 커맨드 입력부(172), 어드레스 입력부(174) 및 커맨드 디코더(176)를 포함할 수 있다.
셀 어레이(110)는 하나 이상의 메모리 셀(MC)이 연결된 다수의 워드 라인들(WL0~WLn)을 포함할 수 있다. 또한, 셀 어레이(110)는 하나 이상의 메모리 셀(MC)이 연결된 다수의 비트 라인들(미도시)을 포함할 수 있다.
커맨드 입력부(172)는, 커맨드(CMD)를 입력받고, 어드레스 입력부(174)는 어드레스(ADD)를 입력받을 수 있다. 어드레스 입력부(174)는 어드레스(ADD)를 입력받아 입력 어드레스(IADD)를 출력할 수 있다. 커맨드(CMD) 및 어드레스(ADD) 각각은 멀티 비트의 신호들을 포함할 수 있다. 커맨드 디코더(176)는 커맨드 입력부(172)를 통해 입력된 커맨드 신호들(CMD)을 디코딩해 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 노멀 리프레쉬 커맨드(NREF), 타겟 리프레쉬 커맨드(TREF) 등을 생성할 수 있다. 이외에도, 커맨드 디코더(176)는 입력된 커맨드 신호들(CMD)을 디코딩해 리드 커맨드 및 라이트 커맨드도 생성할 수 있지만, 본 발명의 일 실시예에 따른 메모리와 직접적인 관련이 없으므로, 여기서는 도시 및 설명을 생략하기로 한다.
랜덤 샘플링 회로(124)는, 액티브 커맨드(ACT)에 따라 입력 어드레스(IADD)를 액티브 어드레스(ACT_ADD)로 저장하고, 랜덤한 시점에 활성화되는 랜덤 샘플링 신호(SAM_EN)에 따라 액티브 어드레스(ACT_ADD)를 샘플링 어드레스(SAM_ADD)로 출력할 수 있다. 즉, 랜덤 샘플링 회로(124)는, 액티브 커맨드(ACT)와 함께 입력되는 액티브 어드레스(ACT_ADD)를 랜덤한 시점에 샘플링하여 샘플링 어드레스(SAM_ADD)를 생성할 수 있다. 참고로, 액티브 커맨드(ACT)에 대응하는 입력 어드레스(IADD)는 액티브 커맨드(ACT)에 응답하여 액티브되어야 할 워드 라인(이하 “액티브 워드 라인”이라 함)의 어드레스를 나타낼 수 있다. 랜덤한 시점에 액티브 워드 라인의 어드레스를 저장하고, 저장된 어드레스에 대응하는 워드 라인 및 이러한 워드 라인에 인접한 워드 라인을 타겟 리프레쉬하면, 모든 워드 라인의 액티브 횟수를 카운팅할 필요가 없다. 즉, 카운터를 배제함으로써 메모리의 사이즈를 줄이면서, 소정의 확률로 로우 해머링 현상에 의한 워드 라인 디스터번스를 막을 수 있다.
도 2 를 참조하면, 랜덤 샘플링 회로(124)는, 액티브 래치(1242) 및 샘플링 래치(1244)를 포함할 수 있다. 액티브 래치(1242)는, 액티브 커맨드(ACT)에 따라 입력 어드레스(IADD)를 액티브 어드레스(ACT_ADD)로 저장할 수 있다. 샘플링 래치(1244)는, 랜덤 샘플링 신호(SAM_EN)에 따라 액티브 어드레스(ACT_ADD)를 샘플링 어드레스(SAM_ADD)로 저장할 수 있다. 바람직하게, 액티브 래치(1242) 및 샘플링 래치(1244)는 각각 어드레스의 각 비트수에 대응하는 플립플롭들로 구성될 수 있다. 예를 들어, 액티브 래치(1242)는, 액티브 커맨드(ACT)가 활성화되는 경우 입력 어드레스(IADD)를 래치하여 액티브 어드레스(ACT_ADD)를 생성하는 다수의 플립플롭들로 구성될 수 있다. 또한, 샘플링 래치(1244)는, 랜덤 샘플링 신호(SAM_EN)가 활성화되는 경우 액티브 어드레스(ACT_ADD)를 래치하여 샘플링 어드레스(SAM_ADD)를 생성하는 다수의 플립플롭들로 구성될 수 있다.
다시 도 1 을 참조하면, 타겟 어드레스 생성 회로(130)는, 타겟 리프레쉬 커맨드(TREF)에 따라, 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하고, 저장된 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력할 수 있다. 타겟 어드레스 생성 회로(130)는, 다수의 어드레스 저장 회로들(210)을 포함할 수 있다. 다수의 어드레스 저장 회로들(210)은, 타겟 리프레쉬 커맨드(TREF)에 따라, 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)를 순차적으로 저장하고, 저장된 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 순차적으로 출력할 수 있다. 타겟 어드레스(TADD)는 타겟 리프레쉬 동작에서 리프레쉬가 수행될 워드 라인을 선택하는 어드레스로 사용될 수 있다. 타겟 어드레스(TADD)는 하이 액티브 워드 라인의 어드레스일 수 있다. 타겟 리프레쉬 동작 시, 하이 액티브 워드 라인의 하나 이상의 인접 워드 라인이 리프레쉬될 수 있다. 특히, 본 발명의 실시예에서, 타겟 어드레스 생성 회로(130)는, 샘플링 어드레스(SAM_ADD)가 어드레스 저장 회로들(210)에 저장된 래치 어드레스들(LADD) 중 적어도 하나와 일치하는 경우, 샘플링 어드레스(SAM_ADD)가 어드레스 저장 회로들(210)에 저장되지 않도록 제어할 수 있다. 타겟 어드레스 생성 회로(130)의 상세한 구성 및 동작은 도 3 내지 도 8 에서 설명하기로 한다.
노멀 어드레스 생성 회로(140)는, 워드 라인(WL0~WLn)이 리프레쉬될 때마다 그 값이 변경되는 카운팅 어드레스(CADD)를 생성할 수 있다. 노멀 어드레스 생성 회로(140)는, 노멀 리프레쉬 커맨드(NREF)가 활성화될 때마다 카운팅 어드레스(CADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CADD)는 노멀 리프레쉬 동작에서 리프레쉬가 수행될 워드 라인을 선택하는 어드레스로 사용될 수 있다. 카운팅 어드레스(CADD)의 값을 1씩 증가시킨다는 것은 이전에 k번 워드 라인(WLk)이 선택되었다면 다음번에는 (k+1)번 워드 라인(WLk+1)이 선택되도록 카운팅 어드레스(CADD)를 변화시킨다는 것을 의미한다.
로우 제어 회로(150)는, 액티브 커맨드(ACT)가 활성화되면 입력 어드레스(IADD)에 대응하는 워드 라인을 액티브하고, 프리차지 커맨드(PCG)가 활성화되면 액티브된 워드 라인을 프리차지할 수 있다. 로우 제어 회로(150)는, 노멀 리프레쉬 커맨드(NREF)가 활성화되면 카운팅 어드레스(CADD)에 대응하는 워드 라인을 리프레쉬할 수 있다. 로우 제어 회로(150)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면 타겟 어드레스(TADD)에 대응하는 워드 라인을 리프레쉬할 수 있다. 로우 제어 회로(150)는, 타겟 어드레스(TADD)에서 1을 더하거나 빼서 산출된 어드레스에 대응되는 적어도 하나의 인접 워드 라인을 리프레쉬할 수 있다. 한편, 본 발명의 실시예에서는, 타겟 어드레스 생성 회로(130)가, 래치 어드레스(LADD)를 그대로 타겟 어드레스(TADD)로 출력하는 것으로 기술하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 타겟 어드레스 생성 회로(130)가, 래치 어드레스(LADD)에서 1을 더하거나 빼준 값을 타겟 어드레스(TADD)로 출력할 수 있다.
상기와 같이, 본 발명의 실시예에 따른 메모리 장치(100)는 주기적으로 입력되는 노멀 리프레쉬 커맨드(NREF)에 응답하여 다수의 워드 라인(WL0~WLn)을 순차적으로 차례로 리프레쉬(노멀 리프레쉬)하되, 타겟 리프레쉬 커맨드(TREF)에 응답하여 타겟 리프레쉬를 수행할 수 있다. 이 때, 메모리 장치(100)는, 랜덤하게 샘플링된 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하고, 저장된 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 이용하여 타겟 리프레쉬를 수행하므로써 워드 라인 디스터번스가 발생할 가능성을 줄이면서, 메모리 장치의 사이즈를 최소화할 수 있다. 특히, 본 발명의 실시예에 따른 메모리 장치(100)는, 어드레스 저장 회로들(210)에 기저장된 래치 어드레스(LADD)와 샘플링 어드레스(SAM_ADD)가 동일한 경우, 샘플링 어드레스(SAM_ADD)가 어드레스 저장 회로들(210)에 저장되지 않도록 마스킹/블록킹함으로써 동일한 어드레스에 따라 반복되는 타겟 리프레쉬 수행을 방지하고 불필요한 리프레쉬 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있다.
이하, 도 3 내지 도 8 을 참조하여 타겟 어드레스 생성 회로(130)의 구성 및 동작을 설명하기로 한다. 설명의 편의를 위해, 타겟 어드레스 생성 회로(130)가 5 개의 어드레스 저장 회로(210)를 구비한 경우를 예로 들어 설명하기로 한다.
도 3 은 도 1 의 타겟 어드레스 생성 회로(130)의 상세 블록도 이다. 도 4 는 도 3 의 제 2 어드레스 저장 회로(210_2)의 상세 블록도 이다. 도 5 는 도 4 의 래치 제어 회로(214)의 상세 회로도 이다. 도 6 는 도 4 의 비교 회로(216)의 상세 회로도 이다.
도 3 을 참조하면, 타겟 어드레스 생성 회로(130)는, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5), 중복 판단 회로(230) 및 제어 신호 생성 회로(250)를 포함할 수 있다.
제어 신호 생성 회로(250)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 카운팅 신호(CNT<0:4>)의 각 비트를 순차적으로 활성화시킬 수 있다. 제어 신호 생성 회로(250)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 시퀀셜 신호(SEQ<0:4>)의 각 비트를 순차적으로 활성화시킬 수 있다. 바람직하게, 카운팅 신호(CNT<0:4>) 및 시퀀셜 신호(SEQ<0:4>)는, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)의 개수에 대응되는 비트 수로 구성될 수 있다. 즉, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)는, 카운팅 신호(CNT<0:4>)의 대응되는 비트 및 시퀀셜 신호(SEQ<0:4>)의 대응되는 비트를 각각 입력받을 수 있다. 예를 들어, 제 2 어드레스 저장 회로(210_2)는, 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>) 및 시퀀셜 신호(SEQ<0:4>)의 제 2 비트(SEQ<1>)를 입력받을 수 있다.
제어 신호 생성 회로(250)는, 카운팅 신호(CNT<0:4>)와 시퀀셜 신호(SEQ<0:4>)의 대응되는 비트들이 서로 다른 시점에 순차적으로 활성화되도록 생성할 수 있다. 예를 들어, 제어 신호 생성 회로(250)는, 타겟 리프레쉬 커맨드(TREF)가 한번 입력되면 카운팅 신호(CNT<0:4>)의 제 1 비트(CNT<0>) 및 시퀀셜 신호(SEQ<0:4>)의 제 5 비트(SEQ<4>)를 활성화시키고, 타겟 리프레쉬 커맨드(TREF)가 두번 입력되면, 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>) 및 시퀀셜 신호(SEQ<0:4>)의 제 1 비트(SEQ<0>)를 활성화시킬 수 있다. 즉, 제어 신호 생성 회로(250)는, 타겟 리프레쉬 커맨드(TREF)가 k 번 입력되면, 카운팅 신호(CNT<0:4>)의 k 번째 비트(CNT<k-1>) 및 시퀀셜 신호(SEQ<0:4>)의 제 (k-1) 비트(SEQ<k-2>)를 활성화시켜 출력할 수 있다. 제어 신호 생성 회로(250)의 상세 구성 및 동작에 대해서는 도 8 및 도 9 에서 설명하기로 한다.
제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)는 각각, 래치 회로(212), 래치 제어 회로(214), 비교 회로(216) 및 출력 제어 회로(218)를 포함할 수 있다. 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)는 실질적으로 동일한 구성을 가지므로, 제 2 어드레스 저장 회로(210_2)의 구성을 예로 들어 설명한다.
도 4 을 참조하면, 래치 회로(212)는 래치 인에이블 신호(LATEN<1>)에 따라 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장할 수 있다. 래치 회로(212)는, 래치 인에이블 신호(LATEN<1>)가 활성화되는 경우 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하고, 래치 인에이블 신호(LATEN<1>)가 비활성화되는 경우 샘플링 어드레스(SAM_ADD)를 저장하지 않고 폐기할 수 있다. 래치 회로(212)는, 샘플링 어드레스(SAM_ADD)의 비트수에 대응되는 래치들로 구성될 수 있다.
래치 제어 회로(214)는, 중복 판단 신호(UPD_DISB) 및 카운팅 신호(CNT<0:4>)의 대응되는 비트(즉, 제 2 비트(CNT<1>))에 따라 래치 인에이블 신호(LATEN<1>)를 생성할 수 있다. 래치 제어 회로(214)는, 중복 판단 신호(UPD_DISB)가 비활성화되고, 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>)가 활성화될 때 래치 인에이블 신호(LATEN<1>)를 활성화시킬 수 있다. 래치 제어 회로(214)는, 중복 판단 신호(UPD_DISB)가 활성화되면, 래치 인에이블 신호(LATEN<1>)를 비활성화시킬 수 있다. 바람직하게, 중복 판단 신호(UPD_DISB)는 로직 로우 레벨로 활성화되는 신호 일 수 있다. 예를 들어, 도 5 를 참조하면, 래치 제어 회로(214)는, 제 1 낸드 게이트(ND1) 및 제 1 인버터(INV1)로 구성될 수 있다. 제 1 낸드 게이트(ND1) 및 제 1 인버터(INV1)는, 중복 판단 신호(UPD_DISB) 및 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>)를 로직 앤드 연산할 수 있다. 즉, 래치 제어 회로(214)는, 중복 판단 신호(UPD_DISB)가 로직 하이 레벨로 비활성화되고, 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>)가 로직 하이 레벨로 활성화될 때 래치 인에이블 신호(LATEN<1>)를 로직 하이 레벨로 활성화시킬 수 있다.
비교 회로(216)는, 샘플링 어드레스(SAM_ADD)와 래치 어드레스(LADD)를 비교하여 제 2 매치 신호(MAT_L1)를 출력할 수 있다. 비교 회로(216)는, 샘플링 어드레스(SAM_ADD) 및 래치 어드레스(LADD)의 대응되는 비트들이 모두 일치하는 경우 제 2 매치 신호(MAT_L1)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 예를 들어, 도 6 을 참조하면, 비교 회로(216)는, 익스클루시브 노아 게이트들(XNR1~XNRm+1), 제 2 낸드 게이트(ND2) 및 제 2 인버터(INV2)로 구성될 수 있다. 익스클루시브 노아 게이트들(XNR1~XNRm+1)은, 샘플링 어드레스(SAM_ADD<0:m>) 및 래치 어드레스(LADD<0:m>)의 각 비트들이 일치하는 경우 로직 하이 레벨을 출력할 수 있다. 제 2 낸드 게이트(ND2) 및 제 2 인버터(INV2)는, 익스클루시브 노아 게이트들(XNR1~XNRm)의 출력들이 모두 로직 하이 레벨인 경우 제 2 매치 신호(MAT_L1)를 로직 하이 레벨로 활성화시켜 출력할 수 있다.
출력 제어 회로(218)는, 시퀀셜 신호(SEQ<0:4>)의 대응되는 비트(즉, 제 2 비트(SEQ<1>))에 따라 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력할 수 있다.
다시 도 3 을 참조하면, 중복 판단 회로(230)는, 샘플링 어드레스(SAM_ADD)가 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)에 저장된 래치 어드레스들(LADD) 중 적어도 하나와 일치하는 경우, 샘플링 어드레스(SAM_ADD)가 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)에 저장되지 않도록 제어할 수 있다. 바람직하게, 중복 판단 회로(230)는, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)로부터 출력되는 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4) 중 하나라도 활성화되면 중복 판단 신호(UPD_DISB)를 로직 로우 레벨로 활성화시킬 수 있다. 한편, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5) 각각의 래치 제어 회로(214)는, 중복 판단 신호(UPD_DISB)가 로직 로우 레벨로 활성화되는 경우 카운팅 신호(CNT<0:4>)의 레벨에 상관없이 래치 인에이블 신호(LATEN<0:4>)를 비활성화시킬 수 있다. 이에 따라, 샘플링 어드레스(SAM_ADD)가 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)에 저장되지 않는다.
도 7 은 도 3 의 중복 판단 회로(230)의 상세 회로도 이다.
도 7 을 참조하면, 중복 판단 회로(230)는, 제 1 및 제 2 노아 게이트(NR1, NR2), 제 3 낸드 게이트(ND3) 및 제 3 인버터(INV3)를 포함할 수 있다. 제 1 및 제 2 노아 게이트(NR1, NR2)는, 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4) 중 어느 하나라도 로직 하이 레벨로 활성화되는 경우 로직 로우 레벨을 출력하고, 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4)가 모두 로직 로우 레벨인 경우 로직 하이 레벨을 출력할 수 있다. 제 3 낸드 게이트(ND3) 및 제 3 인버터(INV3)는, 제 1 및 제 2 노아 게이트(NR1, NR2)의 출력들을 로직 앤드 연산하여 중복 판단 신호(UPD_DISB)를 출력할 수 있다.
상기의 구성으로, 중복 판단 회로(230)는, 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4) 중 어느 하나라도 로직 하이 레벨로 활성화되는 경우, 로직 로우 레벨로 활성화된 중복 판단 신호(UPD_DISB)를 출력할 수 있다. 반면, 중복 판단 회로(230)는, 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4)가 모두 로직 로우 레벨로 비활성화되는 경우, 로직 하이 레벨로 비활성화된 중복 판단 신호(UPD_DISB)를 출력할 수 있다.
도 8 은 도 3 의 제어 신호 생성 회로(250)의 상세 구성도 이다. 도 9 는 도 8 의 제어 신호 생성 회로(250)의 동작을 설명하기 위한 파형도 이다.
도 8 을 참조하면, 제어 신호 생성 회로(250)는, 직렬 연결된 다수의 카운터들을 포함할 수 있다. 다수의 카운터들의 개수는 카운팅 신호(CNT<0:4>) 및 시퀀셜 신호(SEQ<0:4)의 비트수에 대응될 수 있다. 예를 들어, 카운팅 신호(CNT<0:4>) 및 시퀀셜 신호(SEQ<0:4)가 5 비트로 구성되는 경우, 5 개의 카운터들(CNTR1~CNTR5)이 구비될 수 있다.
제 1 내지 제 5 카운터(CNTR1~CNTR5)는, 타겟 리프레쉬 커맨드(TREF)에 따라 이전단의 출력을 입력단으로 입력받으며, 마지막단의 제 5 카운터(CNTR5)의 출력이 첫째단의 제 1 카운터(CNTR1)의 입력단으로 제공될 수 있다. 즉, 제 1 내지 제 5 카운터(CNTR1~CNTR5)는 링 형태로 연결될 수 있다. 이 때, k 번째 카운터로부터 카운팅 신호(CNT<0:4>)의 k번째 비트(CNT<k-1>) 및 시퀀셜 신호(SEQ<0:4)의 (k-1)번째 비트((SEQ<k-2>)가 출력될 수 있다.
도 9 를 참조하면, 타겟 리프레쉬 커맨드(TREF)가 한번 입력되면, 제 1 카운터(CNTR1)는, 카운팅 신호(CNT<0:4>)의 제 1 비트(CNT<0>) 및 시퀀셜 신호(SEQ<0:4>)의 제 5 비트(SEQ<4>)를 활성화시킬 수 있다. 타겟 리프레쉬 커맨드(TREF)가 두번 입력되면, 제 2 카운터(CNTR2)는, 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>) 및 시퀀셜 신호(SEQ<0:4>)의 제 1 비트(SEQ<0>)를 활성화시킬 수 있다. 이러한 방식으로, 타겟 리프레쉬 커맨드(TREF)가 k 번 입력되면, k 번째 카운터는, 카운팅 신호(CNT<0:4>)의 k 번째 비트(CNT<k-1>) 및 시퀀셜 신호(SEQ<0:4>)의 제 (k-1) 비트(SEQ<k-2>)를 활성화시켜 출력할 수 있다. 즉, 카운팅 신호(CNT<0:4>)의 k 번째 비트(CNT<k-1>) 및 시퀀셜 신호(SEQ<0:4>)의 k 번째 비트(SEQ<k-1>)는 서로 다른 시점에 순차적으로 활성화될 수 있다.
한편, 카운팅 신호(CNT<0:4>)는, 샘플링 어드레스(SAM_ADD)를 래치 회로(212)에 래치 어드레스(LADD)로 저장하기 위해 순차적으로 활성화되는 신호이고, 시퀀셜 신호(SEQ<0:4>)는 래치 회로(212)에 저장된 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력하기 위해 순차적으로 활성화되는 신호이다. 본 발명의 실시예에서 제어 신호 생성 회로(250)는, 카운팅 신호(CNT<0:4>)와 시퀀셜 신호(SEQ<0:4>)의 대응되는 비트들이 서로 다른 시점에 순차적으로 활성화되도록 생성할 수 있다. 특히, 도 8 및 도 9 에서 설명된 제어 신호 생성 회로(250)는, 카운팅 신호(CNT<0:4>)의 k 번째 비트(CNT<k-1>) 및 시퀀셜 신호(SEQ<0:4>)의 제 (k-1) 비트(SEQ<k-2>)를 동시에 활성화시키는 방식으로 카운팅 신호(CNT<0:4>) 및 시퀀셜 신호(SEQ<0:4>)를 순차적으로 활성화시킨다. 따라서, k 번째 어드레스 저장 회로가 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장(①)하는 동안, (k-1) 번째 어드레스 저장 회로가 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력(②)할 수 있다.
이하, 도 1 내지 도 11 을 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 저장 동작을 설명한다.
도 10 은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도 이다.
도 10 을 참조하면, 랜덤 샘플링 회로(124)는, 액티브 커맨드(ACT)에 따라 입력 어드레스(IADD)를 액티브 어드레스(ACT_ADD)로 저장하고, 랜덤한 시점에 활성화되는 랜덤 샘플링 신호(SAM_EN)에 따라 액티브 어드레스(ACT_ADD)를 샘플링 어드레스(SAM_ADD)로 저장할 수 있다(S1010).
제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)의 비교 회로들(216)은, 샘플링 어드레스(SAM_ADD)와 대응되는 래치 회로들(212)에 저장된 래치 어드레스들(LADD)을 각각 비교하여 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4)를 생성할 수 있다(S1020). 이 때, 샘플링 어드레스(SAM_ADD)과 래치 회로들(212)에 저장된 래치 어드레스들(LADD) 중 어느 하나라도 일치하는 경우, 해당 매치 신호는 활성화될 수 있다.
제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4) 중 어느 하나라도 활성화된 경우(S1030의 “YES”), 중복 판단 회로(230)는 중복 판단 신호(UPD_DISB)를 로직 로우 레벨로 활성화시킬 수 있다(S1040). 이에 따라, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)의 래치 제어 회로들(214)은, 카운팅 신호(CNT<0:4>)의 레벨에 상관없이 래치 인에이블 신호(LATEN<0:4>)를 비활성화시킬 수 있다. 결과적으로, 샘플링 어드레스(SAM_ADD)가 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)의 래치 회로들(212)에 저장되지 않는다.
반면, 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4)가 모두 비활성화된 경우(S1030의 “NO”), 중복 판단 회로(230)는 중복 판단 신호(UPD_DISB)를 로직 하이 레벨로 비활성화시키고, 래치 제어 회로들(214)은 카운팅 신호(CNT<0:4>)의 대응되는 비트에 따라 래치 인에이블 신호(LATEN<0:4>)를 활성화시킬 수 있다(S1060). 활성화된 래치 인에이블 신호(LATEN<0:4>)에 따라, 대응되는 래치 회로(212)는 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장할 수 있다.
도 11 은 도 10 의 동작을 구체적으로 설명하기 위한 타이밍도 이다. 도 11 에서는, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5) 중 제 2 어드레스 저장 회로(210_2)의 어드레스 저장 동작을 수행하기 위해 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>)가 활성화된 경우를 예로 들어 설명한다.
도 11 을 참조하면, 제 1 타이밍(①)에, 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)에 각각 “B”, “E”, “C”, “A”, “D”의 래치 어드레스(LADD)가 저장되어 있다고 가정한다.
제 2 타이밍(②)에, 액티브 커맨드(ACT)와 함께 입력되는 입력 어드레스(IADD) “D”를 랜덤 샘플링 신호(SAM_EN)에 따라 샘플링하여 샘플링 어드레스(SAM_ADD) “D”가 생성된다. 이 때, 샘플링 어드레스(SAM_ADD) “D”는 제 5 어드레스 저장 회로(210_5)의 래치 어드레스(LADD) “D”와 동일하므로, 제 5 매치 신호(MAT_L4)가 활성화된다. 이에 따라, 중복 판단 신호(UPD_DISB)가 로직 로우 레벨로 활성화되고 래치 인에이블 신호(LATEN<0:4>)가 비활성화되어, 샘플링 어드레스(SAM_ADD) “D”는 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>)가 활성화되더라도 제 2 어드레스 저장 회로(210_2)에 저장되지 않는다.
제 3 타이밍(③)에, 액티브 커맨드(ACT)와 함께 입력되는 입력 어드레스(IADD) “F”를 랜덤 샘플링 신호(SAM_EN)에 따라 샘플링하여 샘플링 어드레스(SAM_ADD) “F”가 생성된다. 이 때, 샘플링 어드레스(SAM_ADD) “F”는 제 1 내지 제 5 어드레스 저장 회로(210_1~210_5)에 저장된 래치 어드레스들(LADD) “B”, “E”, “C”, “A”, “D”와 다르므로, 제 1 내지 제 5 매치 신호(MAT_L0~MAT_L4)는 모두 비활성화된다. 이에 따라, 중복 판단 신호(UPD_DISB)가 로직 하이 레벨로 비활성화되고, 카운팅 신호(CNT<0:4>)의 제 2 비트(CNT<1>)에 따라 래치 인에이블 신호(LATEN<1>)가 활성화된다. 따라서, 샘플링 어드레스(SAM_ADD) “F”는 제 2 어드레스 저장 회로(210_2)에 저장될 수 있다.
제 2 어드레스 저장 회로(210_2)의 어드레스 저장 동작이 완료된 제 4 타이밍(④)에, 샘플링 어드레스(SAM_ADD) “F”와 제 2 어드레스 저장 회로(210_2)의 래치 어드레스(LADD) “F”가 동일하게 된다. 이에 따라, 제 2 매치 신호(MAT_L1)가 활성화되고, 중복 판단 신호(UPD_DISB)는 다시 로직 로우 레벨로 활성화된다. 결과적으로, 래치 인에이블 신호(LATEN<0:4>)는 다시 비활성화된다.
도 12 는 본 발명의 실시예에 따른 메모리 시스템(1200)을 설명하기 위한 블록도 이다.
도 16 을 참조하면, 메모리 시스템(1200)은 메모리 장치(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 장치(1210)에 커맨드(CMDs)와 어드레스(ADDs)를 인가하여 메모리 장치(1210)의 동작을 제어할 수 있다. 메모리 컨트롤러(1220)는, 리드 및 라이트 동작 시에 메모리 장치(1210)와 데이터(DATA)를 주고받을 수 있다. 메모리 컨트롤러(1220)는 커맨드 신호들(CMDs)을 전송함으로써 메모리 장치(1210)로 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 또는 리프레쉬 커맨드(REF)를 입력할 수 있다. 메모리 컨트롤러(1220)는, 액티브 커맨드(ACT)와 함께 메모리 장치(1210)의 셀블록 및 워드 라인을 선택하기 위한 어드레스(ADDs)를 전송할 수 있다. 메모리 컨트롤러(1220)는, 메모리 장치(1210)에 주기적으로 리프레쉬 커맨드(REF)를 전송할 수 있다. 리프레쉬 커맨드(REF)는, 노멀 리프레쉬 커맨드(NREF) 및 타겟 리프레쉬 커맨드(TREF)를 포함한다.
메모리 장치(1210)는 도 1 의 설명에서 상술한 반도체 메모리 장치(100)일 수 있다. 메모리 장치(1210)가 도 1 의 메모리 장치(100)인 경우, 랜덤 샘플링 회로(124)는, 랜덤한 시점에 액티브 커맨드(ACT)에 대응하는 입력 어드레스(IADD)를 샘플링하여 샘플링 어드레스(SAM_ADD)로 생성할 수 있다. 타겟 어드레스 생성 회로(130)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 다수의 어드레스 저장 회로들(210) 중 k 번째 어드레스 저장 회로에 샘플링 어드레스(SAM_ADD)를 래치 어드레스(LADD)로 저장하고, (k-1) 번째 어드레스 저장 회로에 저장된 래치 어드레스(LADD)를 타겟 어드레스(TADD)로 출력할 수 있다. 이 때, 타겟 어드레스 생성 회로(130)는, 샘플링 어드레스(SAM_ADD)가 어드레스 저장 회로들(210)에 저장된 래치 어드레스들(LADD) 중 적어도 하나와 일치하는 경우, 샘플링 어드레스(SAM_ADD)가 어드레스 저장 회로들(210)에 저장되지 않도록 제어할 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 시스템(1200)은 랜덤하게 샘플링된 어드레스가 중복하여 저장되지 않도록 관리함으로써 동일한 어드레스에 따라 반복되는 타겟 리프레쉬 수행을 방지하고 불필요한 리프레쉬 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (21)

  1. 다수의 워드 라인들을 포함하는 셀 어레이;
    리프레쉬 커맨드에 따라, 샘플링 어드레스를 래치 어드레스들로 순차적으로 저장하고, 상기 래치 어드레스들을 타겟 어드레스로 순차적으로 출력하는 다수의 어드레스 저장 회로들;
    상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장된 래치 어드레스들 중 적어도 하나와 일치하는 경우, 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장되지 않도록 제어하는 중복 판단 회로; 및
    상기 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    액티브 커맨드와 함께 입력되는 액티브 어드레스를 랜덤한 시점에 샘플링하여 상기 샘플링 어드레스를 생성하는 랜덤 샘플링 회로
    를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 랜덤 샘플링 회로는,
    상기 액티브 커맨드에 따라 입력 어드레스를 상기 액티브 어드레스로 저장하는 액티브 래치; 및
    랜덤 샘플링 신호에 따라 상기 액티브 어드레스를 상기 샘플링 어드레스로 저장하는 샘플링 래치
    를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 리프레쉬 커맨드가 입력될 때마다 상기 카운팅 신호의 각 비트 및 상기 시퀀셜 신호의 각 비트를 순차적으로 활성화시키는 제어 신호 생성 회로
    를 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 어드레스 저장 회로들은 각각,
    래치 인에이블 신호에 따라 상기 샘플링 어드레스를 상기 래치 어드레스로 저장하는 래치 회로;
    중복 판단 신호 및 카운팅 신호의 대응되는 비트에 따라 상기 래치 인에이블 신호를 생성하는 래치 제어 회로;
    상기 샘플링 어드레스와 상기 래치 어드레스를 비교하여 매치 신호를 출력하는 비교 회로; 및
    시퀀셜 신호의 대응되는 비트에 따라 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 출력 제어 회로
    를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 중복 판단 회로는,
    상기 어드레스 저장 회로들로부터 출력되는 상기 매치 신호들 중 하나라도 활성화되면 상기 중복 판단 신호를 활성화시키는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 래치 제어 회로는,
    상기 중복 판단 신호가 비활성화되고, 상기 카운팅 신호의 대응되는 비트가 활성화될 때 상기 래치 인에이블 신호를 활성화시키는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 카운팅 신호와 상기 시퀀셜 신호의 대응되는 비트들이 서로 다른 시점에 순차적으로 활성화되도록 생성하는 반도체 메모리 장치.
  9. 제 4 항에 있어서,
    상기 제어 신호 생성 회로는,
    직렬 연결되어, 상기 리프레쉬 커맨드에 따라 이전단의 출력을 입력단으로 입력받으며, 마지막단의 카운터의 출력이 첫째단의 입력단으로 제공되는 다수의 카운터들을 포함하고,
    k 번째 카운터로부터 상기 카운팅 신호의 k번째 비트 및 상기 시퀀셜 신호의 (k-1)번째 비트가 출력되는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 다수의 어드레스 저장 회로들 중 k 번째 어드레스 저장 회로가 상기 샘플링 어드레스를 상기 래치 어드레스로 저장하는 동안, (k-1) 번째 어드레스 저장 회로가 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 반도체 메모리 장치.
  11. 카운팅 신호에 따라 샘플링 어드레스를 래치 어드레스들로 순차적으로 저장하고, 시퀀셜 신호 및 리프레쉬 커맨드에 따라 상기 래치 어드레스들을 타겟 어드레스로 순차적으로 출력하는 다수의 어드레스 저장 회로들;
    상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장된 래치 어드레스들 중 적어도 하나와 일치하는 경우, 상기 샘플링 어드레스가 상기 어드레스 저장 회로들에 저장되지 않도록 제어하는 중복 판단 회로; 및
    상기 리프레쉬 커맨드가 입력될 때마다 상기 카운팅 신호의 각 비트 및 상기 시퀀셜 신호의 각 비트를 순차적으로 활성화시키는 제어 신호 생성 회로
    를 포함하는 어드레스 생성 회로.
  12. 제 11 항에 있어서,
    상기 샘플링 어드레스는,
    액티브 커맨드와 함께 입력되는 액티브 어드레스를 랜덤한 시점에 샘플링하여 생성되는 어드레스 생성 회로.
  13. 제 11 항에 있어서,
    상기 다수의 어드레스 저장 회로들은 각각,
    래치 인에이블 신호에 따라 상기 샘플링 어드레스를 상기 래치 어드레스로 저장하는 래치 회로;
    중복 판단 신호 및 상기 카운팅 신호의 대응되는 비트에 따라 상기 래치 인에이블 신호를 생성하는 래치 제어 회로;
    상기 샘플링 어드레스와 상기 래치 어드레스를 비교하여 매치 신호를 출력하는 비교 회로; 및
    상기 시퀀셜 신호의 대응되는 비트 및 상기 리프레쉬 커맨드에 따라 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 출력 제어 회로
    를 포함하는 어드레스 생성 회로.
  14. 제 13 항에 있어서,
    상기 중복 판단 회로는,
    상기 어드레스 저장 회로들로부터 출력되는 상기 매치 신호들 중 하나라도 활성화되면 상기 중복 판단 신호를 활성화시키는 어드레스 생성 회로.
  15. 제 13 항에 있어서,
    상기 래치 제어 회로는,
    상기 중복 판단 신호가 비활성화되고, 상기 카운팅 신호의 대응되는 비트가 활성화될 때 상기 래치 인에이블 신호를 활성화시키는 어드레스 생성 회로.
  16. 제 11 항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 리프레쉬 커맨드에 따라 이전단의 출력을 입력단으로 입력받으며, 마지막단의 카운터의 출력이 첫째단의 입력단으로 제공되는 다수의 카운터들을 포함하고,
    k 번째 카운터로부터 상기 카운팅 신호의 k번째 비트 및 상기 시퀀셜 신호의 (k-1)번째 비트가 출력되는 어드레스 생성 회로.
  17. 제 11 항에 있어서,
    상기 다수의 어드레스 저장 회로들 중 k 번째 어드레스 저장 회로가 상기 샘플링 어드레스를 상기 래치 어드레스로 저장하는 동안, (k-1) 번째 어드레스 저장 회로가 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 어드레스 생성 회로.
  18. 다수의 어드레스 저장 회로들을 포함하는 반도체 메모리 장치에 있어서,
    샘플링 어드레스가 상기 어드레스 저장 회로들에 저장된 래치 어드레스들 중 적어도 하나와 일치하는지를 판단하여 중복 판단 신호를 생성하는 단계;
    상기 중복 판단 신호 및 카운팅 신호에 따라 샘플링 어드레스를 래치 어드레스로 상기 어드레스 저장 회로들에 순차적으로 저장하는 단계; 및
    시퀀셜 신호 및 리프레쉬 커맨드에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하고, 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    액티브 커맨드와 함께 입력되는 액티브 어드레스를 랜덤한 시점에 샘플링하여 상기 샘플링 어드레스를 생성하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 리프레쉬 커맨드가 입력될 때마다 상기 카운팅 신호의 각 비트 및 상기 시퀀셜 신호의 각 비트를 순차적으로 활성화시키되, 상기 카운팅 신호와 상기 시퀀셜 신호의 대응되는 비트들이 서로 다른 시점에 순차적으로 활성화되도록 생성하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 18 항에 있어서,
    상기 다수의 어드레스 저장 회로들 중 k 번째 어드레스 저장 회로가 상기 샘플링 어드레스를 상기 래치 어드레스로 저장하는 동안, (k-1) 번째 어드레스 저장 회로가 상기 래치 어드레스를 상기 타겟 어드레스로 출력하는 반도체 메모리 장치의 동작 방법.
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