KR20230071473A - 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시예에 따른 메모리 시스템은, 타겟 워드 라인의 인접 워드 라인들에 대한 리프레쉬 레이트들을 설정하기 위한 로-해머 데이터를 제공하고, 제 1 타겟 리프레쉬 커맨드에 따라 제 1 로-해머 어드레스에 대응하는 적어도 하나의 워드 라인에 타겟 리프레쉬 동작을 수행하는 메모리 장치; 및 액티브 어드레스를 샘플링하여 다수의 샘플링 어드레스들을 생성하고, 상기 액티브 어드레스와 상기 다수의 샘플링 어드레스들을 각각 비교하여 다수의 카운팅 값들을 생성하고, 상기 로-해머 데이터와 상기 카운팅 값들을 토대로 상기 다수의 샘플링 어드레스들에 대응되는 다수의 인접 어드레스들을 저장하고, 상기 제 1 타겟 리프레쉬 커맨드에 따라 상기 저장된 인접 어드레스들을 상기 제 1 로-해머 어드레스로 제공하는 메모리 컨트롤러를 포함한다.

Description

메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 {MEMORY SYSTEM INCLUDING MEMORY DEVICE AND MEMORY CONTROLLER}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 본 발명은 타겟 리프레쉬 동작을 수행하는 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
최근에는 다수의 워드 라인을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작 이외에도 로우 해머링(Row Hammering) 현상에 의해 데이터를 잃을 가능성이 높은 특정 워드 라인(이하, “타겟 워드 라인”이라 한다)의 메모리 셀에 대하여 추가 리프레쉬 동작(이하, “타겟 리프레쉬 동작”이라 한다)을 수행하고 있다. 로우 해머링 현상이란 특정 워드 라인이 높은 활성화 횟수로 인하여 타겟 워드 라인 또는 인접한 워드 라인들에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다. 이와 같은 로우 해머 링 현상을 방지하기 위하여 소정 횟수 이상 활성화되는 타겟 워드 라인 또는 타겟 워드 라인의 인접한 워드 라인들에 대하여 타겟 리프레쉬 동작을 수행하고 있다.
본 발명의 실시예들은, 타겟 워드 라인으로부터의 물리적 거리에 따라 설정된 인접 워드 라인들의 리프레쉬 레이트들에 따라 타겟 리프레쉬 동작을 수행할 수 있는 메모리 시스템을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템은, 타겟 워드 라인의 인접 워드 라인들에 대한 리프레쉬 레이트들을 설정하기 위한 로-해머 데이터를 제공하고, 제 1 타겟 리프레쉬 커맨드에 따라 제 1 로-해머 어드레스에 대응하는 적어도 하나의 워드 라인에 타겟 리프레쉬 동작을 수행하는 메모리 장치; 및 액티브 어드레스를 샘플링하여 다수의 샘플링 어드레스들을 생성하고, 상기 액티브 어드레스와 상기 다수의 샘플링 어드레스들을 각각 비교하여 다수의 카운팅 값들을 생성하고, 상기 로-해머 데이터와 상기 카운팅 값들을 토대로 상기 다수의 샘플링 어드레스들에 대응되는 다수의 인접 어드레스들을 저장하고, 상기 제 1 타겟 리프레쉬 커맨드에 따라 상기 저장된 인접 어드레스들을 상기 제 1 로-해머 어드레스로 제공하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 컨트롤러는, 액티브 어드레스를 샘플링하여 다수의 샘플링 어드레스들로 저장하는 샘플링 회로; 상기 액티브 어드레스와 상기 다수의 샘플링 어드레스들을 각각 비교하여 다수의 카운팅 값들을 생성하고, 상기 액티브 어드레스와 일치하는 샘플링 어드레스에 대응되는 카운팅 값을 증가시키는 어드레스 카운팅 회로; 및 메모리 장치로부터 제공되는 로-해머 데이터를 토대로 다수의 기준 카운팅 값들을 설정하고, 상기 기준 카운팅 값들과 상기 카운팅 값들을 비교한 결과에 따라 상기 샘플링 어드레스들에 대응되는 인접 어드레스들을 다수의 래치 회로들에 선택적으로 저장하고, 타겟 리프레쉬 커맨드에 따라 상기 다수의 래치 회로들에 저장된 상기 인접 어드레스들을 로-해머 어드레스로 출력하는 반경 분석 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템의 동작 방법은, 메모리 장치에서, 타겟 워드 라인의 인접 워드 라인들에 대한 리프레쉬 레이트들을 설정하기 위한 로-해머 데이터를 출력하는 단계; 메모리 컨트롤러에서, 액티브 어드레스를 샘플링하여 다수의 샘플링 어드레스들을 생성하고, 상기 액티브 어드레스와 상기 다수의 샘플링 어드레스들을 각각 비교하여 다수의 카운팅 값들을 생성하는 단계; 상기 메모리 컨트롤러에서, 상기 로-해머 데이터와 상기 카운팅 값들을 토대로 상기 다수의 샘플링 어드레스들에 대응되는 다수의 인접 어드레스들을 저장하는 단계; 상기 메모리 컨트롤러에서, 타겟 리프레쉬 커맨드에 따라 상기 저장된 인접 어드레스들을 로-해머 어드레스로 제공하는 단계; 및 상기 메모리 장치에서, 상기 타겟 리프레쉬 커맨드에 따라 상기 로-해머 어드레스에 대응하는 적어도 하나의 워드 라인을 리프레쉬하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 타겟 워드 라인으로부터의 물리적 거리에 따라 인접 워드 라인들의 리프레쉬 레이트들을 서로 다르게 설정하고, 설정된 리프레쉬 레이트들에 따라 로-해머 어드레스를 선정함으로써 로-해머 방어 능력을 최적화하고 소모 전력을 최소화할 수 있다. 또한, 로-해머 어드레스에 따라 타겟 리프레쉬 동작을 수행함으로써 리프레쉬 동작의 정확도 및 리프레쉬 효율을 향상시킬 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 메모리 시스템의 블록도 이다.
도 2 는 본 발명의 실시예에 따른 도 1 의 메모리 컨트롤러의 상세 구성도 이다.
도 3 은 도 2 의 트래킹 회로의 상세 블록도 이다.
도 4 는 도 3 의 제 1 샘플링 회로 및 어드레스 카운팅 회로의 상세 구성도 이다.
도 5 는 도 3 의 반경 분석 회로의 상세 구성도 이다.
도 6 은 도 5 의 설정 저장 회로 및 래치 제어 회로의 상세 구성도 이다.
도 7 은 도 5 의 로-해머 어드레스 래치 회로의 상세 구성도 이다.
도 8 은 본 발명의 일 실시예에 따른 도 1 의 메모리 장치의 상세 구성도 이다.
도 9 는 본 발명의 다른 실시예에 따른 도 1 의 메모리 장치의 상세 구성도 이다.
도 10 은 도 9 의 어드레스 선택 회로의 상세 구성도 이다.
도 11 은 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 회로를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
이하의 실시예들은, 리프레쉬 동작을 중점적으로 설명하기 위해 데이터 입출력 동작과 관련된 구성에 대한 설명은 생략하기로 한다. 특히, 본 발명의 실시예들에서, 설명의 편의를 위해 메모리 시스템 중 메모리 컨트롤러에서 사용되는 어드레스들은 도면 부호 “_ADD”를 부여하고, 메모리 장치에서 사용되는 어드레스들은 도면 부호 “ADD_”를 부여하였다.
도 1 은 본 발명의 실시예에 따른 메모리 시스템(10)의 블록도 이다.
도 1 을 참조하면, 메모리 시스템(10)은, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(100)는, 메모리 시스템(10)의 동작을 전반적으로 제어하며, 호스트(미도시)와 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(100)는, 호스트로부터의 요청(REQ)에 따라 커맨드/어드레스 신호(C/A)를 생성하여 메모리 장치(200)로 제공할 수 있다. 메모리 컨트롤러(100)는, 커맨드/어드레스 신호(C/A)와 함께 클럭(CK)를 메모리 장치(200)로 제공할 수 있다. 메모리 컨트롤러(100)는, 호스트로부터 제공되는 호스트 데이터(HDATA)에 대응되는 데이터(DQ)를 데이터 스트로브 신호(DQS)와 함께 메모리 장치(200)로 제공할 수 있다. 메모리 컨트롤러(100)는, 메모리 장치(200)로부터 독출된 데이터(DQ)를 데이터 스트로브 신호(DQS)와 함께 입력받아 호스트에 호스트 데이터(HDATA)로 제공할 수 있다.
보다 자세하게, 메모리 컨트롤러(100)는, 호스트 인터페이스(Host I/F; 110), 프로세서(120), 리프레쉬 제어 모듈(130), 커맨드/어드레스(CMD/ADD) 생성 모듈(140), 및 메모리 인터페이스(Memory I/F; 150)를 포함할 수 있다.
호스트 인터페이스(110)는, 프로세서(120)의 제어에 따라 메모리 시스템(10)과 접속되는 호스트와 통신하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(110)는 호스트(20)로부터의 요청(REQ) 및 호스트 데이터(HDATA)를 수신받을 수 있고, 메모리 장치(200)로부터 리드된 데이터(DQ)를 메모리 인터페이스(150)로부터 전달받아 호스트 데이터(HDATA)로 호스트(20)에 출력할 수 있다.
프로세서(120)는, 메모리 장치(200)를 제어하기 위한 각종 연산을 수행하거나 펌웨어(firmware)를 수행할 수 있다. 프로세서(120)는 호스트 인터페이스(110)를 통해 호스트로부터 제공되는 요청(REQ) 및 호스트 데이터(HDATA)를 입력받을 수 있다. 프로세서(120)는 호스트로부터의 요청들(REQ) 중 메모리 장치(200)에 지시할 요청의 순서를 정할 수 있다. 프로세서(120)는 메모리 장치(200)의 퍼포먼스 향상을 위해 호스트로부터 요청들(REQ)이 수신된 순서와 메모리 장치(200)로 지시할 동작의 순서를 다르게 스케쥴링할 수 있다. 프로세서(120)는, 요청(REQ)에 대응되는 다양한 커맨드, 예를 들어, 액티브 커맨드(ACT), 리드 커맨드 및 라이트 커맨드, 및 어드레스를 생성하여 리프레쉬 제어 모듈(130) 및 커맨드/어드레스 생성 모듈(140)로 전송하고, 호스트 데이터(HDATA)를 메모리 인터페이스(150)로 전달할 수 있다. 이하에서는, 액티브 커맨드(ACT)와 함께 생성되는 어드레스를 액티브 어드레스(ACT_ADD)라고 정의한다. 프로세서(120)는, 호스트 인터페이스(110), 리프레쉬 제어 모듈(130), 커맨드/어드레스 생성 모듈(140) 및 메모리 인터페이스(150)를 전반적으로 제어할 수 있다.
리프레쉬 제어 모듈(130)은, 프로세서(120)로부터 제공되는 액티브 커맨드(ACT)를 토대로 리프레쉬 동작 관련 커맨드들(예를 들어, 노멀 리프레쉬 커맨드(REF) 및 제 1 타겟 리프레쉬 커맨드(TREF1))을 생성할 수 있다. 리프레쉬 제어 모듈(130)은, 액티브 커맨드(ACT)가 소정 횟수에 도달할 때마다 노멀 리프레쉬 커맨드(REF)를 일정 간격으로 기 설정된 수만큼 생성한 후 제 1 타겟 리프레쉬 커맨드(TREF1)를 생성할 수 있다. 리프레쉬 제어 모듈(130)은, 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 샘플링 어드레스들(도 4 의 SAM_ADD1~SAM_ADDm)을 생성하고, 액티브 어드레스(ACT_ADD)와 상기 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)을 각각 비교하여 다수의 카운팅 값들(도 4 의 CNT_V1~CNT_Vm)을 생성할 수 있다. 리프레쉬 제어 모듈(130)은, 메모리 장치(200)로부터 제공되는 로-해머 데이터(MR_RHR)와 카운팅 값들(CNT_V1~CNT_Vm)을 토대로 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)에 대응되는 다수의 인접 어드레스들을 저장하고, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 저장된 인접 어드레스들을 제 1 로-해머 어드레스(RH_ADD)로 제공할 수 있다. 리프레쉬 제어 모듈(130)의 상세 구성에 대해서는 도 2 내지 도 7 에서 설명하기로 한다.
커맨드/어드레스 생성 모듈(140)은, 프로세서(120) 및 리프레쉬 제어 모듈(130)으로부터 제공되는 커맨드 및 어드레스를 스케쥴링하여 커맨드/어드레스 신호(C/A)를 생성할 수 있다. 예를 들어, 커맨드/어드레스 생성 모듈(140)은, 액티브 커맨드(ACT)와 함께 액티브 어드레스(ACT_ADD)를 커맨드/어드레스 신호(C/A)로 제공하고, 모드 레지스터 커맨드(MRS)와 함께 어드레스를 커맨드/어드레스 신호(C/A)로 제공하고, 노멀 리프레쉬 커맨드(REF)를 커맨드/어드레스 신호(C/A)로 제공하고, 제 1 타겟 리프레쉬 커맨드(TREF1)와 함께 제 1 로-해머 어드레스(RH_ADD)를 커맨드/어드레스 신호(C/A)로 제공할 수 있다. 모드 레지스터 커맨드(MRS)는, 메모리 장치(200)에 배치된 모드 설정 회로(250)에 저장된 설정 데이터를 저장 및 독출하기 위한 모드 레지스터 라이트 커맨드(MRW) 및 모드 설정 회로(250)에 기저장된 설정 데이터를 독출하기 위한 모드 레지스터 리드 커맨드(MRR)를 포함할 수 있다.
메모리 인터페이스(150)는, 프로세서(120)의 제어에 따라 메모리 장치(200)와 통신하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(150)는, 커맨드/어스레스 신호(C/A) 및 데이터(DQ)를 메모리 장치(200)로 전송할 수 있고, 메모리 장치(200)로부터 독출된 데이터(DQ)를 호스트 인터페이스(110)로 전달할 수 있다.
한편, 프로세서(120)는 버스(bus; 170)를 통해 호스트 인터페이스(110), 리프레쉬 제어 모듈(130), 커맨드/어드레스 생성 모듈(140) 및 메모리 인터페이스(150) 간 데이터를 전송할 수 있다. 실시예에 따라, 호스트 인터페이스(110), 리프레쉬 제어 모듈(130), 커맨드/어드레스 생성 모듈(140) 및 메모리 인터페이스(150)는 버스(170)를 통하지 않고 독립적으로 서로 통신할 수도 있다. 예를 들면, 리프레쉬 제어 모듈(130)과 호스트 인터페이스(110)는 버스(170)를 통하지 않고 서로 직접 통신할 수 있고, 리프레쉬 제어 모듈(130)과 메모리 인터페이스(150)도 버스(170)를 통하지 않고 서로 직접 통신할 수 있으며, 호스트 인터페이스(110)와 메모리 인터페이스(150)도 버스(170)를 통하지 않고 서로 직접 통신할 수 있다.
메모리 장치(200)는, 메모리 컨트롤러(100)로부터 제공되는 클럭(CK), 커맨드/어드레스 신호(C/A), 데이터 스트로브 신호(DQS) 및/또는 데이터(DQ)에 따라 리프레쉬 동작, 라이트 동작 및 리드 동작을 수행할 수 있다. 리프레쉬 동작은, 메모리 장치(200)가 다수의 워드 라인을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작, 및 액티브 횟수가 많거나 액티브 빈도가 높은 워드 라인에 인접한 하나 이상의 인접 워드 라인을 리프레쉬하는 타겟 리프레쉬 동작을 포함할 수 있다.
메모리 장치(200)는, 커맨드/어드레스 신호(C/A)를 버퍼링하여 내부 커맨드 및 내부 어드레스를 생성하고, 내부 커맨드를 디코딩하여 로우 제어 동작과 관련된 액티브 커맨드(ACT), 모드 레지스터 커맨드(MRS), 노멀 리프레쉬 커맨드(REF) 및 제 1 타겟 리프레쉬 커맨드(TREF1)를 생성할 수 있다. 실시예에 따라, 메모리 장치(200)는, 노멀 리프레쉬 커맨드(REF)의 입력 횟수가 소정 횟수에 도달할 때마다 제 2 타겟 리프레쉬 커맨드(TREF2)를 생성할 수 있다. 이 때, 제 1 타겟 리프레쉬 커맨드(TREF1)는 메모리 컨트롤러(100)로부터 제공되는 타겟 리프레쉬 커맨드이고, 제 2 타겟 리프레쉬 커맨드(TREF2)는 메모리 장치(200) 자체에서 생성되는 타겟 리프레쉬 커맨드가 될 수 있다. 메모리 장치(200)는, 노멀 리프레쉬 커맨드(REF)에 따라 노멀 리프레쉬 동작을 수행하고, 제 1 타겟 리프레쉬 커맨드(TREF1) 또는 제 2 타겟 리프레쉬 커맨드(TREF2)에 따라 타겟 리프레쉬 동작을 수행할 수 있다. 참고로, 액티브 커맨드(ACT)가 생성될 때, 내부 어드레스는 액티브 어드레스(ACT_ADD)에 대응되고, 제 1 타겟 리프레쉬 커맨드(TREF1)가 생성될 때 내부 어드레스는 제 1 로-해머 어드레스(RH_ADD)에 대응될 수 있다. 한편, 메모리 장치(200)는, 내부 커맨드를 디코딩하여 데이터 입출력 동작과 관련된 커맨드들(예를 들어, 리드 커맨드 혹은 라이트 커맨드)을 추가로 생성할 수 있다.
보다 상세하게, 메모리 장치(200)는, 메모리 셀 어레이(210), 리프레쉬 제어 회로(230) 및 모드 설정 회로(250)를 포함할 수 있다. 메모리 장치(200)의 상세 구성에 대해서는 도 8 내지 도 10 에서 설명하기로 한다.
메모리 셀 어레이(210)에는, 다수의 워드 라인들(미도시) 및 다수의 비트 라인들(미도시)과 연결된 다수의 메모리 셀들(미도시)이 어레이 형태로 배치될 수 있다.
리프레쉬 제어 회로(230)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 제 1 로-해머 어드레스(RH_ADD)에 대응되는 타겟 어드레스(TADD)를 제공할 수 있다. 실시예에 따라, 리프레쉬 제어 회로(230)는, 액티브 어드레스(ACT_ADD)를 샘플링하여 제 2 로-해머 어드레스(도 9 의 ADD_RH2)를 생성하고, 제 1 로-해머 어드레스(도 9 의 ADD_RH1) 또는 제 2 로-해머 어드레스(ADD_RH2) 중 하나를 선택하여 타겟 어드레스(TADD)를 출력할 수 있다.
모드 설정 회로(250)는, 로-해머 데이터(MR_RHR)를 저장하고, 모드 레지스터 리드 커맨드(MRR)에 응답하여 저장된 로-해머 데이터(MR_RHR)를 데이터(DQ)의 형태로 메모리 컨트롤러(100)로 제공할 수 있다. 특히, 본 발명의 실시예에서, 로-해머 데이터(MR_RHR)는, 타겟 워드 라인으로부터의 물리적 거리에 따라 설정되는 인접 워드 라인들에 대한 리프레쉬 레이트들에 대한 정보를 포함할 수 있다. 예를 들어, 로-해머 데이터(MR_RHR)는, N±1 인접 워드 라인들에 대한 1의 리프레쉬 레이트와, N±2 인접 워드 라인들에 대한 0.2의 리프레쉬 레이트와, N±3 인접 워드 라인들에 대한 0.1의 리프레쉬 레이트를 포함할 수 있다.
상기의 구성으로, 메모리 장치(200)는, 타겟 워드 라인의 인접 워드 라인들에 대한 리프레쉬 레이트들을 설정하기 위한 로-해머 데이터(MR_RHR)를 메모리 컨트롤러(100)로 제공할 수 있다. 또한, 메모리 장치(200)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 제 1 로-해머 어드레스(RH_ADD)에 대응하는 적어도 하나의 워드 라인을 리프레쉬하거나, 제 2 타겟 리프레쉬 커맨드(TREF2)에 따라 제 2 로-해머 어드레스(ADD_RH2)에 대응하는 적어도 하나의 워드 라인을 리프레쉬할 수 있다.
상기와 같이, 제안 발명의 실시예에 따른 메모리 시스템(10)에서는, 메모리 장치(200)가 로-해머 데이터(MR_RHR)를 모드 설정 회로(250)에 저장하고, 메모리 컨트롤러(100)로부터 모드 레지스터 리드 커맨드(MRR)가 수신되면 저장된 로-해머 데이터(MR_RHR)를 제공할 수 있다. 한편, 메모리 셀 어레이(210)의 다수의 워드 라인들 중 N 번째 타겟 워드 라인에 로-해머 공격이 인가될 때, 최근접한 N±1 인접 워드 라인들뿐만 아니라 차근접한 N±2, N±3, N±4 등의 인접 워드 라인들도 타겟 리프레쉬 동작을 수행할 필요가 있다. 이 때, 타겟 워드 라인으로부터의 물리적 거리에 따라 로-해머 공격 반경은 달라질 수 있기 때문에, 타겟 워드 라인으로부터의 물리적 거리에 따라 인접 워드 라인들에 대한 리프레쉬 레이트들도 다르게 설정할 필요가 있다. 즉, 타겟 워드 라인으로부터의 거리가 멀어질수록 로-해머 현상이 확률적으로 줄어들게 되므로 리프레쉬 레이트를 줄이고, 타겟 워드 라인으로부터의 거리가 가까워질수록 로-해머 현상이 확률적으로 증가하므로 리프레쉬 레이트를 증가시킬 수 있다. 예를 들어, N±1 인접 워드 라인들을 10번 리프레쉬할 때, N±2 인접 워드 라인들은 2번 리프레쉬하고, N±3 인접 워드 라인들은 1번 리프레쉬하도록 설정할 수 있다. 제안 발명에서는, 이러한 인접 워드 라인들에 대한 리프레쉬 레이트들에 대한 정보를 로-해머 데이터(MR_RHR)로 메모리 장치(200)에 저장하고, 메모리 컨트롤러(100)가 이를 토대로 타겟 리프레쉬 동작을 수행하도록 제어할 수 있다. 메모리 컨트롤러(100)는, 타겟 워드 라인으로부터의 물리적 거리가 가까울수록 인접 워드 라인들의 리프레쉬 레이트를 증가시키고, 물리적 거리가 멀어질수록 인접 워드 라인들의 리프레쉬 레이트를 감소시키도록 제어할 수 있다. 따라서, 제안 발명의 실시예에 따른 메모리 시스템(10)은, 모든 인접 워드 라인들에 동일한 리프레쉬 레이트를 적용할 경우 발생할 수 있는 리프레쉬 효율 및 정확도 저하를 방지하고, 로-해머 방어 능력을 최적화하고 소모 전력을 최소화할 수 있다.
도 2 는 본 발명의 실시예에 따른 도 1 의 메모리 컨트롤러(100)의 상세 구성도 이다. 도 2 에는 본 발명의 특징을 설명하기 위해 부가적인 구성(즉, 호스트 인터페이스(110) 및 메모리 인터페이스(150))의 도시는 생략되었다. 도 3 은 도 2 의 트래킹 회로(134)의 상세 블록도 이다.
도 2 를 참조하면, 프로세서(120)는, 호스트 인터페이스(110)를 통해 호스트로부터 제공되는 요청(REQ)을 입력받을 수 있다. 프로세서(120)는, 요청(REQ)에 대응되는 액티브 커맨드(ACT) 및 액티브 어드레스(ACT_ADD)를 생성할 수 있다.
리프레쉬 제어 모듈(130)은, 리프레쉬 커맨드 발행 회로(132) 및 트래킹 회로(134)를 포함할 수 있다.
리프레쉬 커맨드 발행 회로(132)는, 액티브 커맨드(ACT)를 카운팅하고 카운팅 값이 소정 횟수에 도달하면 노멀 리프레쉬 커맨드(REF) 또는 제 1 타겟 리프레쉬 커맨드(TREF1)를 발행할 수 있다.
보다 자세하게, 리프레쉬 커맨드 발행 회로(132)는, 커맨드 카운터(1322) 및 카운팅 분석기(1324)를 포함할 수 있다.
커맨드 카운터(1322)는, 액티브 커맨드(ACT)를 카운팅하여 카운팅 값을 생성할 수 있다. 카운팅 분석기(1324) 액티브 커맨드(ACT)의 카운팅 값이 소정 횟수에 도달하면 노멀 리프레쉬 커맨드(REF)를 일정 간격으로 기 설정된 수만큼 생성할 수 있다. 카운팅 분석기(1324)는, 기 설정된 수만큼 노멀 리프레쉬 커맨드(REF)가 생성된 후에, 제 1 타겟 리프레쉬 커맨드(TREF1)를 생성할 수 있다. 예를 들어, 카운팅 분석기(1324)는, 액티브 커맨드(ACT)의 카운팅 값이 '10'에 도달하면 4096 개의 노멀 리프레쉬 커맨드(REF)를 생성한 후 적어도 하나의 제 1 타겟 리프레쉬 커맨드(TREF1)를 생성할 수 있다.
트래킹 회로(134)는, 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)을 생성하고, 액티브 어드레스(ACT_ADD)와 상기 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)을 각각 비교하여 다수의 카운팅 값들(CNT_V1~CNT_Vm)을 생성할 수 있다. 트래킹 회로(134)는, 메모리 장치(200)로부터 메모리 인터페이스(150)를 통해 제공되는 로-해머 데이터(MR_RHR)와 카운팅 값들(CNT_V1~CNT_Vm)을 토대로 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)에 대응되는 다수의 인접 어드레스들을 저장하고, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 저장된 인접 어드레스들을 제 1 로-해머 어드레스(RH_ADD)로 제공할 수 있다.
커맨드/어드레스 생성 모듈(140)은, 프로세서(120)로부터 제공되는 액티브 커맨드(ACT) 및 액티브 어드레스(ACT_ADD)와, 리프레쉬 제어 모듈(130)으로부터 제공되는 노멀 리프레쉬 커맨드(REF), 제 1 타겟 리프레쉬 커맨드(TREF1) 및 제 1 로-해머 어드레스(RH_ADD)를 스케쥴링하여 커맨드/어드레스 신호(C/A)를 생성할 수 있다. 커맨드/어드레스 생성 모듈(140)은, 액티브 커맨드(ACT)와 함께 액티브 어드레스(ACT_ADD)를 커맨드/어드레스 신호(C/A)로 제공할 수 있다. 또한, 커맨드/어드레스 생성 모듈(140)은, 노멀 리프레쉬 커맨드(REF)를 커맨드/어드레스 신호(C/A)로 제공하거나, 제 1 타겟 리프레쉬 커맨드(TREF1)와 함께 제 1 로-해머 어드레스(RH_ADD)를 커맨드/어드레스 신호(C/A)로 제공할 수 있다. 한편, 도 2 에 도시되지 않았지만, 커맨드/어드레스 생성 모듈(140)은, 프로세서(120)의 제어 하에 모드 레지스터 커맨드(MRS)와 함께 어드레스를 커맨드/어드레스 신호(C/A)로 제공할 수 있다.
도 3 은 도 2 의 트래킹 회로(134)의 상세 블록도 이다. 도 4 는 도 3 의 제 1 샘플링 회로(310) 및 어드레스 카운팅 회로(330)의 상세 구성도 이다.
도 3 을 참조하면, 트래킹 회로(134)는, 제 1 샘플링 회로(310), 어드레스 카운팅 회로(330) 및 반경 분석 회로(350)를 포함할 수 있다.
제 1 샘플링 회로(310)는, 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)로 저장할 수 있다. 예를 들어, 도 4 를 참조하면, 제 1 샘플링 회로(310)는, 제 1 랜덤 신호 생성기(312) 및 제 1 샘플링 래치 회로(314)를 포함할 수 있다. 제 1 랜덤 신호 생성기(312)는, 랜덤하게 활성화되는 제 1 샘플링 신호(SAM_EN1)를 생성할 수 있다. 제 1 랜덤 신호 생성기(312)는, 선형 피드백 시프트 레지스터 (Linear feedback shift register, LFSR) 기반의 랜덤 패턴 생성기 또는 의사 랜덤 바이너리 시퀀스 (Pseudo-Random Binary Sequence, PRBS) 기반의 랜덤 패턴 생성기로 구현될 수 있다. 제 1 샘플링 래치 회로(314)는, 제 1 샘플링 신호(SAM_EN1)에 응답하여 액티브 어드레스(ACT_ADD)를 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)로 저장할 수 있다. 제 1 샘플링 래치 회로(314)는, 다수의 래치들(LAT11~LAT1m)을 포함하고, 제 1 샘플링 신호(SAM_EN1)가 활성화될 때마다 액티브 어드레스(ACT_ADD)를 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)로 각 래치에 순차적으로 저장할 수 있다.
어드레스 카운팅 회로(330)는, 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)에 대응되는 다수의 카운팅 값들(CNT_V1~CNT_Vm)을 생성할 수 있다. 어드레스 카운팅 회로(330)는, 액티브 어드레스(ACT_ADD)가 입력될 때마다 액티브 어드레스(ACT_ADD)와 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)을 각각 비교하고, 비교 결과가 일치하는 경우 샘플링 어드레스에 대응되는 카운팅 값을 증가시킬 수 있다. 예를 들어, 도 4 를 참조하면, 어드레스 카운팅 회로(330)는, 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)에 대응되는 다수의 카운터들(CNT1~CNTm)을 포함할 수 있다. 다수의 카운터들(CNT1~CNTm)은 각각 액티브 어드레스(ACT_ADD)와 대응되는 샘플링 어드레스(SAM_ADDx, x는 1과 m 사이의 정수)를 비교하고, 비교 결과가 일치하는 경우 대응되는 카운팅 값(CNT_Vx)를 +1 증가할 수 있다. 실시예에 따라, 어드레스 카운팅 회로(330)는, 소정 주기로 초기화될 수 있다. 예를 들면, 어드레스 카운팅 회로(330)는, 동일한 메모리 셀에 대한 인접한 리프레쉬 동작 간의 최대 시간 간격인 리프레시 윈도우 시간(tREFW)) 마다 초기화될 수 있다. 이하의 실시예에서, 카운팅 값(CNT_Vx)이 변경되는 경우, 변경되는 카운팅 값(CNT_Vx)과 그에 대응되는 샘플링 어드레스(SAM_ADDx)가 반경 분석 회로(350)로 제공되는 것을 예로 들어 설명한다.
반경 분석 회로(350)는, 로-해머 데이터(MR_RHR)를 토대로 다수의 기준 카운팅 값들(도 5 의 N1_SET1~Nk_SET)을 설정할 수 있다. 예를 들어, 반경 분석 회로(350)는, 로-해머 데이터(MR_RHR)에 포함된 N±1, N±2, ??, N±k 인접 워드 라인들의 리프레쉬 레이트들을 토대로 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)을 산출할 수 있다. 반경 분석 회로(350)는, 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)과 카운팅 값(CNT_Vx)을 비교한 결과에 따라 대응되는 샘플링 어드레스(SAM_ADDx)를 이용하여 적어도 하나의 인접 어드레스(도 7 의 SAM_ADD_ADJ)를 산출하고, 산출된 인접 어드레스(SAM_ADD_ADJ)를 선택적으로 저장할 수 있다. 반경 분석 회로(350)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 저장된 인접 어드레스들을 제 1 로-해머 어드레스(RH_ADD)로 출력할 수 있다.
도 5 는 도 3 의 반경 분석 회로(350)의 상세 구성도 이다. 도 6 은 도 5 의 설정 저장 회로(352) 및 래치 제어 회로(354)의 상세 구성도 이다.
도 5 를 참조하면, 반경 분석 회로(350)는, 설정 저장 회로(352), 래치 제어 회로(354) 및 로-해머 어드레스 래치 회로(356)를 포함할 수 있다.
설정 저장 회로(352)는, 로-해머 데이터(MR_RHR)를 토대로 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)을 산출할 수 있다. 도 6 을 참조하면, 설정 저장 회로(352)는, 제 1 내지 제 k 반경 설정 회로(352_1~352_k)를 포함할 수 있다. 제 1 내지 제 k 반경 설정 회로(352_1~352_k)는, 로-해머 데이터(MR_RHR)에 포함된 N±1, N±2, ??, N±k 인접 워드 라인들의 리프레쉬 레이트들을 토대로 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)을 산출하여 저장할 수 있다. 예를 들어, 로-해머 데이터(MR_RHR)가, N±1 인접 워드 라인들에 대한 1의 리프레쉬 레이트와, N±2 인접 워드 라인들에 대한 0.2의 리프레쉬 레이트와, N±3 인접 워드 라인들에 대한 0.1의 리프레쉬 레이트를 포함하는 경우를 가정하면, 제 1 반경 설정 회로(352_1)는 “1”의 제 1 기준 카운팅 값(N1_SET1)을 생성하고, 제 2 반경 설정 회로(352_2)는 “5”의 제 2 기준 카운팅 값(N1_SET2)을 생성하고, 제 3 반경 설정 회로(352_3)는 “10”의 제 3 기준 카운팅 값(N1_SET3)을 생성할 수 있다.
래치 제어 회로(354)는, 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)과 카운팅 값(CNT_Vx)을 비교한 결과에 따라 제 1 내지 제 k 입력 제어 신호(PI<1:k>)를 생성하고, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 제 1 내지 제 k 입력 제어 신호(PO<1:k>)를 생성할 수 있다. 도 6 을 참조하면, 래치 제어 회로(354)는, 입력 제어 회로(3542) 및 출력 제어 회로(3544)를 포함할 수 있다. 입력 제어 회로(3542)는, 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)과 카운팅 값(CNT_Vx)을 각각 비교하고, 비교 결과 일치하는 경우, 대응되는 입력 제어 신호를 활성화시키는 제 1 내지 제 k 비교 회로(CMP1~CMPk)를 포함할 수 있다. 출력 제어 회로(3544)는, 제 1 타겟 리프레쉬 커맨드(TREF1)가 입력될 때마다 제 1 내지 제 k 출력 제어 신호(PO<1:k>)를 순차적으로 활성화시킬 수 있다.
로-해머 어드레스 래치 회로(356)는, 제 1 내지 제 k 입력 제어 신호(PI<1:k>)에 따라 샘플링 어드레스(SAM_ADDx)에 대응되는 하나 이상의 인접 어드레스(SAM_ADD_ADJ)를 저장하고, 제 1 내지 제 k 출력 제어 신호(PO<1:k>)에 따라 저장된 인접 어드레스들을 제 1 로-해머 어드레스(RH_ADD)로 출력할 수 있다.
도 7 은 도 5 의 로-해머 어드레스 래치 회로(356)의 상세 구성도 이다.
도 7 을 참조하면, 로-해머 어드레스 래치 회로(356)는, 인접 어드레스 산출 회로(3562) 및 파이프 래치 회로(3564)를 포함할 수 있다.
인접 어드레스 산출 회로(3562)는, 제 1 내지 제 k 입력 제어 신호(PI<1:k>)에 따라 샘플링 어드레스(SAM_ADDx)를 이용하여 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출할 수 있다. 예를 들어, 인접 어드레스 산출 회로(3562)는, 제 1 입력 제어 신호(PI<1>)가 활성화되는 경우, 샘플링 어드레스(SAM_ADDx)를 +1 증가 및/또는 감소시켜 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출할 수 있다. 인접 어드레스 산출 회로(3562)는, 제 2 입력 제어 신호(PI<2>)가 활성화되는 경우, 샘플링 어드레스(SAM_ADDx)를 +2 증가 및/또는 감소시켜 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출할 수 있다. 이러한 방식으로, 인접 어드레스 산출 회로(3562)는, 제 k 입력 제어 신호(PI<k>)가 활성화되는 경우, 샘플링 어드레스(SAM_ADDx)를 +k 증가 및/또는 감소시켜 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출할 수 있다. 실시예에 따라, 인접 어드레스 산출 회로(3562)는, 감산기 또는 가산기로 구현될 수 있다.
파이프 래치 회로(3564)는, 제 1 내지 제 k 입력 제어 신호(PI<1:k>)에 따라 인접 어드레스 산출 회로(3562)로부터 제공되는 인접 어드레스(SAM_ADD_ADJ)를 저장하고, 제 1 내지 제 k 출력 제어 신호(PO<1:k>)에 따라 저장된 인접 어드레스들을 제 1 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 바람직하게, 파이프 래치 회로(3564)는, 제 1 내지 제 k 입력 제어 신호(PI<1:k>) 및 제 1 내지 제 k 출력 제어 신호(PO<1:k>)를 각각 입력받는 제 1 내지 제 k 래치 회로(P_LAT1~P_LATk)를 포함할 수 있다. 실시예에 따라, 제 1 내지 제 k 래치 회로(P_LAT1~P_LATk)는, 소정 주기(예를 들면, 리프레시 윈도우 시간(tREFW)) 마다 초기화될 수 있다.
도 8 은 본 발명의 일 실시예에 따른 도 1 의 메모리 장치(200)의 상세 구성도 이다.
도 8 을 참조하면, 메모리 장치(200)는, 메모리 셀 어레이(210), 로우 제어 회로(212), 데이터 송/수신 회로(214), 클럭 버퍼(221), 커맨드/어드레스(CA) 버퍼(222), 커맨드 디코더(223), 리프레쉬 제어 회로(230), 모드 설정 회로(250)를 포함할 수 있다.
메모리 셀 어레이(210)는, 워드 라인들(WL)과 비트 라인들(미도시)에 연결되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀 어레이(210)는, 다수의 뱅크들(미도시)을 포함할 수 있다. 뱅크들의 개수 또는 메모리 셀들(MC)의 개수는 메모리 장치(200)의 용량에 따라 결정될 수 있다.
클럭 버퍼(221)는, 메모리 컨트롤러(100)로부터 클럭(CK)을 수신할 수 있다. 클럭 버퍼(221)는, 클럭(CK)을 버퍼링하여 내부 클럭(CLK)을 생성할 수 있다. 실시예에 따라, 메모리 컨트롤러(100)는, 차동 방식으로 시스템 클럭들(CK_t, CK_c)을 메모리 장치(200)로 전송할 수 있고, 메모리 장치(200)는 차동 클럭들(CK_t, CK_c)을 각각 수신하는 클럭 버퍼들을 포함할 수 있다.
CA 버퍼(222)는, 클럭(CK)에 기초하여 메모리 컨트롤러(100)로부터 커맨드/어드레스 신호(C/A)를 수신할 수 있다. CA 버퍼(222)는, 클럭(CK)을 이용하여 커맨드/어드레스 신호(C/A)를 샘플링하여 내부 커맨드(ICMD) 및 내부 어드레스(IADD)를 출력할 수 있다. 결과적으로, 메모리 장치(200)는 클럭(CK)에 동기될 수 있다.
커맨드 디코더(223)는, CA 버퍼(222)로부터 출력되는 내부 커맨드(ICMD)를 디코딩하여 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 모드 레지스터 커맨드(MRS), 노멀 리프레쉬 커맨드(REF) 및 제 1 타겟 리프레쉬 커맨드(TREF1)를 생성할 수 있다. 도면에 도시되지 않았지만, 커맨드 디코더(223)는, 내부 커맨드(ICMD)를 디코딩하여 리드 커맨드(RD), 라이트 커맨드(WT) 등을 추가로 생성할 수 있다.
리프레쉬 제어 회로(230)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 내부 어드레스(IADD)를 래치하여 타겟 어드레스(TADD)를 제공할 수 있다. 이 때, 내부 어드레스(IADD)는, 메모리 컨트롤러(100)에서 제공되는 제 1 로-해머 어드레스(RH_ADD)에 대응할 수 있다.
모드 설정 회로(250)는, 모드 레지스터 커맨드(MRS)에 응답하여 내부 어드레스(IADD)의 적어도 일부 비트들을 디코딩하여 각종 설정 동작을 수행할 수 있다. 모드 설정 회로(250)는, 공지된 모드 레지스터 셋 회로로 구현될 수 있다. 모드 설정 회로(250)는, 로-해머 데이터(MR_RHR)를 저장하고, 모드 레지스터 커맨드(MRS) 중 모드 레지스터 리드 커맨드(MRR)에 응답하여 저장된 로-해머 데이터(MR_RHR)를 내부 데이터 버스(IDATA)를 통해 데이터 송/수신 회로(214)로 제공할 수 있다.
데이터 송/수신 회로(214)는, 메모리 컨트롤러(100)로부터 데이터(DQ)를 수신하여 내부 데이터 버스(IDATA)에 싣거나, 메모리 셀 어레이(210)로부터 내부 데이터 버스(IDATA)를 통해 독출되는 내부 데이터를 메모리 컨트롤러(100)에 데이터(DQ)로 송신할 수 있다. 특히, 데이터 송/수신 회로(214)는, 모드 설정 회로(250)로부터 제공되는 로-해머 데이터(MR_RHR)를 데이터(DQ)에 포함시켜 메모리 컨트롤러(100)로 출력할 수 있다.
로우 제어 회로(212)는, 액티브 커맨드(ACT)에 따라 내부 어드레스(IADD)에 대응하는 워드 라인(WL)을 액티브하고, 프리차지 커맨드(PCG)에 따라 액티브된 워드 라인(WL)을 프리차지할 수 있다. 한편, 노멀 리프레쉬 동작 시 리프레쉬될 워드 라인을 선택하기 위해, 리프레쉬 커맨드(REF)에 따라 순차적으로 증가하는 카운팅 어드레스를 생성하기 위한 리프레쉬 카운터(미도시)가 추가로 구비될 수 있다. 로우 제어 회로(212)는, 노멀 리프레쉬 커맨드(REF)에 따라 카운팅 어드레스에 대응되는 다수의 워드 라인(WL)을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작을 수행할 수 있다. 로우 제어 회로(212)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 타겟 어드레스(TADD)에 대응하는 워드 라인(WL)을 리프레쉬할 수 있다.
한편, 도 8 의 메모리 장치(200)는 메모리 컨트롤러(100)로부터 제공되는 제 1 타겟 리프레쉬 커맨드(TREF1) 및 제 1 로-해머 어드레스(RH_ADD)에 따라서 타겟 리프레쉬 동작을 수행하였다. 이하의 실시예에서는, 메모리 컨트롤러(100)로부터 제공되는 제 1 타겟 리프레쉬 커맨드(TREF1) 및 제 1 로-해머 어드레스(RH_ADD) 뿐만 아니라, 자체적으로 생성된 제 2 타겟 리프레쉬 커맨드(TREF2)에 따라 타겟 리프레쉬 동작을 수행하는 메모리 장치(200)를 설명한다.
도 9 는 본 발명의 다른 실시예에 따른 도 1 의 메모리 장치(200)의 상세 구성도 이다. 도 10 은 도 9 의 어드레스 선택 회로(238)의 상세 구성도 이다. 도 8 및 도 9 에서 동일한 구성은 동일한 도면 부호를 부여하였다.
도 9 를 참조하면, 메모리 장치(200)는, 메모리 셀 어레이(210), 로우 제어 회로(212), 데이터 송/수신 회로(214), 클럭 버퍼(221), 커맨드/어드레스(CA) 버퍼(222), 커맨드 디코더(223), 타겟 커맨드 생성 회로(224), 리프레쉬 제어 회로(230') 및 모드 설정 회로(250)를 포함할 수 있다.
도 9 의 메모리 셀 어레이(210), 데이터 송/수신 회로(214), 클럭 버퍼(221), 커맨드/어드레스(CA) 버퍼(222), 커맨드 디코더(223) 및 모드 설정 회로(250)는 도 8 의 구성들과 실질적으로 동일한 구성 및 동작을 수행할 수 있다.
타겟 커맨드 생성 회로(224)는, 노멀 리프레쉬 커맨드(REF)를 토대로 제 2 타겟 리프레쉬 커맨드(TREF2)를 생성할 수 있다. 타겟 커맨드 생성 회로(224)는, 노멀 리프레쉬 커맨드(REF)의 입력 횟수가 소정 횟수에 도달할 때마다 제 2 타겟 리프레쉬 커맨드(TREF2)를 생성할 수 있다. 바람직하게, 메모리 컨트롤러(100)의 리프레쉬 커맨드 발행 회로(132)가 발행하는 제 1 타겟 리프레쉬 커맨드(TREF1)의 빈도와 메모리 장치(200)의 타겟 커맨드 생성 회로(224)가 발행하는 제 2 타겟 리프레쉬 커맨드(TREF2)의 빈도는 다르게 설정될 수 있다. 예를 들어, 제 1 타겟 리프레쉬 커맨드(TREF1)가 4096 개의 노멀 리프레쉬 커맨드(REF)가 발행된 후 생성되는 반면, 제 2 타겟 리프레쉬 커맨드(TREF2)는 8092 개의 노멀 리프레쉬 커맨드(REF)가 발행된 후 생성될 수 있다.
리프레쉬 제어 회로(230')는, 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)을 생성하고, 제 2 타겟 리프레쉬 커맨드(TREF2)에 따라 다수의 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)을 순차적으로 제 2 로-해머 어드레스(ADD_RH2)로 출력할 수 있다. 리프레쉬 제어 회로(230')는, 제 1 로-해머 어드레스(ADD_RH1)와 제 2 로-해머 어드레스(ADD_RH2) 중 하나를 선택하여 타겟 어드레스(TADD)로 제공할 수 있다.
보다 자세하게, 리프레쉬 제어 회로(230')는, 제 1 래치(231), 제 2 래치(232), 제 2 샘플링 회로(234), 출력 제어 회로(236) 및 어드레스 선택 회로(238)를 포함할 수 있다.
제 1 래치(231)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 내부 어드레스(IADD)를 제 1 로-해머 어드레스(ADD_RH1)로 래치할 수 있다. 제 1 로-해머 어드레스(ADD_RH1)는 메모리 컨트롤러(100)로부터 제공되는 로-해머 어드레스(RH_ADD)에 대응할 수 있다.
제 2 래치(232)는, 액티브 커맨드(ACT)에 따라 내부 어드레스(IADD)를 액티브 어드레스(ADD_ACT)로 래치할 수 있다.
제 2 샘플링 회로(234)는, 액티브 어드레스(ADD_ACT)를 샘플링하여 다수의 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)을 생성할 수 있다. 보다 상세하게, 제 2 샘플링 회로(234)는, 제 2 랜덤 신호 생성기(2342) 및 제 2 샘플링 래치 회로(2344)를 포함할 수 있다. 제 2 랜덤 신호 생성기(2342)는, 내부 클럭(CLK)을 토대로 랜덤하게 활성화되는 제 2 샘플링 신호(SAM_EN2)를 생성할 수 있다. 제 2 랜덤 신호 생성기(2342)는, 선형 피드백 시프트 레지스터 (Linear feedback shift register, LFSR) 기반의 랜덤 패턴 생성기 또는 의사 랜덤 바이너리 시퀀스 (Pseudo-Random Binary Sequence, PRBS) 기반의 랜덤 패턴 생성기로 구현될 수 있다. 제 2 샘플링 래치 회로(2344)는, 제 2 샘플링 신호(SAM_EN2)에 응답하여 액티브 어드레스(ADD_ACT)를 다수의 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)로 저장할 수 있다. 제 2 샘플링 래치 회로(2344)는, 다수의 래치들(LAT20~LAT2i)을 포함하고, 제 2 샘플링 신호(SAM_EN2)가 활성화될 때마다 액티브 어드레스(ADD_ACT)를 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)로 각 래치에 순차적으로 저장할 수 있다.
출력 제어 회로(236)는, 제 2 타겟 리프레쉬 커맨드(TREF2)에 따라 다수의 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)에 대응되는 인접 어드레스들을 순차적으로 제 2 로-해머 어드레스(ADD_RH2)로 출력할 수 있다. 예를 들어, 출력 제어 회로(236)는, 출력될 샘플링 어드레스를 이용하여 적어도 하나의 인접 어드레스를 산출하고, 산출된 인접 어드레스를 순차적으로 제 2 로-해머 어드레스(ADD_RH2)로 출력할 수 있다. 출력 제어 회로(236)는, 비교 신호(HIT)가 활성화되면 현재 인접 어드레스를 마스킹하고 다음 인접 어드레스가 제 2 로-해머 어드레스(ADD_RH2)로 출력되도록 제어할 수 있다.
어드레스 선택 회로(238)는, 제 1 타겟 리프레쉬 커맨드(TREF1) 및 제 2 타겟 리프레쉬 커맨드(TREF2) 중 하나에 따라 제 1 로-해머 어드레스(ADD_RH1) 또는 제 2 로-해머 어드레스(ADD_RH2) 중 하나를 선택하여 타겟 어드레스(TADD)를 출력할 수 있다. 어드레스 선택 회로(238)는, 제 1 로-해머 어드레스(ADD_RH1)와 제 2 로-해머 어드레스(ADD_RH2)를 비교하고, 비교 결과 동일한 경우 비교 신호(HIT)를 활성화시킬 수 있다. 예를 들어, 도 10 을 참조하면, 어드레스 선택 회로(238)는, 선택기(2382) 및 비교기(2384)를 포함할 수 있다. 선택기(2382)는, 제 1 타겟 리프레쉬 커맨드(TREF1)가 입력되면 제 1 로-해머 어드레스(ADD_RH1)를 선택하고, 제 2 타겟 리프레쉬 커맨드(TREF2)가 입력되면 제 2 로-해머 어드레스(ADD_RH2)를 선택하여 타겟 어드레스(TADD)를 출력할 수 있다. 비교기(2384)는, 제 1 로-해머 어드레스(ADD_RH1)와 제 2 로-해머 어드레스(ADD_RH2)의 각 비트를 비교하고, 비교 결과 동일한 경우 비교 신호(HIT)를 활성화시킬 수 있다.
로우 제어 회로(212)는, 액티브 커맨드(ACT)가 활성화되면 내부 어드레스(IADD)에 대응하는 워드 라인(WL)을 액티브하고, 프리차지 커맨드(PCG)가 활성화되면 액티브된 워드 라인(WL)을 프리차지할 수 있다. 로우 제어 회로(212)는, 노멀 리프레쉬 커맨드(REF)에 따라 카운팅 어드레스에 대응되는 다수의 워드 라인(WL)을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작을 수행할 수 있다. 로우 제어 회로(212)는, 제 1 타겟 리프레쉬 커맨드(TREF1) 또는 제 2 타겟 리프레쉬 커맨드(TREF2)에 따라 타겟 어드레스(TADD)에 대응하는 워드 라인(WL)을 리프레쉬할 수 있다.
상기와 같이, 도 9 에서 설명된 메모리 장치(200)는, 최근에 리프레쉬된 워드 라인에 대응되는 제 1 로-해머 어드레스(ADD_RH1)와는 다른 제 2 로-해머 어드레스(ADD_RH2)에 따라 리프레쉬 동작을 수행함으로써 동일한 어드레스에 따라 반복되는 타겟 리프레쉬 수행을 방지하고 불필요한 리프레쉬 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있다.
이하, 도 1 내지 도 11 를 참조하며, 본 발명의 실시예에 따른 메모리 시스템(10)의 동작을 설명하기로 한다.
도 11 은 본 발명의 실시예에 따른 메모리 시스템(10)의 동작을 설명하기 위한 순서도 이다.
도 11 을 참조하면, 메모리 장치(200)는, 메모리 컨트롤러(100)로부터 전달되는 모드 레지스터 리드 커맨드(MRR)에 응답하여 저장된 로-해머 데이터(MR_RHR)를 데이터(DQ)의 형태로 메모리 컨트롤러(100)로 제공할 수 있다(S1110). 로-해머 데이터(MR_RHR)는, 타겟 워드 라인으로부터의 물리적 거리에 따라 설정되는 인접 워드 라인들에 대한 리프레쉬 레이트들에 대한 정보를 포함할 수 있다 이하에서는, 로-해머 데이터(MR_RHR)가, N±1 인접 워드 라인들에 대한 1의 리프레쉬 레이트와, N±2 인접 워드 라인들에 대한 0.2의 리프레쉬 레이트와, N±3 인접 워드 라인들에 대한 0.1의 리프레쉬 레이트를 포함하는 경우를 예로 들어 설명하기로 한다.
메모리 컨트롤러(100)의 반경 분석 회로(350)는, 로-해머 데이터(MR_RHR)를 토대로 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)을 산출할 수 있다(S1120). 예를 들어, 반경 분석 회로(350)의 설정 저장 회로(352)는, “1”의 제 1 기준 카운팅 값(N1_SET1)을 생성하고, “5”의 제 2 기준 카운팅 값(N1_SET2)을 생성하고, “10”의 제 3 기준 카운팅 값(N1_SET3)을 생성할 수 있다.
제 1 샘플링 회로(310)는, 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)로 저장할 수 있다(S1030). 어드레스 카운팅 회로(330)는, 액티브 어드레스(ACT_ADD)가 입력될 때마다 액티브 어드레스(ACT_ADD)와 다수의 샘플링 어드레스들(SAM_ADD1~SAM_ADDm)을 각각 비교하고, 비교 결과가 일치하는 경우 샘플링 어드레스에 대응되는 카운팅 값을 +1 증가시킬 수 있다(S1040). 카운팅 값(CNT_Vx)이 변경되는 경우, 변경되는 카운팅 값(CNT_Vx)과 그에 대응되는 샘플링 어드레스(SAM_ADDx)가 반경 분석 회로(350)로 제공될 수 있다.
반경 분석 회로(350)의 래치 제어 회로(354)는, 제 1 내지 제 k 기준 카운팅 값(N1_SET1~Nk_SET)과 카운팅 값(CNT_Vx)을 비교한 결과에 따라 제 1 내지 제 k 입력 제어 신호(PI<1:k>)를 생성할 수 있다(S1050). 로-해머 어드레스 래치 회로(356)는, 제 1 내지 제 k 입력 제어 신호(PI<1:k>) 중 활성화된 입력 제어 신호에 따라, 샘플링 어드레스(SAM_ADDx)를 이용하여 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출하고, 산출된 인접 어드레스(SAM_ADD_ADJ)를 제 1 내지 제 k 래치 회로(P_LAT1~P_LATk) 중 어느 하나에 선택적으로 저장할 수 있다(S1160).
예를 들어, 샘플링 어드레스(SAM_ADD2)에 대한 카운팅 값(CNT_V2)이 “1”로 증가하는 경우, 래치 제어 회로(354)는 제 1 입력 제어 신호(PI<1>)를 활성화시킬 수 있다. 활성화된 제 1 입력 제어 신호(PI<1>)에 따라, 로-해머 어드레스 래치 회로(356)는, 샘플링 어드레스(SAM_ADD2)를 +1 증가 및/또는 감소시켜 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출하고, 산출된 인접 어드레스(SAM_ADD_ADJ)를 제 1 래치 회로(P_LAT1)에 저장할 수 있다.
이 후, 샘플링 어드레스(SAM_ADD2)에 대한 카운팅 값(CNT_V2)이 “5”로 증가하는 경우, 래치 제어 회로(354)는 제 2 입력 제어 신호(PI<2>)를 활성화시킬 수 있다. 활성화된 제 2 입력 제어 신호(PI<2>)에 따라, 로-해머 어드레스 래치 회로(356)는, 샘플링 어드레스(SAM_ADD2)를 +2 증가 및/또는 감소시켜 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출하고, 산출된 인접 어드레스(SAM_ADD_ADJ)를 제 2 래치 회로(P_LAT2)에 저장할 수 있다.
이 후, 샘플링 어드레스(SAM_ADD2)에 대한 카운팅 값(CNT_V2)이 “10”로 증가하는 경우, 래치 제어 회로(354)는 제 3 입력 제어 신호(PI<3>)를 활성화시킬 수 있다. 활성화된 제 3 입력 제어 신호(PI<3>)에 따라, 로-해머 어드레스 래치 회로(356)는, 샘플링 어드레스(SAM_ADD2)를 +3 증가 및/또는 감소시켜 적어도 하나의 인접 어드레스(SAM_ADD_ADJ)를 산출하고, 산출된 인접 어드레스(SAM_ADD_ADJ)를 제 3 래치 회로(P_LAT3)에 저장할 수 있다.
이러한 방식으로, 타겟 워드 라인으로부터 거리가 멀어질수록 인접 어드레스들이 로-해머 어드레스 래치 회로(356)에 저장될 확률이 감소하므로 리프레쉬 레이트가 감소할 수 있다. 즉, N±1 인접 워드 라인들은 샘플링되는 경우 100% 타겟 리프레쉬되고, N±2 인접 워드 라인들은 샘플링되는 경우 20% 타겟 리프레쉬되고, N±2 인접 워드 라인들은 샘플링되는 경우 10% 타겟 리프레쉬될 수 있다.
이 후, 래치 제어 회로(354)는, 제 1 타겟 리프레쉬 커맨드(TREF1)가 입력될 때마다 제 1 내지 제 k 출력 제어 신호(PO<1:k>)를 순차적으로 활성화시킬 수 있다(S1170). 로-해머 어드레스 래치 회로(356)는, 제 1 내지 제 k 출력 제어 신호(PI<1:k>) 중 활성화된 출력 제어 신호에 따라, 제 1 내지 제 k 래치 회로(P_LAT1~P_LATk) 중 어느 하나에 저장된 인접 어드레스를 제 1 로-해머 어드레스(RH_ADD)로 출력할 수 있다(S1180). 메모리 컨트롤러(100)는, 제 1 타겟 리프레쉬 커맨드(TREF1)와 함께 제 1 로-해머 어드레스(RH_ADD)를 커맨드/어드레스 신호(C/A)로 제공할 수 있다.
메모리 장치(200)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 제 1 로-해머 어드레스(RH_ADD)에 대응되는 워드 라인에 타겟 리프레쉬 동작을 수행할 수 있다(S1190).
보다 자세하게, 도 8 의 메모리 장치(200)의 경우, 리프레쉬 제어 회로(230)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 내부 어드레스(IADD)를 래치하여 제 1 로-해머 어드레스(RH_ADD)에 대응하는 타겟 어드레스(TADD)를 제공할 수 있다. 로우 제어 회로(212)는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 타겟 어드레스(TADD)에 대응하는 워드 라인(WL)을 리프레쉬할 수 있다.
도 9 의 메모리 장치(200)의 경우, 리프레쉬 제어 회로(230')는, 제 1 타겟 리프레쉬 커맨드(TREF1)에 따라 내부 어드레스(IADD)를 래치하여 제 1 로-해머 어드레스(ADD_RH1)로 출력할 수 있다. 또한, 타겟 커맨드 생성 회로(224)는, 노멀 리프레쉬 커맨드(REF)의 입력 횟수가 소정 횟수에 도달할 때마다 제 2 타겟 리프레쉬 커맨드(TREF2)를 생성하고, 리프레쉬 제어 회로(230')는, 액티브 커맨드(ACT)에 따라 내부 어드레스(IADD)를 액티브 어드레스(ADD_ACT)로 래치하고, 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)을 생성하고, 제 2 타겟 리프레쉬 커맨드(TREF2)에 따라 다수의 제 2 샘플링 어드레스들(ADD_SAM1~ADD_SAMi)을 순차적으로 제 2 로-해머 어드레스(ADD_RH2)로 출력할 수 있다. 리프레쉬 제어 회로(230)는, 제 1 로-해머 어드레스(ADD_RH1) 또는 제 2 로-해머 어드레스(ADD_RH2) 중 하나를 선택하여 타겟 어드레스(TADD)를 출력할 수 있다. 로우 제어 회로(212)는, 제 1 타겟 리프레쉬 커맨드(TREF1) 또는 제 2 로-해머 어드레스(ADD_RH2)에 따라 타겟 어드레스(TADD)에 대응하는 워드 라인(WL)을 리프레쉬할 수 있다.
상기와 같이, 제안 발명의 실시예에 따른 메모리 시스템(10)은, 타겟 워드 라인으로부터의 물리적 거리가 가까울수록 인접 워드 라인들의 리프레쉬 레이트를 증가시키고, 물리적 거리가 멀어질수록 인접 워드 라인들의 리프레쉬 레이트를 감소시키도록 제어할 수 있다. 따라서, 모든 인접 워드 라인들에 동일한 리프레쉬 레이트를 적용할 경우 발생할 수 있는 리프레쉬 효율 및 정확도 저하를 방지하고, 로-해머 방어 능력을 최적화하고 소모 전력을 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (26)

  1. 타겟 워드 라인의 인접 워드 라인들에 대한 리프레쉬 레이트들을 설정하기 위한 로-해머 데이터를 제공하고, 제 1 타겟 리프레쉬 커맨드에 따라 제 1 로-해머 어드레스에 대응하는 적어도 하나의 워드 라인에 타겟 리프레쉬 동작을 수행하는 메모리 장치; 및
    액티브 어드레스를 샘플링하여 다수의 샘플링 어드레스들을 생성하고, 상기 액티브 어드레스와 상기 다수의 샘플링 어드레스들을 각각 비교하여 다수의 카운팅 값들을 생성하고, 상기 로-해머 데이터와 상기 카운팅 값들을 토대로 상기 다수의 샘플링 어드레스들에 대응되는 다수의 인접 어드레스들을 저장하고, 상기 제 1 타겟 리프레쉬 커맨드에 따라 상기 저장된 인접 어드레스들을 상기 제 1 로-해머 어드레스로 제공하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 로-해머 데이터는,
    상기 타겟 워드 라인으로부터의 물리적 거리에 따라 설정되는 상기 인접 워드 라인들에 대한 리프레쉬 레이트들에 대한 정보를 포함하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 장치는,
    상기 로-해머 데이터를 모드 설정 회로에 저장하고, 모드 레지스터 리드 커맨드(MRR)에 응답하여 저장된 로-해머 데이터를 데이터에 포함시켜 상기 메모리 컨트롤러로 제공하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 로-해머 데이터를 토대로 다수의 기준 카운팅 값들을 설정하고, 상기 다수의 기준 카운팅 값들에 대응되는 다수의 래치 회로들을 포함하며,
    상기 기준 카운팅 값들과 상기 카운팅 값들을 비교한 결과에 따라 상기 샘플링 어드레스에 대응되는 인접 어드레스들을 산출하고, 산출된 인접 어드레스들을 상기 다수의 래치 회로들에 저장하고,
    상기 제 1 타겟 리프레쉬 커맨드가 입력될 때마다, 상기 다수의 래치 회로들에 저장된 상기 인접 어드레스들을 상기 제 1 로-해머 어드레스로 출력하는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 메모리 컨트롤러는,
    액티브 커맨드가 소정 횟수에 도달할 때마다 노멀 리프레쉬 커맨드를 기 설정된 수만큼 생성한 후 상기 제 1 타겟 리프레쉬 커맨드를 생성하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 액티브 어드레스를 샘플링하여 상기 샘플링 어드레스들로 저장하는 제 1 샘플링 회로;
    상기 샘플링 어드레스들에 대응되는 상기 카운팅 값들을 생성하며, 상기 액티브 어드레스와 일치하는 샘플링 어드레스에 대응되는 카운팅 값을 증가시키는 어드레스 카운팅 회로; 및
    상기 로-해머 데이터를 토대로 다수의 기준 카운팅 값들을 설정하고, 상기 기준 카운팅 값들과 상기 카운팅 값들을 비교한 결과에 따라 상기 샘플링 어드레스들에 대응되는 인접 어드레스들을 선택적으로 저장하고, 상기 제 1 타겟 리프레쉬 커맨드에 따라 저장된 상기 인접 어드레스들을 상기 제 1 로-해머 어드레스로 출력하는 반경 분석 회로
    를 포함하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 제 1 샘플링 회로는,
    랜덤하게 활성화되는 제 1 샘플링 신호를 생성하는 제 1 랜덤 신호 생성기; 및
    상기 제 1 샘플링 신호에 따라 상기 액티브 어드레스를 상기 다수의 샘플링 어드레스들로 순차적으로 저장하는 제 1 샘플링 래치 회로
    를 포함하는 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 반경 분석 회로는,
    상기 로-해머 데이터를 토대로 상기 기준 카운팅 값들을 설정하는 설정 저장 회로;
    상기 기준 카운팅 값들과 상기 카운팅 값들을 비교한 결과에 따라 다수의 입력 제어 신호들을 생성하고, 상기 제 1 타겟 리프레쉬 커맨드에 따라 다수의 출력 제어 신호들을 생성하는 래치 제어 회로; 및
    상기 입력 제어 신호들에 따라 상기 샘플링 어드레스들에 대응되는 상기 인접 어드레스들을 산출하여 저장하고, 상기 출력 제어 신호들에 따라 상기 저장된 인접 어드레스들을 상기 제 1 로-해머 어드레스로 출력하는 로-해머 어드레스 래치 회로
    를 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 래치 제어 회로는,
    상기 기준 카운팅 값들과 상기 카운팅 값들을 각각 비교하고, 비교 결과 일치하는 경우, 대응되는 입력 제어 신호를 활성화시키는 다수의 비교 회로들을 포함하는 입력 제어 회로; 및
    상기 제 1 타겟 리프레쉬 커맨드가 입력될 때마다 상기 다수의 출력 제어 신호들을 순차적으로 활성화시키는 출력 제어 회로
    를 포함하는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 로-해머 어드레스 래치 회로는,
    상기 입력 제어 신호들에 따라 상기 샘플링 어드레스들을 이용하여 상기 인접 어드레스들을 산출하는 인접 어드레스 산출 회로; 및
    상기 입력 제어 신호들에 따라 상기 인접 어드레스들을 저장하고, 상기 출력 제어 신호들에 따라 상기 저장된 인접 어드레스들을 상기 제 1 로-해머 어드레스로 출력하는 파이프 래치 회로
    를 포함하는 메모리 시스템.
  11. 제 1 항에 있어서,
    상기 메모리 장치는,
    상기 워드 라인들과 비트 라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 로-해머 데이터를 저장하고, 모드 레지스터 리드 커맨드에 응답하여 저장된 상기 로-해머 데이터를 데이터 버스를 통해 상기 메모리 컨트롤러로 제공하는 모드 설정 회로;
    상기 제 1 타겟 리프레쉬 커맨드에 따라 상기 제 1 로-해머 어드레스에 대응되는 타겟 어드레스를 제공하는 리프레쉬 제어 회로; 및
    상기 제 1 타겟 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 적어도 하나의 워드 라인에 상기 타겟 리프레쉬 동작을 수행하는 로우 제어 회로
    를 포함하는 메모리 시스템.
  12. 제 1 항에 있어서,
    상기 메모리 장치는,
    상기 워드 라인들과 비트 라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 로-해머 데이터를 저장하고, 모드 레지스터 리드 커맨드에 응답하여 저장된 상기 로-해머 데이터를 데이터 버스를 통해 상기 메모리 컨트롤러로 제공하는 모드 설정 회로;
    상기 액티브 어드레스를 샘플링하여 다수의 제 2 샘플링 어드레스들을 생성하고, 제 2 타겟 리프레쉬 커맨드에 따라 상기 다수의 제 2 샘플링 어드레스들을 순차적으로 제 2 로-해머 어드레스로 출력하고, 상기 제 1 타겟 리프레쉬 커맨드 및 상기 제 2 타겟 리프레쉬 커맨드 중 하나에 따라 상기 제 1 로-해머 어드레스와 상기 제 2 로-해머 어드레스 중 하나를 타겟 어드레스로 제공하는 리프레쉬 제어 회로; 및
    상기 제 1 타겟 리프레쉬 커맨드 또는 상기 제 2 타겟 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 적어도 하나의 워드 라인에 상기 타겟 리프레쉬 동작을 수행하는 로우 제어 회로
    를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 메모리 장치는,
    노멀 리프레쉬 커맨드의 입력 횟수가 소정 횟수에 도달할 때마다 상기 제 2 타겟 리프레쉬 커맨드를 생성하는 타겟 커맨드 생성 회로
    를 더 포함하는 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 액티브 어드레스를 샘플링하여 상기 제 2 샘플링 어드레스들을 생성하는 제 2 샘플링 회로;
    상기 제 2 타겟 리프레쉬 커맨드에 따라 상기 제 2 샘플링 어드레스들에 대응되는 인접 어드레스들을 순차적으로 상기 제 2 로-해머 어드레스로 출력하되, 비교 신호가 활성화되면 현재 인접 어드레스를 마스킹하고 다음 인접 어드레스가 출력되도록 제어하는 출력 제어 회로; 및
    상기 제 1 타겟 리프레쉬 커맨드 및 상기 제 2 타겟 리프레쉬 커맨드 중 하나에 응답하여 상기 제 1 로-해머 어드레스와 상기 제 2 로-해머 어드레스 중 하나를 선택하여 상기 타겟 어드레스를 출력하고, 상기 제 1 로-해머 어드레스가 상기 제 2 로-해머 어드레스와 동일한 경우 상기 비교 신호를 활성화시키는 어드레스 선택 회로
    를 포함하는 메모리 시스템.
  15. 액티브 어드레스를 샘플링하여 다수의 샘플링 어드레스들로 저장하는 샘플링 회로;
    상기 액티브 어드레스와 상기 다수의 샘플링 어드레스들을 각각 비교하여 다수의 카운팅 값들을 생성하고, 상기 액티브 어드레스와 일치하는 샘플링 어드레스에 대응되는 카운팅 값을 증가시키는 어드레스 카운팅 회로; 및
    메모리 장치로부터 제공되는 로-해머 데이터를 토대로 다수의 기준 카운팅 값들을 설정하고, 상기 기준 카운팅 값들과 상기 카운팅 값들을 비교한 결과에 따라 상기 샘플링 어드레스들에 대응되는 인접 어드레스들을 다수의 래치 회로들에 선택적으로 저장하고, 타겟 리프레쉬 커맨드에 따라 상기 다수의 래치 회로들에 저장된 상기 인접 어드레스들을 로-해머 어드레스로 출력하는 반경 분석 회로
    를 포함하는 메모리 컨트롤러.
  16. 제 15 항에 있어서,
    상기 로-해머 데이터는,
    상기 메모리 장치의 워드 라인들 중 타겟 워드 라인으로부터의 물리적 거리에 따라 설정되는 인접 워드 라인들에 대한 리프레쉬 레이트들에 대한 정보를 포함하는 메모리 컨트롤러.
  17. 제 15 항에 있어서,
    액티브 커맨드를 카운팅하고 카운팅 값이 소정 횟수에 도달하면 상기 타겟 리프레쉬 커맨드를 생성하는 리프레쉬 커맨드 발행 회로
    를 더 포함하는 메모리 컨트롤러.
  18. 제 15 항에 있어서,
    상기 샘플링 회로는,
    랜덤하게 활성화되는 샘플링 신호를 생성하는 랜덤 신호 생성기; 및
    상기 샘플링 신호에 따라 상기 액티브 어드레스를 상기 다수의 샘플링 어드레스들로 순차적으로 저장하는 샘플링 래치 회로
    를 포함하는 메모리 컨트롤러.
  19. 제 15 항에 있어서,
    상기 반경 분석 회로는,
    상기 로-해머 데이터를 토대로 상기 기준 카운팅 값들을 설정하는 설정 저장 회로;
    상기 기준 카운팅 값들과 상기 카운팅 값들을 비교한 결과에 따라 다수의 입력 제어 신호들을 생성하고, 상기 타겟 리프레쉬 커맨드에 따라 다수의 출력 제어 신호들을 생성하는 래치 제어 회로; 및
    상기 입력 제어 신호들에 따라 상기 샘플링 어드레스들에 대응되는 상기 인접 어드레스들을 산출하여 저장하고, 상기 출력 제어 신호들에 따라 상기 저장된 인접 어드레스들을 상기 로-해머 어드레스로 출력하는 상기 다수의 래치 회로들을 포함하는 로-해머 어드레스 래치 회로
    를 포함하는 메모리 컨트롤러.
  20. 제 19 항에 있어서,
    상기 래치 제어 회로는,
    상기 기준 카운팅 값들과 상기 카운팅 값들을 각각 비교하고, 비교 결과 일치하는 경우, 대응되는 입력 제어 신호를 활성화시키는 다수의 비교 회로들을 포함하는 입력 제어 회로; 및
    상기 타겟 리프레쉬 커맨드가 입력될 때마다 상기 다수의 출력 제어 신호들을 순차적으로 활성화시키는 출력 제어 회로
    를 포함하는 메모리 컨트롤러.
  21. 제 19 항에 있어서,
    상기 로-해머 어드레스 래치 회로는,
    상기 입력 제어 신호들에 따라 상기 샘플링 어드레스들을 이용하여 상기 인접 어드레스들을 산출하는 인접 어드레스 산출 회로; 및
    상기 입력 제어 신호들에 따라 상기 인접 어드레스들을 저장하고, 상기 출력 제어 신호들에 따라 상기 저장된 인접 어드레스들을 상기 로-해머 어드레스로 출력하는 파이프 래치 회로
    를 포함하는 메모리 컨트롤러.
  22. 메모리 장치에서, 타겟 워드 라인의 인접 워드 라인들에 대한 리프레쉬 레이트들을 설정하기 위한 로-해머 데이터를 출력하는 단계;
    메모리 컨트롤러에서, 액티브 어드레스를 샘플링하여 다수의 샘플링 어드레스들을 생성하고, 상기 액티브 어드레스와 상기 다수의 샘플링 어드레스들을 각각 비교하여 다수의 카운팅 값들을 생성하는 단계;
    상기 메모리 컨트롤러에서, 상기 로-해머 데이터와 상기 카운팅 값들을 토대로 상기 다수의 샘플링 어드레스들에 대응되는 다수의 인접 어드레스들을 산출하여 저장하는 단계;
    상기 메모리 컨트롤러에서, 타겟 리프레쉬 커맨드에 따라 상기 저장된 인접 어드레스들을 로-해머 어드레스로 제공하는 단계; 및
    상기 메모리 장치에서, 상기 타겟 리프레쉬 커맨드에 따라 상기 로-해머 어드레스에 대응하는 적어도 하나의 워드 라인을 리프레쉬하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  23. 제 22 항에 있어서,
    상기 로-해머 데이터는,
    상기 타겟 워드 라인으로부터의 물리적 거리에 따라 설정되는 상기 인접 워드 라인들에 대한 리프레쉬 레이트들에 대한 정보를 포함하는 메모리 시스템의 동작 방법.
  24. 제 22 항에 있어서,
    상기 메모리 장치에서, 상기 로-해머 데이터를 출력하는 단계는,
    모드 레지스터 리드 커맨드(MRR)에 응답하여 모드 설정 회로에 저장된 로-해머 데이터를 상기 메모리 컨트롤러로 제공하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  25. 제 22 항에 있어서,
    상기 메모리 컨트롤러에서, 상기 로-해머 데이터와 상기 카운팅 값들을 토대로 상기 다수의 샘플링 어드레스들에 대응되는 다수의 인접 어드레스들을 저장하는 단계는,
    상기 로-해머 데이터를 토대로 다수의 기준 카운팅 값들을 설정하는 단계;
    상기 기준 카운팅 값들과 상기 카운팅 값들을 비교한 결과에 따라 다수의 입력 제어 신호들을 생성하는 단계; 및
    상기 입력 제어 신호들에 따라 상기 샘플링 어드레스들을 이용하여 상기 인접 어드레스들을 산출하고, 상기 산출된 인접 어드레스들을 저장하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  26. 제 22 항에 있어서,
    상기 메모리 컨트롤러에서, 액티브 커맨드가 소정 횟수에 도달할 때마다 상기 타겟 리프레쉬 커맨드를 생성하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
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