KR20170058022A - 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치 - Google Patents

리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

메모리 장치는 다수의 메모리 뱅크; 및 리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크가 제1리프레시되도록 제어하되, 상기 다수의 메모리 뱅크 중 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 메모리 뱅크는 제2리프레시되도록 제어하는 제어회로를 포함할 수 있다.

Description

리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치{CIRCUIT FOR CONTROLLING REFRESH ACTIVE AND MEMORY DEVICE INCLUDING SAME}
본 특허문헌은 리프레시 액티브 제어회로 및 메모리 장치에 관한 것이다.
메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레시(refresh) 동작이라 한다.
도 1은 로우 해머(row hammer) 현상을 설명하기 위해 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면이다. 'BL'은 비트라인이다.
도 1에서 셀 어레이 내에서 'WLK-1', 'WLK', 'WLK+1'은 나란히 배치된 3개 워드라인이다. 'HIGH_ACT'가 표시된 'WLK'는 액티브 횟수가 많거나 액티브 빈도가 높은 워드라인이고, 'WLK-1' 및 'WLK+1'은 'WLK'와 인접하게 배치된 워드라인이다. 'CELL_K-1', 'CELL_K', 'CELL_K+1'은 각각 'WLK-1', 'WLK', 'WLK+1'에 연결된 메모리 셀이다. 메모리 셀(CELL_K-1, CELL_K, CELL_K+1)은 셀 트랜지스터(TR_K-1, TR_K, TR_K+1) 및 셀 캐패시터(CAP_K-1, CAP_K, CAP_K+1)를 포함한다.
도 1에서 'WLK'가 액티브 및 프리차지(디액티브)되면 'WLK'와 'WLK-1' 및 'WLK+1' 사이에 발생하는 커플링 현상으로 인해 'WLK-1' 및 'WLK+1'의 전압이 상승 및 하강하면서 셀 캐패시터(CAP_K-1,CAP_K+1)에 저장된 전하량에도 영향을 미친다. 따라서 'WLK'가 많이 액티브-프리차지되는 경우되어 'WLK'이 액티브 상태와 프리차지 상태에서 토글하는 경우 'CAP_K-1', 'CAP_K+1'에 저장된 전하량의 변화로 인해 'CELL_K-1', 'CELL_K+1'에 저장된 데이터가 손상될 수 있다.
또한 워드라인(WLK)이 액티브 상태와 프리차지 상태를 토글하면서 발생한 전자기파가 인접 워드라인(WLK-1, WLK+1)에 연결된 메모리 셀(CELL_K-1, CELL_K+1)에 포함된 셀 캐패시터(CAP_K-1, CAP_K+1)의 전자를 유입/유출시킴으로서 메모리 셀의 데이터가 손상될 수 있다.
본 발명의 일 실시예는 로우 해머 현상으로 인한 메모리 셀의 데이터 열화를 방지하기 위해 타겟 리프레시를 수행하는 메모리 장치를 제공할 수 있다.
또한 본 발명의 일 실시예는 타겟 리프레시로 인해 발생하는 메모리 셀의 데이터 열화를 방지할 수 있는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 뱅크; 및 리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크가 제1리프레시되도록 제어하되, 상기 다수의 메모리 뱅크 중 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 메모리 뱅크는 제2리프레시되도록 제어하는 제어회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 뱅크; 리프레시 어드레스를 생성하는 리프레시 카운터; 상기 다수의 메모리 뱅크 중 대응하는 메모리 뱅크의 워드라인의 어드레스를 저장하는 다수의 어드레스 저장부; 및 리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크에서 상기 리프레시 어드레스에 대응하는 워드라인이 제1리프레시되도록 제어하되, 상기 다수의 메모리 뱅크 중 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 메모리 뱅크에서는 대응하는 어드레스 저장부의 어드레스에 대응하는 워드라인에 인접한 워드라인이 제2리프레시되도록 제어하는 제어회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 뱅크; 및 상기 다수의 메모리 뱅크 중 대응하는 메모리 뱅크의 워드라인에 대응하는 어드레스를 저장하는 다수의 어드레스 저장부; 리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크가 제1리프레시되도록 제어하되, 다수의 어드레스 저장부 중 대응하는 어드레스 저장부에 어드레스가 저장된 후 제2리프레시되지 않은 메모리 뱅크는 제2리프레시되도록 제어하는 제어회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 리프레시 액티브 제어회로는 리프레시 구간 동안 다수의 예비 리프레시 액티브 신호를 1회 이상 활성화하는 예비 리프레시 액티브 신호 생성부; 및 상기 다수의 예비 리프레시 액티브 신호를 각각 대응하는 상기 다수의 리프레시 액티브 신호로 전달하되, 상기 당해 리프레시 커맨드와 상기 이전 리프레시 커맨드 사이에 대응하는 액티브 제어 신호가 활성화되지 않은 예비 리프레시 액티브 신호는 차단하는 리프레시 액티브 신호 생성부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 뱅크; 및 리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크가 제1리프레시되도록 제어하되, 상기 다수의 메모리 뱅크 중 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 메모리 뱅크만 제2리프레시되도록 제어하는 제어회로를 포함할 수 있다.
본 기술은 메모리 장치에서 로우 해머 현상으로 인한 메모리 셀의 데이터 열화를 방지하기 위해 타겟 리프레시를 수행할 수 있다.
또한 본 기술은 메모리 장치에서 타겟 리프레시로 인해 발생하는 메모리 셀의 데이터 열화를 방지할 수 있다.
도 1은 로우 해머 현상을 설명하기 위해 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면,
도 2는 메모리 장치의 구성의 일부를 나타낸 도면,
도 3은 메모리 뱅크(BK0)의 타겟 리프레시 동작을 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 5a 및 5b는 도 4의 메모리 장치의 동작을 설명하기 위한 도면,
도 6은 제어회로(430)의 구성도,
도 7은 예비 리프레시 액티브 신호(FACTI<0:3>)의 파형도,
도 8은 제1실시예에 따른 제어회로(430)에서 리프레시 액티브 신호 생성부(620)의 동작을 설명하기 위한 도면,
도 9는 제1실시예에 따른 리프레시 액티브 신호 생성부(620)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 메모리 장치의 구성의 일부를 나타낸 도면이다.
도 2를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0 - BK3), 다수의 어드레스 저장부(210_0 - 210_3), 리프레시 카운터(220) 및 제어부(230)를 포함할 수 있다.
다수의 메모리 뱅크(BK0 - BK3) 각각은 다수의 워드라인(WL0 - WL1023), 다수의 비트라인(BL0 - BL127) 및 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(MC)을 포함할 수 있다. 워드라인, 비트라인 및 메모리 셀들의 개수는 설계에 따라 달라질 수 있다. 도 2에서는 뱅크들(BK1 - BK3)는 내부 구성을 도시하지 않고 간략하게 도시하였다. 다수의 메모리 뱅크(BK0 - BK3)는 제어부(230)에 의해 제어될 수 있다.
다수의 어드레스 저장부(210_0 - 210_3)는 다수의 메모리 뱅크(BK0 - BK3) 중 하나의 메모리 뱅크에 대응할 수 있다. 어드레스 저장부들(210_0 - 210_3)은 대응하는 메모리 뱅크의 액티브 동작시 대응하는 메모리 뱅크에서 액티브된 워드라인의 어드레스를 저장할 수 있다. 어드레스 저장부들(210_0 - 210_3)은 각각 저장된 어드레스를 이용하여 타겟 어드레스(TAR_ADD0 - TAR_ADD3)를 생성할 수 있다. 리프레시 카운터(220)는 카운팅 어드레스(CNT_ADD)를 생성할 수 있다.
제어부(230)는 커맨드 및 어드레스 등에 응답하여 메모리 뱅크(BK0 - BK3)가 액티브, 리프레시, 리드 및 라이트 등의 동작을 수행하도록 메모리 뱅크(BK0 - BK3)를 제어할 수 있다.
도 3은 메모리 뱅크(BK0)의 타겟 리프레시 동작을 설명하기 위한 도면이다.
노멀 리프레시는 메모리 뱅크(BK0 - BK3)에 포함된 다수의 워드라인(WL0 - WL1023)을 차례로 리프레시하는 동작을 나타낼 수 있다. 노멀 리프레시 동작을 수행할 워드라인은 카운팅 어드레스(CNT_ADD)에 의해 선택될 수 있다.
타겟 리프레시 동작은 노멀 리프레시 외에 타겟 어드레스(TAR_ADD0 - TAR_ADD3)에 대응하는 워드라인을 추가로 리프레시하는 동작을 나타낼 수 있다. 타겟 어드레스(TAR_ADD0 - TAR_ADD3)는 어드레스 저장부(210_0 - 210_3)에 저장된 어드레스에 대응하는 워드라인에 인접한 워드라인을 선택하기 위한 어드레스일 수 있다. 예를 들어, 어드레스 저장부(210_0)에 저장된 어드레스에 대응하는 워드라인이 WL111이면, WL111에 인접한 WL110 및 WL112를 리프레시하는 동작이 타겟 리프레시 동작일 수 있다.
이하에서는 메모리 뱅크(BK0)의 WL111의 어드레스가 어드레스 저장부(210_0)에 저장된 경우를 예로 들어 타겟 리프레시 동작으로 인해 발생할 수 있는 문제점에 대해 설명한다.
어드레스 저장부(210_0)에 WL111의 어드레스가 저장되면, 그 후부터 소정의 주기로 WL110과 WL112가 타겟 리프레시(TAR_REF)될 수 있다. WL110, WL112에 대한 타겟 리프레시는 어드레스 저장부(210_0)에 저장된 어드레스가 바뀔 때까지 계속될 수 있다. 일반적으로 타겟 리프레시 동작은 어드레스 저장부(210_0)에 어드레스가 저장된 후 1회만 수행되면 충분하다. 그런데 어드레스 저장부(210_0)에 저장된 어드레스에 대응하는 워드라인(WL111)에 인접한 워드라인(WL110, WL112)을 계속 리프레시하는 경우 어드레스 저장부(210_0)에 저장된 어드레스에 대응하는 워드라인(WL111)의 데이터가 열화될 수 있다.
예를 들어, 어드레스 저장부(210_0)에 WL111의 어드레스가 저장되면 WL110, WL112에 대해서는 1회만 타겟 리프레시를 수행하면 충분하다. 그런데 WL110, WL112의 타겟 리프레시 횟수가 많은 경우(HIGH_ACT) WL110, WL112의 반복적인 액티브-프리차지로 인해 WL111에 연결된 메모리 셀들의 데이터가 열화될 수 있다. 즉, 타겟 리프레시 대상인 WL110, WL112의 액티브 횟수가 증가하여 WL111에 로우 해머 현상이 발생할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 4를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0 - BK3), 다수의 어드레스 저장부(410_0 - 410_3), 리프레시 카운터(420) 및 제어회로(430)를 포함할 수 있다.
다수의 메모리 뱅크(BK0 - BK3) 각각은 다수의 워드라인(WL0 - WL1023) 다수의 비트라인(BL0 - BL127) 및 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(MC)을 포함할 수 있다. 워드라인, 비트라인 및 메모리 셀들의 개수는 설계에 따라 달라질 수 있다. BK1 - BK3는 내부 구성을 도시하지 않고 간략하게 도시하였다.
다수의 메모리 뱅크(BK0 - BK3)는 다수의 액티브 제어 신호(RACT<0:3>) 중 대응하는 액티브 제어 신호가 활성화되면 선택된 워드라인을 액티브시키고, 대응하는 액티브 제어 신호가 비활성화되면 선택된 워드라인을 프리차지시킬 수 있다. 액티브-프치자지될 워드라인은 액티브 동작시 입력 어드레스(IN_ADD)에 의해 선택되고, 노멀 리프레시 동작시(REF가 활성화되고, TREF는 비활성화됨) 카운팅 어드레스(CNT_ADD)에 의해 선택되고, 타겟 리프레시 동작시(REF, TREF 모두 활성화됨) 대응하는 타겟 어드레스(TAR_ADD0 - TAR_ADD3)에 의해 선택될 수 있다. 참고로 리프레시 신호(REF)는 리프레시 구간 동안 활성화되는 신호이고, 타겟 리프레시 신호(TREF)는 타겟 리프레시 구간 동안 활성화될 수 있다.
다수의 어드레스 저장부(410_0 - 410_3)는 다수의 메모리 뱅크(BK0 - BK3) 중 하나의 메모리 뱅크에 대응할 수 있다. 어드레스 저장부들(410_0 - 410_3)은 대응하는 메모리 뱅크에서 액티브된 워드라인의 어드레스를 저장할 수 있다. 다수의 어드레스 저장부(410_0 - 410_3)는 리프레시 신호(REF) 및 타겟 리프레시 신호(TREF)가 활성화된 구간에서 타겟 어드레스(TAR_ADD0 - TAR_ADD3)를 출력할 수 있다. 어드레스 저장부(410_0 - 410_3)에 저장된 어드레스가 K번 워드라인의 어드레스인 경우 타겟 어드레스(TAR_ADD0 - TAR_ADD3)는 K-1 또는 K+1번 워드라인의 어드레스일 수 있다.
다수의 어드레스 저장부(410_0 - 410_3)는 대응하는 액티브 제어 신호(RACT<0:3>)가 활성화되고, 다수의 래치신호(LAT<0:3>) 중 대응하는 래치신호가 활성화된 경우 입력 어드레스(IN_ADD)를 저장할 수 있다. 예를 들어, 액티브 제어 신호(RACT<0>)가 활성화되고, 래치신호(LAT<0>)가 활성화된 경우 어드레스 저장부(410_0)는 입력 어드레스(IN_ADD)를 저장할 수 있다. 래치신호(LAT<0:3>)는 소정의 주기 또는 설계에 따라 다양한 조건에서 활성화될 수 있으며, 인접한 리프레시 커맨드 사이에 1회 이상 활성화될 수 있다.
리프레시 카운터(420)는 카운팅 어드레스(CNT_ADD)를 생성할 수 있다. 리프레시 카운터(420)는 제3리프레시 액티브 신호(FACT<3>)에 응답하여 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킨다는 것은 금번에 K번째 워드라인이 선택되었다면 다음번에는 K+1번째 워드라인이 선택되도록 CNT_ADD를 변화시킨다는 것을 나타낼 수 있다. 다만 리프레시 카운터(420)는 타겟 리프레시 신호(TREF)가 활성화된 경우 제3리프레시 액티브 신호(FACT<3>)가 활성화되어도 카운팅 어드레스(CNT_ADD)를 카운팅하지 않을 수 있다.
제어회로(430)는 리프레시 커맨드(REFC)에 응답하여 다수의 메모리 뱅크(BK0 - BK3)가 노멀 리프레시되도록 제어하되, 다수의 메모리 뱅크(BK0 - BK3) 중 당해 리프레시 커맨드(REFC)와 이전 리프레시 커맨드(REFC) 사이에 액티브 동작이 수행된 메모리 뱅크(BK0 - BK3)는 타겟 리프레시되도록 제어하고, 이외의 메모리 뱅크는 타겟 리프레시 되지 않도록 제어할 수 있다. 제2리프레시(타겟 리프레시)를 수행하지 않도록 제어한다는 것은 제2리프레시를 수행하는 구간에서 제2리프레시를 수행하지 않고 제2리프레시를 스킵(skip)하도록 제어하는 것을 나타낼 수 있다.
또한 제어회로(430)는 액티브 신호(ACTP)에 응답하여 다수의 메모리 뱅크(BK0 - BK3) 중 뱅크 어드레스(BA_ADD)에 대응하는 메모리 뱅크를 액티브 시키고, 프리차지 신호(PREP)에 응답하여 액티브된 메모리 뱅크를 프리차지 시킬 수 있다. 액티브 신호(ACTP)는 액티브 커맨드(active command)가 인가되면 활성화되는 펄스 신호이고, 프리차지 신호(PREP)는 프리차지 커맨드(precharge command)가 인가되면 활성화되는 펄스 신호일 수 있다.
제어회로(430)는 리프레시 커맨드(REFC)가 인가되면 메모리 뱅크(BK0 - BK3)가 노멀 리프레시 및 타겟 리프레시되도록 제어할 수 있다. 이때 제어회로(430)는 현재의 리프레시 커맨드와 직전의 리프레시 커맨드 사이에 액티브된 적이 있는 메모리 뱅크들만 타겟 리프레시 되도록 제어하고, 현재의 리프레시 커맨드(REFC)와 직전의 리프레시 커맨드(REFC) 사이에 액티브된 적이 없는 메모리 뱅크들은 타겟 리프레시 되지 않도록 제어할 수 있다.
제1실시예에 따른 메모리 장치에서 제어회로(430)는 타겟 리프레시가 수행되지 않는 메모리 뱅크가 타겟 리프레시 구간 동안 노멀 리프레시 및 타겟 리프레시 동작을 수행하지 않도록 제어할 수 있다. 제2실시예에 따른 메모리 장치에서 제어회로(430)는 타겟 리프레시가 수행되지 않는 메모리 뱅크가 타겟 리프레시 구간 동안 노멀 리프레시를 수행하도록 제어할 수 있다.
도 5a 및 도 5b는 도 4의 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5a, 5b를 참조하면, 리프레시 커맨드는 주기적으로 인가되고, 리프레시 커맨드에 응답하여 리프레시 신호(REF)가 활성화된 구간에서 메모리 뱅크(BK0 - BK3)의 노멀 리프레시 또는 타겟 리프레시가 수행될 수 있다. 참고로 리프레시 신호(REF)가 활성화되고 타겟 리프레시 신호(TREF)가 비활성화된 구간에서 노멀 리프레시가 수행되고, 리프레시 신호(REF) 및 타겟 리프레시 신호(TREF)가 모두 활성화된 구간에서 타겟 리프레시가 수행될 수 있다. 액티브 제어 신호(RACT<0>)는 액티브 동작, 노멀 리프레시 동작 및 타겟 리프레시 동작시 활성화된다.
도 5a는 제1실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5a를 참조하면, 리프레시 커맨드(REFC1)와 그 이전의 리프레시 커맨드(도 5a 미도시 됨) 사이에 메모리 뱅크(BK0)의 액티브 동작이 수행되고(ACT_OP), 리프레시 커맨드(REFC1)와 리프레시 커맨드(REFC2) 사이에 메모리 뱅크(BK0)의 액티브 동작이 수행되지 않은 경우에 대해 설명한다.
리프레시 커맨드(REFC1)와 그 이전의 리프레시 커맨드 사이에 메모리 뱅크(BK0)의 액티브 동작이 수행되었기 때문에 리프레시 커맨드(REFC1)에 응답하여 메모리 뱅크(BK0)에서 노멀 리프레시(NR1, NR2) 및 타겟 리프레시(TR1, TR2)가 수행된다. 어드레스 저장부(410_0)에 저장된 어드레스가 WL111에 대응하는 어드레스인 경우 첫번째 타겟 리프레시(TR1)에서 WL112가 리프레시되고, 두번째 타겟 리프레시(TR2)에서 WL110가 리프레시되거나 반대의 순서로 리프레시될 수 있다.
리프레시 커맨드(REFC1)와 리프레시 커맨드(REFC2) 사이에 메모리 뱅크(BK0)의 액티브 동작이 수행되지 않았기 때문에 리프레시 커맨드(REFC2)에 응답하여 메모리 뱅크(BK0)에서 노멀 리프레시(NR1, NR2)만 수행되고 타겟 리프레시는 수행되지 않을 수 있다.
도 5b는 제2실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5b를 참조하면, 리프레시 커맨드(REFC1)와 그 이전의 리프레시 커맨드(도 5a 미도시 됨) 사이에 메모리 뱅크(BK0)의 액티브 동작이 수행(ACT_OP)되고, 리프레시 커맨드(REFC1)와 리프레시 커맨드(REFC2) 사이에 메모리 뱅크(BK0)의 액티브 동작이 수행되지 않은 경우에 대해 설명한다.
리프레시 커맨드(REFC1)에 응답하여 메모리 뱅크(BK0)에서 수행되는 리프레시는 도 5b의 설명에서 상술한 바와 동일하다.
리프레시 커맨드(REFC1)와 리프레시 커맨드(REFC2) 사이에 메모리 뱅크(BK0)의 액티브 동작이 수행되지 않았기 때문에 리프레시 커맨드(REFC2)에 응답하여 메모리 뱅크(BK0)에서 노멀 리프레시(NR1, NR2, NR3)만 수행되고 타겟 리프레시는 수행되지 않을 수 있다. 제2실시예에 따른 메모리 장치는 타겟 리프레시가 수행되지 않을 경우 원래 타겟 리프레시를 수행해야 하는 구간에 노멀 리프레시를 수행할 수 있다. 이러한 경우 전체 워드라인을 더 빠른 시간에 리프레시할 수 있다.
도 3의 설명에서 상술한 바와 같이, 메모리 장치는 액티브 동작시 특정 워드라인의 어드레스를 저장하고, 리프레시 커맨드에 응답하여 특정 워드라인에 인접한 워드라인들을 타겟 리프레시할 수 있다. 이 경우 타겟 리프레시를 반복하게 되면 로우 해머 현상으로 인해 특정 워드라인의 데이터가 열화될 수 있다.
어드레스 저장부는 액티브 동작시 어드레스를 저장하기 때문에 특정 리프레시 커맨드와 이전의 리프레시 커맨드 사이에 액티브 동작이 수행되지 않은 경우 어드레스 저장부에는 어드레스가 저장되지 않았거나 어드레스 저장부에 저장된 어드레스는 이전의 리프레시 커맨드가 인가되기 전에 저장된 어드레스이다. 그런데 후자의 경우 이전의 리프레시 커맨드에 응답하여 타겟 리프레시가 수행된다. 따라서 특정 리프레시 커맨드와 이전의 리프레시 커맨드 사이에 액티브 동작이 수행되지 않은 경우 어드레스 저장부에 저장된 어드레스를 이용해 타겟 리프레시를 수행할 필요가 없는 것다.
도 4의 메모리 장치는 특정 리프레시 커맨드와 이전의 리프레시 커맨드 사이에 액티브 동작이 수행되지 않은 경우 특정 리프레시 커맨드에 응답하여 타겟 리프레시를 수행하지 않음으로써, 1회 어드레스 저장부에 저장된 어드레스를 이용해 2회 이상 타겟 리프레시를 수행하지 않는다. 따라서 타겟 리프레시 동작으로 인해 발생하는 로우 해머 현상을 방지할 수 있다.
도 6은 제어회로(430)의 구성도이다.
도 6을 참조하면, 제어회로(430)는 예비 리프레시 액티브 신호 생성부(610), 리프레시 액티브 신호 생성부(620), 뱅크 액티브 제어부(630) 및 펄스 신호 생성부(640)를 포함할 수 있다.
예비 리프레시 액티브 신호 생성부(610)는 리프레시 구간 동안 다수의 메모리 뱅크(BK0 - BK3) 중 하나의 메모리 뱅크에 대응하는 다수의 예비 리프레시 액티브 신호(FACTI<0:3>)를 1회 이상 활성화할 수 있다. 도 6에서는 예비 리프레시 액티브 신호 생성부(610)를 리프레시 구간 동안 예비 리프레시 액티브 신호(FACTI<0:3>)를 각각 4회씩 차례로 활성화하는 경우에 대해 설명한다. 도 7은 예비 리프레시 액티브 신호(FACTI<0:3>)의 파형도이다. 이하에서는 예비 리프레시 액티브 신호(FACTI<0>)를 기준으로 제어회로(430)의 동작에 대해 설명한다.
제1실시예에 따른 제어회로(430)에서 리프레시 액티브 신호 생성부(620)는 다수의 예비 리프레시 액티브 신호(FACTI<0:3>)를 각각 대응하는 다수의 리프레시 액티브 신호(FACT<0:3>)로 전달하되, 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 대응하는 액티브 제어 신호(RACT<0:3>)가 활성화되지 않은 예비 리프레시 액티브 신호는 타겟 리프레시 구간에서 차단할 수 있다.
도 8은 제1실시예에 따른 제어회로(430)에서 리프레시 액티브 신호 생성부(620)의 동작을 설명하기 위한 도면이다. 도 8을 참조하면, 리프레시 신호(REF)가 비활성화된 상태에서 액티브 제어 신호(RACT<0>)가 활성화된 경우 리프레시 신호(REF)가 활성화된 구간에서 예비 리프레시 액티브 신호(FACTI<0>)가 리프레시 액티브 신호(FACT<0>)로 전달될 수 있다. 반면에 리프레시 신호(REF)가 비활성화된 상태에서 액티브 제어 신호(RACT<0>)가 활성화된 적이 없는 경우 리프레시 신호(REF) 및 타겟 리프레시 신호(TREF)가 활성화된 구간에서 예비 리프레시 액티브 신호(FACTI<0>)를 차단할 수 있다.
뱅크 액티브 제어부(630)는 다수의 메모리 뱅크(BK0 - BK3) 중 대응하는 메모리 뱅크의 액티브 동작에 대응하는 다수의 액티브 제어 신호(RACT<0:3>)를 생성하되, 다수의 액티브 제어 신호(RACT<0:3>) 중 활성화된 리프레시 액티브 신호(FACT<0:3>)에 대응하는 액티브 제어 신호를 활성화할 수 있다. 또한 뱅크 액티브 제어부(630)는 액티브 신호(ACTP)가 활성화되면 뱅크 어드레스(BA_ADD)에 대응하는 액티브 제어 신호를 활성화하고, 프리차지 신호(PREP)가 활성화되면 활성화된 액티브 제어 신호를 비활성화할 수 있다.
예를 들어, 뱅크 액티브 제어부(630)는 리프레시 액티브 신호(FACT<0>)가 활성화되면 액티브 제어 신호(RACT<0>)를 소정의 구간 동안 활성화하고, 액티브 신호(ACTP)가 활성화되면 뱅크 어드레스(BA_ADD)에 대응하는 액티브 제어 신호(RACT<0>)를 활성화하고, 프리차지 신호(PREP)가 활성화되면 활성화된 액티브 제어 신호(RACT<0>)를 비활성화할 수 있다.
펄스 신호 생성부(640)는 리프레시 신호(REF)가 비활성화되면, 소정의 구간 동안 활성화되는 리프레시 엔드 펄스(REFP)를 생성할 수 있다. 따라서 리프레시 엔드 펄스(REFP)는 리프레시 구간이 끝나는 시점에 활성화되는 신호일 수 있다.
도 9는 제1실시예에 따른 리프레시 액티브 신호 생성부(620)의 구성도이다.
도 9를 참조하면, 리프레시 액티브 신호 생성부(620)는 다수의 신호 생성부(910 - 940)를 포함하고, 각각의 신호 생성부들(910 - 940)은 내부노드(N1), 래치(911), 구동부(912), 신호 전달부(913)를 포함할 수 있다. 도 9에서는 신호 생성부(910)의 구성만 도시하였으며, 나머지 신호 생성부들(910 - 940)의 구성 및 동작은 신호 생성부(910)의 구성 및 동작과 같다.
구동부(912)는 리프레시 구간 이외의 구간에서 대응하는 액티브 제어 신호(RACT<0>)가 활성화되면 내부노드(NO1)의 전압을 제1레벨(예, 하이 레벨)로 구동하고, 리프레시 구간이 끝나면 내부노드(NO1)의 전압을 제2레벨(예, 로우 레벨)로 구동할 수 있다. 구동부(912)는 트랜지스터들(N, P), 인버터(INV1, INV2) 및 낸드 게이트들(NAND1, NAND2)을 포함할 수 있다.
구동부(912)는 액티브 제어 신호(RACT<0>), 리프레시 신호(REF), 리셋신호(RSTB), 리프레시 엔드 펄스(REFP)에 응답하여 내부노드(NO1)를 구동할 수 있다. 구동부(912)는 리프레시 신호(REF)가 비활성화된 상태(예, 로우)에서 액티브 제어 신호(RACT<0>)가 활성화(예, 하이)되면 내부노드(NO1)를 하이 레벨로 구동할 수 있다(피모스 트랜지스터(P)가 턴온됨). 또한 구동부(912)는 리셋신호(RSTB)가 활성화(예, 로우)되거나 리프레시 엔드 펄스(REFP)가 활성화(예, 하이)되면 내부노드(NO1)를 로우 레벨로 구동할 수 있다(엔모스 트랜지스터(N)가 턴온됨).
내부노드(NO1)가 하이 레벨로 구동되면 노드(NO2)는 로우 레벨로 구동될 수 있다. 내부노드(NO1)와 노드(NO2) 사이에 연결된 래치(911)는 구동부(912)에 의해 내부노드(NO1)가 구동되지 않는 상태에서 내부노드(NO1)의 전압이 일정한 레벨로 유지되도록 할 수 있다. 래치(911)는 인버터들(INV3, INV4)을 포함할 수 있다.
신호 전달부(913)는 노멀 리프레시 동작시 예비 리프레시 액티브 신호(FACTI<0>)를 리프레시 액티브 신호(FACT<0>)로 전달한다. 또한 신호 전달부(913)는 타겟 리프레시 동작시 내부노드(NO1)의 전압이 하이 레벨이면 예비 리프레시 액티브 신호(FACTI<0>)를 리프레시 액티브 신호(FACT<0>)로 전달하고, 타겟 리프레시 동작시 내부노드(NO1)의 전압이 로우 레벨이면 예비 리프레시 액티브 신호(FACTI<0>)를 차단하여 리프레시 액티브 신호(FACT<0>)로 전달하지 않을 수 있다. 신호 전달부(913)는 낸드 게이트(NAND3) 및 앤드 게이트(AND)를 포함할 수 있다.
타겟 리프레시 신호(TREF)가 비활성화(예, 로우)된 경우 낸드 게이트(NAND3)의 출력(NO3)은 하이 레벨이므로 예비 리프레시 액티브 신호(FACTI<0>)가 리프레시 액티브 신호(FACT<0>)로 전달될 수 있다. 타겟 리프레시 신호(TREF)가 활성화된 경우 노드(NO2)의 전압이 로우 레벨이면 낸드 게이트(NAND3)의 출력(NO3)이 하이 레벨이므로 예비 리프레시 액티브 신호(FACTI<0>)가 리프레시 액티브 신호(FACT<0>)로 전달될 수 있다. 타겟 리프레시 신호(TREF)가 활성화된 경우 노드(NO2)의 전압이 하이 레벨이면 낸드 게이트(NAND3)의 출력(NO3)이 로우 레벨이므로 예비 리프레시 액티브 신호(FACTI<0>)가 차단되고, 리프레시 액티브 신호(FACT<0>)는 활성화되지 않을 수 있다.
본 발명의 일 실시예에 따른 리프레시 액티브 제어회로는 상술한 예비 리프레시 액티브 신호 생성부(610), 리프레시 액티브 신호 생성부(620) 및 펄스 신호 생성부(640)를 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (31)

  1. 다수의 메모리 뱅크; 및
    리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크가 제1리프레시되도록 제어하되, 상기 다수의 메모리 뱅크 중 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 메모리 뱅크는 제2리프레시되도록 제어하는 제어회로
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 상기 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 뱅크 이외의 뱅크는 상기 제2리프레시를 스킵하도록 제어하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1리프레시는
    상기 다수의 메모리 뱅크의 다수의 워드라인을 차례로 리프레시하는 노멀 리프레시이고,
    상기 제2리프레시는
    상기 다수의 메모리 뱅크의 상기 다수의 워드라인 중 소정의 시점에 액티브된 워드라인에 인접한 워드라인을 리프레시하는 타겟 리프레시인 메모리 장치.
  4. 제 1항에 있어서,
    상기 소정의 시점은
    상기 당해 리프레시 커맨드와 상기 이전 리프레시 커맨드 사이의 시점인 메모리 장치.
  5. 제 1항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 상기 제2리프레시를 스킵하도록 제어되는 메모리 뱅크에서 상기 제1리프레시가 추가로 수행되도록 제어하는 메모리 장치.
  6. 제 1항에 있어서,
    상기 제어회로는
    리프레시 구간 동안 상기 다수의 메모리 뱅크에 각각 대응하는 다수의 예비 리프레시 액티브 신호를 1회 이상 활성화하는 예비 리프레시 액티브 신호 생성부; 및
    상기 다수의 예비 리프레시 액티브 신호를 각각 대응하는 상기 다수의 리프레시 액티브 신호로 전달하되, 상기 당해 리프레시 커맨드와 상기 이전 리프레시 커맨드 사이에 대응하는 액티브 제어 신호가 활성화되지 않은 예비 리프레시 액티브 신호는 타겟 리프레시 구간에서 차단하는 리프레시 액티브 신호 생성부
    를 포함하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 대응하는 메모리 뱅크의 액티브 동작에 대응하는 다수의 액티브 제어 신호를 생성하되, 액티브 커맨드에 응답하여 상기 다수의 메모리 뱅크 중 뱅크 어드레스에 대응하는 메모리 뱅크에 대응하는 액티브 제어 신호를 활성화하거나 상기 다수의 액티브 제어 신호 중 활성화된 리프레시 액티브 신호에 대응하는 액티브 제어 신호를 활성화하는 뱅크 액티브 제어부
    를 더 포함하는 메모리 장치.
  8. 제 6항에 있어서,
    상기 리프레시 액티브 신호 생성부는
    다수의 신호 생성부를 포함하고,
    상기 다수의 신호 생성부 각각은
    내부노드의 전압을 래치하는 래치; 및
    상기 리프레시 구간 이외의 구간에서 대응하는 액티브 제어 신호가 활성화되면 상기 내부노드의 전압을 제1레벨로 구동하고, 상기 리프레시 구간이 끝나면 상기 내부노드의 전압을 제2레벨로 구동하는 구동부;
    를 포함하는 메모리 장치.
  9. 제 8항에 있어서,
    상기 다수의 신호 생성부 각각은
    상기 제1리프레시 동작시 대응하는 예비 리프레시 액티브 신호를 대응하는 리프레시 액티브 신호로 전달하고, 상기 제2리프레시 동작시 상기 내부노드의 전압이 상기 제1레벨인 경우 상기 대응하는 예비 리프레시 액티브 신호를 상기 대응하는 리프레시 액티브 신호로 전달하고, 상기 제2리프레시 동작시 상기 내부노드의 전압이 상기 제2레벨인 경우 상기 대응하는 예비 리프레시 액티브 신호를 차단하는 신호 전달부
    를 더 포함하는 메모리 장치.
  10. 다수의 메모리 뱅크;
    리프레시 어드레스를 생성하는 리프레시 카운터;
    상기 다수의 메모리 뱅크 중 대응하는 메모리 뱅크의 워드라인의 어드레스를 저장하는 다수의 어드레스 저장부; 및
    리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크에서 상기 리프레시 어드레스에 대응하는 워드라인이 제1리프레시되도록 제어하되, 상기 다수의 메모리 뱅크 중 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 메모리 뱅크에서는 대응하는 어드레스 저장부의 어드레스에 대응하는 워드라인에 인접한 워드라인이 제2리프레시되도록 제어하는 제어회로
    를 포함하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 상기 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 뱅크 이외의 뱅크는 상기 제2리프레시를 스킵하도록 제어하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 리프레시 카운터는
    상기 다수의 메모리 뱅크 전부가 1회 상기 제1리프레시될 때마다 카운팅을 수행하여 상기 리프레시 어드레스를 변경하는 메모리 장치.
  13. 제 11항에 있어서,
    상기 다수의 어드레스 저장부는
    소정의 시점에 액티브된 워드라인의 어드레스를 저장하는 메모리 장치.
  14. 제 11항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 상기 제2리프레시를 스킵하도록 제어되는 메모리 뱅크에서 상기 제1리프레시가 추가로 수행되도록 제어하는 메모리 장치.
  15. 제 11항에 있어서,
    상기 제어회로는
    리프레시 구간 동안 상기 다수의 메모리 뱅크에 각각 대응하는 다수의 예비 리프레시 액티브 신호를 1회 이상 활성화하는 예비 리프레시 액티브 신호 생성부; 및
    상기 다수의 예비 리프레시 액티브 신호를 각각 대응하는 상기 다수의 리프레시 액티브 신호로 전달하되, 상기 당해 리프레시 커맨드와 상기 이전 리프레시 커맨드 사이에 대응하는 액티브 제어 신호가 활성화되지 않은 예비 리프레시 액티브 신호는 타겟 리프레시 구간에서 차단하는 리프레시 액티브 신호 생성부
    를 포함하는 메모리 장치.
  16. 제 15항에 있어서,
    상기 다수의 메모리 뱅크 중 대응하는 메모리 뱅크의 액티브 동작에 대응하는 다수의 액티브 제어 신호를 생성하되, 액티브 커맨드에 응답하여 상기 다수의 메모리 뱅크 중 뱅크 어드레스에 대응하는 메모리 뱅크에 대응하는 액티브 제어 신호를 활성화하거나 상기 다수의 액티브 제어 신호 중 활성화된 리프레시 액티브 신호에 대응하는 액티브 제어 신호를 활성화하는 뱅크 액티브 제어부
    를 더 포함하는 메모리 장치.
  17. 제 15항에 있어서,
    상기 리프레시 액티브 신호 생성부는
    다수의 신호 생성부를 포함하고,
    상기 다수의 신호 생성부 각각은
    내부노드의 전압을 래치하는 래치; 및
    상기 리프레시 구간 이외의 구간에서 대응하는 액티브 제어 신호가 활성화되면 상기 내부노드의 전압을 제1레벨로 구동하고, 상기 리프레시 구간이 끝나면 상기 내부노드의 전압을 제2레벨로 구동하는 구동부
    를 포함하는 메모리 장치.
  18. 제 17항에 있어서,
    상기 다수의 신호 생성부 각각은
    상기 제1리프레시 동작시 대응하는 예비 리프레시 액티브 신호를 대응하는 리프레시 액티브 신호로 전달하고, 상기 제2리프레시 동작시 상기 내부노드의 전압이 상기 제1레벨인 경우 상기 대응하는 예비 리프레시 액티브 신호를 상기 대응하는 리프레시 액티브 신호로 전달하고, 상기 제2리프레시 동작시 상기 내부노드의 전압이 상기 제2레벨인 경우 상기 대응하는 예비 리프레시 액티브 신호를 차단하는 신호 전달부
    를 더 포함하는 메모리 장치.
  19. 다수의 메모리 뱅크; 및
    상기 다수의 메모리 뱅크 중 대응하는 메모리 뱅크의 워드라인에 대응하는 어드레스를 저장하는 다수의 어드레스 저장부;
    리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크가 제1리프레시되도록 제어하되, 다수의 어드레스 저장부 중 대응하는 어드레스 저장부에 어드레스가 저장된 후 제2리프레시되지 않은 메모리 뱅크는 제2리프레시되도록 제어하는 제어회로
    를 포함하는 메모리 장치.
  20. 제 19항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 상기 대응하는 어드레스 저장부에 어드레스가 저장된 후 제2리프레시되지 않은 메모리 뱅크 이외의 메모리 뱅크는 상기 제2리프레시를 스킵하도록 제어하는 메모리 장치.
  21. 제 20항에 있어서,
    상기 제1리프레시는
    상기 다수의 메모리 뱅크의 다수의 워드라인을 차례로 리프레시하는 노멀 리프레시이고,
    상기 제2리프레시는
    상기 다수의 메모리 뱅크에서 대응하는 어드레스 저장부에 저장된 어드레스에 대응하는 워드라인에 인접한 워드라인을 리프레시하는 타겟 리프레시인 메모리 장치.
  22. 제 20항에 있어서,
    상기 다수의 어드레스 저장부 각각은
    상기 다수의 메모리 뱅크 중 대응하는 메모리 뱅크의 워드라인들 중 소정의 시점에 액티브된 워드라인의 어드레스를 저장하는 메모리 장치.
  23. 제 20항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 상기 제2리프레시를 스킵하도록 제어되는 메모리 뱅크에서 상기 제1리프레시가 추가로 수행되도록 제어하는 메모리 장치.
  24. 제 20항에 있어서,
    상기 다수의 메모리 뱅크에서 상기 제1리프레시를 수행할 워드라인을 선택하기 위한 리프레시 어드레스를 생성하는 리프레시 카운터
    를 더 포함하는 메모리 장치.
  25. 리프레시 구간 동안 다수의 예비 리프레시 액티브 신호를 1회 이상 활성화하는 예비 리프레시 액티브 신호 생성부; 및
    상기 다수의 예비 리프레시 액티브 신호를 각각 대응하는 상기 다수의 리프레시 액티브 신호로 전달하되, 상기 당해 리프레시 커맨드와 상기 이전 리프레시 커맨드 사이에 대응하는 액티브 제어 신호가 활성화되지 않은 예비 리프레시 액티브 신호는 차단하는 리프레시 액티브 신호 생성부
    를 포함하는 리프레시 액티브 제어회로.
  26. 제 25항에 있어서,
    상기 리프레시 구간이 끝나는 시점에 활성화되는 리프레시 엔드 펄스를 생성하는 펄스 신호 생성부
    를 더 포함하는 리프레시 액티브 제어회로.
  27. 제 26항에 있어서,
    상기 리프레시 액티브 신호 생성부는
    다수의 신호 생성부를 포함하고,
    상기 다수의 신호 생성부 각각은
    내부노드의 전압을 래치하는 래치; 및
    상기 리프레시 구간 이외의 구간에서 대응하는 액티브 제어 신호가 활성화되면 상기 내부노드의 전압을 제1레벨로 구동하고, 상기 리프레시 엔드 펄스에 응답하여 상기 내부노드의 전압을 제2레벨로 구동하는 구동부
    를 포함하는 리프레시 액티브 제어회로.
  28. 제 27항에 있어서,
    상기 다수의 신호 생성부 각각은
    상기 다수의 예비 리프레시 액티브 신호 중 대응하는 예비 리프레시 액티브 신호를 상기 다수의 리프레시 액티브 신호 중 대응하는 리프레시 액티브 신호로 전달하되, 타겟 리프레시 구간에서 상기 내부노드의 전압이 상기 제2레벨인 경우 상기 대응하는 예비 리프레시 액티브 신호를 차단하는 신호 전달부
    를 더 포함하는 리프레시 액티브 제어회로.
  29. 다수의 메모리 뱅크; 및
    리프레시 커맨드에 응답하여 상기 다수의 메모리 뱅크가 제1리프레시되도록 제어하되, 상기 다수의 메모리 뱅크 중 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 메모리 뱅크만 제2리프레시되도록 제어하는 제어회로
    를 포함하는 메모리 장치.
  30. 제 29항에 있어서,
    상기 제어회로는
    상기 다수의 메모리 뱅크 중 상기 당해 리프레시 커맨드와 이전 리프레시 커맨드 사이에 액티브 동작이 수행된 뱅크 이외의 뱅크는 상기 제2리프레시를 스킵하도록 제어하는 메모리 장치.
  31. 제 30항에 있어서,
    상기 제1리프레시는
    상기 다수의 메모리 뱅크의 다수의 워드라인을 차례로 리프레시하는 노멀 리프레시이고,
    상기 제2리프레시는
    상기 다수의 메모리 뱅크의 상기 다수의 워드라인 중 소정의 시점에 액티브된 워드라인에 인접한 워드라인을 리프레시하는 타겟 리프레시인 메모리 장치.
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