CN106710621A - 刷新控制电路及包括其的存储器件 - Google Patents

刷新控制电路及包括其的存储器件 Download PDF

Info

Publication number
CN106710621A
CN106710621A CN201610445847.XA CN201610445847A CN106710621A CN 106710621 A CN106710621 A CN 106710621A CN 201610445847 A CN201610445847 A CN 201610445847A CN 106710621 A CN106710621 A CN 106710621A
Authority
CN
China
Prior art keywords
refresh
activation
memory bank
address
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610445847.XA
Other languages
English (en)
Other versions
CN106710621B (zh
Inventor
朱鲁根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106710621A publication Critical patent/CN106710621A/zh
Application granted granted Critical
Publication of CN106710621B publication Critical patent/CN106710621B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一种存储器件可以包括：至少一个存储体；以及控制电路，适用于：响应于刷新命令经由第一刷新操作来刷新所述至少一个存储体；以及当激活操作在当前的刷新命令与先前的刷新命令之间执行时，经由第二刷新操作来刷新所述至少一个存储体。

Description

刷新控制电路及包括其的存储器件
相关申请的交叉引用
本申请要求2015年11月18日提交给韩国知识产权局的申请号为10-2015-0161690的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本申请涉及一种刷新控制电路和包括刷新控制电路的存储器件。
背景技术
存储器件的存储单元包括用作开关的晶体管和用于以电荷形式(数据)储存数据的电容器。根据存储单元中是否储存电荷或者根据电容器两端的电压是高还是低，可以将数据分类为高(逻辑1)和低(逻辑0)。
由于以电荷累积的方式储存数据，因此原则上不消耗功率。然而，电容器中储存的初始电荷会因为MOS晶体管的PN结引起的泄露电流而下降，因而数据会丢失。为了防止这种数据丢失，在数据丢失之前，必须读取存储单元的数据，且存储单元必须根据读取信息而重新充电。这种操作必须周期性地重复以保留数据。对存储单元重新充电的操作通常称为刷新操作。
图1是图示用于解释行锤纹效应(row hammer effect)的存储器件的单元阵列的一部分的示图。
参见图1，‘BL’和‘BL+1’表示位线，单元阵列中的WLK-1’、‘WLK’和‘WLK+1’表示彼此平行布置的三个字线。具体地，具有‘HIGH_ACT’的‘WLK’对应于激活计数或激活频率高的字线。‘WLK-1’和‘WLK+1’是与字线WLK相邻布置的字线。另外，‘CELL_K-1’、‘CELL_K’和‘CELL_K+1’表示分别耦接到字线WLK-1、WLK和WLK+1的存储单元。存储单元CELL_K-1、CELL_K和CELL_K+1分别包括单元晶体管TR_K-1、TR_K和TR_K+1以及单元电容器CAP_K-1、CAP_K和CAP_K+1。
当字线WLK被激活以及被预充电(去激活)时，字线WLK-1和WLK+1的电压由于字线WLK与字线WLK-1和WLK+1之间的耦合而上升或下降，由此影响储存在单元电容器CAP_K-1和CAP_K+1中的电荷。因此，当字线WLK被频繁激活和或预充电，以在激活状态与预充电状态之间切换(toggle)时，储存在电容器CAP_K-1和CAP_K+1中的电荷会改变，以损坏储存在单元电容器CELL_K-1和CELL_K+1中的数据。
另外，字线WLK在激活状态与预充电状态之间切换时产生的电磁波可以将电子引入至耦接到相邻字线WLK-1和WLK+1的存储单元CELL_K-1和CELL_K+1中所包括的单元电容器CAP_K-1和CAP_K+1/从该单元电容器CAP_K-1和CAP_K+1放电出电子，由此损坏存储单元的数据。这种现象在本领域中众所周知为行锤纹。行锤纹随着存储单元密度增大而增加，且因而非常需要寻找方法来克服它。
发明内容
本发明的各个实施例涉及一种存储器件，其被配置成防止因行锤纹而可能发生的储存在存储单元中的数据恶化。
在一个实施例中，一种存储器件可以包括：至少一个存储体；以及控制电路，适用于：响应于刷新命令经由第一刷新操作来刷新所述至少一个存储体；以及当激活操作在当前的刷新命令与先前的刷新命令之间执行时，经由第二刷新操作来刷新所述至少一个存储体。
在一个实施例中，一种存储器件可以包括：多个存储体；刷新计数器，适用于产生刷新地址；多个地址储存单元，适用于储存所述多个存储体之中的对应的存储体的字线的地址；以及控制电路，适用于响应于刷新命令经由第一刷新操作来刷新所述多个存储体中的与刷新地址相对应的字线，以及经由第二刷新操作来将所述多个存储体之中在当前的刷新命令与先前的刷新命令之间执行了激活操作的存储体中的、与对应于储存在对应的地址储存单元中的地址的字线相邻的字线刷新。
在一个实施例中，一种存储器件可以包括：多个存储体；多个地址储存单元，适用于储存所述多个存储体之中的与对应的存储体的字线相对应的地址；以及控制电路，适用于响应于刷新命令经由第一刷新操作来刷新所述多个存储体，以及经由第二刷新操作来刷新在地址被储存在所述多个地址储存单元之中的对应的地址储存单元中之后未经由第二刷新操作刷新的存储体。
在一个实施例中，刷新控制电路可以包括：预刷新激活信号发生器，适用于在刷新时段期间，将多个预刷新激活信号激活一次或更多次；以及刷新激活信号发生器，适用于传送所述多个预刷新激活信号分别作为多个刷新激活信号，以及阻挡对应的激活控制信号在当前的刷新命令与先前的刷新命令之间未被激活的预刷新激活信号。
刷新控制电路还可以包括：脉冲信号发生器，适用于产生在刷新时段结束的时间点被激活的刷新结束脉冲。
刷新激活信号发生器可以包括多个信号发生单元。
信号发生单元中的每个可以包括：锁存器，适用于将内部节点的电压锁存；以及驱动单元，适用于当对应的激活控制信号在除了刷新时段之外的时段被激活时将内部节点的电压驱动到第一电平，以及响应于刷新结束脉冲来将内部节点的电压驱动到第二电平。
信号发生单元中的每个还可以包括：信号传输单元，适用于传送所述多个预刷新激活信号之中的对应的预刷新激活信号作为所述多个刷新激活信号之中的对应的刷新激活信号，以及在目标刷新操作期间当内部节点的电压处在第二电平时，阻挡对应的预刷新激活信号。
在一个实施例中，一种存储器件可以包括：多个存储体；以及控制电路，适用于：响应于刷新命令经由第一刷新操作来刷新所述多个存储体，以及经由第二刷新操作来仅刷新所述多个存储体之中的在当前的刷新命令与先前的刷新命令之间执行了激活操作的存储体。
控制电路可以控制所述多个存储体之中的除了在当前的刷新命令与先前的刷新命令之间执行了激活操作的存储体的存储体，以跳过第二刷新操作。
第一刷新操作可以包括正常刷新操作，正常刷新操作用于将所述多个存储体的多个字线顺序地刷新，以及第二刷新操作包括目标刷新操作，目标刷新操作用于将所述多个存储体的所述多个字线之中的与在给定的时间点被激活的字线相邻的字线刷新。
附图说明
图1是图示用于解释行锤纹效应的存储器件的单元阵列的一部分的示图。
图2是图示存储器件的配置的一部分的示图。
图3是图示图2的存储器件的存储体的目标刷新操作的示图。
图4是根据本发明的一个实施例的存储器件的配置图。
图5A和图5B是分别图示根据本发明的第一实施例和第二实施例的图4的存储器件的操作的示图。
图6是图4的控制电路的配置图。
图7是图示图6的预刷新激活信号发生器的操作的波形图。
图8是图示根据第一实施例的图6的刷新激活信号发生器的操作的示图。
图9是根据第一实施例的图6的刷新激活信号发生器的配置图。
具体实施方式
以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，且这些实施全将向本领域技术人员充分传达本发明。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。还要注意，在本说明书中，“连接/耦接”是指一个部件不仅直接耦接另一个部件，而且经由中间部件间接耦接另一个部件。将理解，尽管术语“第一”、“第二”、“第三”等可以在本文中用来描述各个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语是用来区分一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分。因此，在不脱离本公开的精神和范围的情况下，下文描述的第一元件、部件、区域、层或部分可以称为第二元件、部件、区域、层或部分。此外，还将理解，当一个元件或层被称为在两个元件或两个层“之间”时，它可以是两个元件或两个层之间的唯一元件或层，或者还可以存在一个或更多个中介元件或层。
还将理解，术语“包括”、“包括有”、“包含”和“包含有”在本说明书中使用时，表示存在列出的特征、整体、操作、元件和/或部件，但不排除存在或增加一个或更多个其它的特征、整体、操作、元件、部件和/或它们的组合。
本文使用的术语仅仅是出于描述具体实施例的目的，而并非意图限制本公开。除非另外限定，本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员所普遍理解的意义相同的意义。还将理解，诸如通用词典中所定义的术语的术语应当理解为具有与它们在相关领域的背景下的意义一致的意义，而不会解释为理想化的含义或过于形式主义的含义，除非本文这样明确定义。
在下面的描述中，阐述许多具体的细节，以便提供对本公开的透彻理解。本公开可以在没有这些具体细节中的一些或全部的情况下实践。在其它情况下，为了不必要地模糊本公开，没有详细描述已知的工艺结构和/或工艺。
在下文中，将参照附图详细描述本公开的各个实施例。
图2是图示存储器件的配置的一部分的示图。
参见图2，存储器件可以包括多个存储体BK0至BK3、多个地址储存单元210_0至210_3、刷新计数器220以及控制单元230。
存储体BK0至BK3中的每个可以包括多个字线WL0至WL1023、多个位线BL0至BL127、以及耦接在字线WL0至WL1023与位线BL0至BL127之间的多个存储单元MC。字线、位线以及存储单元的数量可以根据设计而改变。图2未示出存储体BK1至BK3的内部配置，而是简单地示出存储体BK1至BK3。多个存储体BK0至BK3可以通过控制单元230来控制。
地址储存单元210_0至210_3中的每个可以分别对应于存储体BK0至BK3中的每个。地址储存单元210_0至210_3可以在存储体的激活操作期间，储存在对应的存储体中激活的字线的地址。地址储存单元210_0至210_3可以使用储存在其中的地址来产生相应的目标地址TAR_ADD0至TAR_ADD3。刷新计数器220可以产生计数地址CNT_ADD。可以使用任何合适的刷新计数器。
控制单元230可以控制存储体BK0至BK3。例如，控制单元230可以响应于命令和地址(未示出)来控制存储体BK0至BK3以执行诸如激活操作、刷新操作、读取操作或写入操作的操作。可以使用任何合适的控制单元。
图3是图示图2的存储器件的存储体BK0的目标刷新操作的示图。
正常刷新操作可以指示顺序地刷新存储体BK0至BK3中所包括的多个字线WL0至WL1023的操作。用于执行正常刷新操作的字线可以通过计数地址CNT_ADD来选择。
除了正常刷新操作之外，目标刷新操作可以包括额外地刷新与目标地址TAR_ADD0至TAR_ADD3相对应的字线。目标地址TAR_ADD0至TAR_ADD3可以指示用于选择与对应于地址储存单元210_0至210_3中储存的地址的字线相邻的字线的地址。例如，当与储存在地址储存单元210_0中的地址相对应的字线为字线WL111时，目标刷新操作将包括刷新与字线WL111相邻的字线WL110和WL112。
在下文，将采用存储体BK0的字线WL111的地址储存在地址储存单元210_0中的情况为例来说明目标刷新操作。
当字线WL111的地址储存在地址储存单元210_0中时，字线WL110和WL112可以经由目标刷新操作以预定的周期刷新。字线WL110和WL112的目标刷新操作可以继续，直至储存在地址储存单元210_0中的地址改变。然而，优选地，在地址储存在地址储存单元210_0中之后，目标刷新操作可以仅被执行一次。这是因为，当与对应于储存在地址储存单元210_0中的地址的字线WL111相邻的字线WL110和WL112被持续刷新时，与对应于储存在地址储存单元210_0中的地址的字线WL111耦接的存储单元的数据可能恶化。
更具体地，当字线WL111的地址储存在地址储存单元210_0中时，优选地，可以对字线WL110和WL112仅执行一个目标刷新操作。这是因为当字线WL110和WL112的目标刷新操作的数量增加时(HIGH_ACT)，耦接到字线WL111的存储单元的数据会因为字线WL110和WL112的重复的激活-预充电操作而恶化。即，要经由目标刷新操作刷新的字线WL110和WL112的激活计数可能被增加，以导致字线WL111中的行锤纹。
图4是根据本发明的一个实施例的存储器件的配置图。
参见图4，存储器件可以包括多个存储体BK0至BK3、多个地址储存单元410_0至410_3、刷新计数器420以及控制电路430。
存储体BK0至BK3中的每个可以包括多个字线WL0至WL1023、多个位线BL0至BL127以及耦接在字线WL0至WL1023与位线BL0至BL127之间的多个存储单元MC。字线、位线以及存储单元的数量可以根据设计而改变。图4未示出存储体BK1至BK3的内部配置，而是简单地示出存储体BK1至BK3。
经由地址储存单元410_0至410_3中的每个，控制单元430可以在多个激活控制信号RACT<0:3>之中的对应的激活控制信号被激活时将选中的字线激活，以及在对应的激活控制信号被去激活时将选中的字线预充电。要激活和或要预充电的字线可以在激活操作期间通过输入地址IN_ADD来选择，可以在刷新信号REF被激活而目标刷新信号TREF被去激活的正常刷新操作期间通过计数地址CNT_ADD来选择，以及可以在刷新信号REF和目标刷新信号TREF都被激活的目标刷新操作期间通过目标地址TAR_ADD0至TAR_ADD3之中的对应目标地址来选择。例如，刷新信号REF可以在正常刷新操作的刷新时段或目标刷新操作的刷新时段期间被激活。此外，例如，目标刷新信号TREF可以在执行目标刷新操作的目标刷新时段期间被激活。
地址储存单元410_0至410_3中的每个可以分别对应于存储体BK0至BK3中的每个。地址储存单元410_0至410_3中的每个可以储存在对应的存储体中被激活的字线的地址。所述多个地址储存单元410_0至410_3可以在刷新信号REF和目标刷新信号TREF被激活的目标刷新时段输出目标地址TAR_ADD0至TAR_ADD3。当储存在地址储存单元410_0至410_3中的地址是第K字线的地址时，目标地址TAR_ADD0至TAR_ADD3可以对应于第(K-1)字线或第(K+1)字线的地址。
当激活控制信号RACT<0:3>之中的对应的激活控制信号被激活且多个锁存信号LAT<0:3>之中的对应的锁存信号被激活时，地址储存单元410_0至410_3中的每个可以储存输入地址IN_ADD。例如，当激活控制信号RACT<0>被激活且锁存信号LAT<0>被激活时，地址储存单元410_0可以储存输入地址IN_ADD。锁存信号LAT<0:3>可以根据设计以预定的周期或者在各种条件下被激活，且在彼此相邻的刷新命令之间被激活一次或更多次。
刷新计数器420可以产生计数地址CNT_ADD。刷新计数器420可以响应于第三刷新激活信号RACT<3>将计数地址CNT_ADD的值增加一。即，刷新计数器420可以通过每当存储体BK0至BK3全部经由正常刷新操作被刷新一次时执行计数，来改变计数地址CNT_ADD的值。当计数地址CNT_ADD的值增加一时，这可以指示，计数地址CNT_ADD被改变以在上次第K字线被选中的情况下在此次选择第(K+1)字线。然而，当目标刷新信号TREF被激活时，即使第三刷新激活信号RACT<3>被激活，刷新计数器420也不会对计数地址CNT_ADD计数。
控制电路430可以响应于刷新命令REFC来控制多个存储体BK0至BK3经由正常刷新操作来刷新。此时，多个存储体BK0至BK3之中的在当前的刷新命令REFC与先前的刷新命令REFC之间被执行过激活操作的存储体可以被控制为经由目标刷新操作来刷新，而其它存储体可以被控制为不经由目标刷新操作来刷新。当存储体被控制为不经由目标刷新操作来刷新时，存储体不执行目标刷新操作，而在执行目标刷新操作的目标刷新时段跳过目标刷新操作。
控制电路430可以响应于激活信号ACTP来激活多个存储体BK0至BK3之中的与存储体地址BA_ADD相对应的存储体，以及响应于预充电信号PREP来将被激活的存储体预充电。激活信号ACTP可以包括在激活命令被施加时被激活的脉冲信号，预充电信号PREP可以包括在预充电命令被施加时被激活的脉冲信号。
当刷新命令REFC被施加时，控制电路430可以控制存储体BK0至BK3以经由正常刷新操作和目标刷新操作中的至少一个来刷新。此时，仅在当前的刷新命令与先前的刷新命令之间已被激活的存储体可以被控制以经由目标刷新操作来刷新，而在当前的刷新命令REFC与先前的刷新命令REFC之间从未被激活的存储体可以被控制以不经由目标刷新操作来刷新。
在根据第一实施例的存储器件中，控制电路430可以控制未被执行目标刷新操作的存储体，使得该存储体在目标刷新时段期间既不执行正常刷新操作也不执行目标刷新操作。在根据第二实施例的存储器件中，控制电路430可以控制未被执行目标刷新操作的存储体，使得该存储体在目标刷新时段期间仅执行正常刷新操作。
图5A和图5B是分别图示根据第一实施例和根据第二实施例的图4的存储器件的操作的示图。
参见图5A和图5B，可以在刷新命令REFC被周期性地施加且刷新信号REF响应于刷新命令REFC被激活的刷新时段，执行存储体BK0至BK3的正常刷新操作或目标刷新操作。例如，可以在刷新信号REF被激活且目标刷新信号TREF被去激活的时段，执行正常刷新操作，而可以在刷新信号REF和目标刷新信号TREF都被激活的时段(即目标刷新时段)，执行目标刷新操作。激活控制信号RACT<0>可以在激活操作、正常刷新操作和目标刷新操作期间被激活。
图5A是图示根据第一实施例的存储器件的操作的示图。
图5A示出存储体BK0的激活操作在刷新命令REFC1与先前的刷新命令(图5A未示出)(ACT_OP)之间而不在刷新命令REFC1与刷新命令REFC2之间执行的情况。
由于存储体BK0的激活操作在刷新命令REFC1与先前的刷新命令之间被执行，因此正常刷新操作NR1和NR2以及目标刷新操作TR1和TR2可以响应于刷新命令REFC1而在存储体BK0中执行。当储存在地址储存单元410_0中的地址对应于字线WL111，字线WL112可以在第一目标刷新TR1期间被刷新，而字线WL110可以在第二目标刷新TR2期间被刷新，或者反之亦然。
由于存储体BK0的激活操作未在刷新命令REFC1与刷新命令REFC2之间被执行，因此仅正常刷新操作NR1和NR2可以响应于刷新命令REFC2而在存储体BK0中执行，而不执行任何目标刷新操作。
图5B是图示根据第二实施例的存储器件的操作的示图。
图5B示出存储体BK0的激活操作在刷新命令REFC1与先前的刷新命令(图5B未示出)(ACT_OP)之间而不在刷新命令REFC1与刷新命令REFC2之间执行的情况。
可以以与参照图5A描述的方式相同的方式来执行响应于刷新命令REFC1在存储体BK0中执行的刷新操作。
由于存储体BK0的激活操作未在刷新命令REFC1与刷新命令REFC2之间被执行，因此仅正常刷新操作NR1、NR2和NR3可以响应于刷新命令REFC2而在存储体BK0中执行，而不执行任何目标刷新操作。当不执行目标刷新操作时，根据第二实施例的存储器件可以在目标刷新时段执行正常刷新操作。在这种情况下，可以在较短的时间内刷新全部的字线。
如上面参照图3描述的，存储器件可以在激活操作期间储存特定字线的地址，以及响应于刷新命令经由目标刷新操作来刷新与该特定字线相邻的字线。在这种情况下，当目标刷新操作被重复多于一次时，特定字线的数据可能因行锤纹而恶化。因此，优选地，可以对特定字线的相邻字线中的每个仅执行目标刷新操作一次。
地址储存单元可以在激活操作期间储存地址。因此，当在特定的刷新命令与先前的刷新命令之间未执行激活操作时，没有地址可以储存在地址储存单元中，或者储存在地址储存单元中的地址可以是先前的刷新命令被施加之前储存的地址。然而，在后一情况下，目标刷新操作可以响应于先前的刷新命令而被执行。因此，当在特定的刷新命令与先前的刷新命令之间未执行激活操作时，不需要使用储存在地址储存单元中的地址来执行目标刷新操作。
当在特定的刷新命令与先前的刷新命令之间未执行激活操作时，图4的存储器件可以不响应于特定的刷新命令来执行目标刷新操作。因此，存储器件可以不使用储存在地址储存单元中的地址来执行两个或更多个目标刷新操作，这可以防止因目标刷新操作而发生的行锤纹。
图6是图4的控制电路430的配置图。
参见图6，控制电路430可以包括预刷新激活信号发生器610、刷新激活信号发生器620、存储体激活控制器630、脉冲信号发生器640以及刷新信号发生器650。
预刷新激活信号发生器610可以在刷新时段期间将多个预刷新激活信号FACTI<0:3>激活一次或更多次，多个预刷新激活信号FACTI<0:3>中的每个对应于存储体BK0至BK3中的一个。预刷新激活信号发生器610可以在刷新时段期间将预刷新激活信号FACTI<0:3>中的每个顺序地激活一次或更多次。
图7是图示预刷新激活信号发生器610的操作的波形图。
参见图7，预刷新激活信号发生器610可以在刷新时段期间将预刷新激活信号FACTI<0:3>顺序地激活四次。
在下文中，将基于预刷新激活信号FACTI<0>来描述控制电路430的操作。
在根据第一实施例的控制电路430中，刷新激活信号发生器620可以传送多个预刷新激活信号FACTI<0:3>分别作为多个刷新激活信号FACT<0:3>，但是在目标刷新时段期间，可以阻挡对应的激活控制信号未在当前的刷新命令与先前的刷新命令之间被激活的预刷新激活信号。
图8是图示根据第一实施例的图6的刷新激活信号发生器620的操作的示图。
参见图8，当在刷新信号REF被去激活的状态下激活控制信号RACT<0>被激活时，预刷新激活信号FACTI<0>可以在刷新信号REF被激活的刷新时段期间被传送作为刷新激活信号FACT<0>。另一方面，当在刷新信号REF被去激活的状态下激活控制信号RACT<0>从未被激活时，在刷新信号REF和目标刷新信号TREF被激活的目标刷新时段期间可以阻挡预刷新激活信号FACTI<0>。
存储体激活控制器630可以产生多个激活控制信号RACT<0:3>(多个激活控制信号RACT<0:3>中的每个对应于多个存储体BK0至BK3中的一个的激活操作)，以及可以将多个激活控制信号RACT<0:3>之中的与被激活的刷新激活信号相对应的激活控制信号激活。另外，存储体激活控制器630可以在激活信号ACTP被激活时将与存储体地址BA_ADD相对应的激活控制信号激活，以及在预充电信号PREP被激活时将激活的激活控制信号去激活。
例如，存储体激活控制器630可以在刷新激活信号FACT<0>被激活时在预定时段期间将激活控制信号RACT<0>激活，在激活信号ACTP被激活时将与存储体地址BA_ADD相对应的激活控制信号RACT<0>激活，以及在预充电信号PREP被激活时将激活的激活控制信号RACT<0>去激活。
当刷新信号REF被去激活时，脉冲信号发生器640可以产生在预定时段期间被激活的刷新结束脉冲REFP。因此，在刷新时段结束的时间点处，刷新结束脉冲REFP可以被激活。
当施加刷新命令REFC时，刷新信号发生器650可以将在预定时段期间被激活的刷新信号REF使能。当施加刷新命令REFC预定次数时，刷新信号发生器650可以将在预定时段期间被激活的刷新信号TREF使能。
图9是根据第一实施例的图6的刷新激活信号发生器620的配置图。
参见图9，刷新激活信号发生器620可以包括多个信号发生单元910至940。信号发生单元910至940中的每个可以包括内部节点NO1、锁存器911、驱动单元912以及信号传输单元913。在图9中，仅示出信号发生单元910的内部配置，其余的信号发生单元910至940可以采用相同的方式来配置和操作。
当在除了刷新时段之外的时段，对应的激活控制信号RACT<0>被激活时，驱动单元912可以将内部节点NO1的电压驱动到第一电平(例如到高电平)。当刷新时段结束时，驱动单元912可以将内部节点NO1的电压驱动到第二电平(例如，低电平)。驱动单元912可以包括晶体管N和P、反相器INV1和INV2、以及与非门NAND1和NAND2。
驱动单元912可以响应于激活控制信号RACT<0>、刷新信号REF、复位信号RSTB以及刷新结束脉冲REFP来驱动内部节点NO1。当激活控制信号RACT<0>被激活例如到高电平时，在刷新信号REF被去激活例如到低电平的状态下，驱动单元912可以将内部节点NO1驱动到高电平，因为晶体管P导通。另外，当复位信号RSTB被激活例如到低电平时，或者当刷新结束脉冲PREF被激活例如到高电平时，驱动单元912可以将内部节点NO1驱动到低电平，因为晶体管N导通。
当内部节点NO1被驱动到高电平时，节点NO2可以被驱动到低电平。当内部节点NO1未被驱动单元912驱动时，耦接在内部节点NO1与节点NO2之间的锁存器911可以将内部节点NO1的电压保持为恒定电平。锁存器911可以包括反相器INV3和INV4。
信号传输单元913可以在正常刷新操作期间传送预刷新激活信号FACTI<0>作为刷新激活信号FACT<0>。另外，在目标刷新操作期间，当内部节点NO1的电压处在高电平时，信号传输单元913可以传送预刷新激活信号FACTI<0>作为刷新激活信号FACT<0>，以及在目标刷新操作期间，当内部节点NO1的电压处在低电平时，信号传输单元913可以阻挡预刷新激活信号FACTI<0>，以便不传送预刷新激活信号FACTI<0>作为刷新激活信号FACT<0>。信号传输单元913可以包括与非门NAND3和与门AND。
由于在目标刷新信号TREF被去激活(例如，低电平)时与非门NAND3的输出NO3变成高电平，因此可以传送预刷新激活信号FACTI<0>作为刷新激活信号FACT<0>。由于当目标刷新信号TREF被激活且节点NO2的电压处在低电平时与非门NAND3的输出NO3变成高电平，因此可以传送预刷新激活信号FACTI<0>作为刷新激活信号FACT<0>。由于当目标刷新信号TREF被激活且节点NO2的电压处在高电平时与非门NAND3的输出NO3变成低电平，因此预刷新激活信号FACTI<0>可以被阻挡，且刷新激活信号FACT<0>可以不被激活。
根据本发明的实施例的刷新控制电路可以包括上面描述的预刷新激活信号发生器610、刷新激活信号发生器620以及脉冲信号发生器640。
根据本发明的实施例，存储器件可以执行目标刷新操作，以防止因行锤纹而可能发生的储存在存储单元中的数据的恶化。
另外，存储器件还可以防止因目标刷新操作而可能发生的储存在存储单元中的数据的恶化。
尽管已经出于说明的目的描述了各个实施例，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的精神和或范围的情况下，可以进行各种改变和修改。
例如，要注意，前述实施例中的逻辑门和晶体管的位置和类型可以根据输入信号的极性而不同地实现。

Claims (24)

1.一种存储器件包括：
至少一个存储体；以及
控制电路，适用于：
响应于刷新命令经由第一刷新操作来刷新所述至少一个存储体；以及
当激活操作在当前的刷新命令与先前的刷新命令之间执行时，经由第二刷新操作刷新所述至少一个存储体。
2.如权利要求1所述的存储器件，其中，存储器件包括多个存储体，且其中，控制电路控制除了在当前的刷新命令与先前的刷新命令之间执行了激活操作的所述至少一个存储体之外的存储体以跳过第二刷新操作。
3.如权利要求2所述的存储器件，其中，控制电路对所述多个存储体之中的被控制以跳过第二刷新操作的存储体额外地执行第一刷新操作。
4.如权利要求1所述的存储器件，其中，第一刷新操作包括正常刷新操作，正常刷新操作用于将所述至少一个存储体的多个字线顺序地刷新，以及
第二刷新操作包括目标刷新操作，目标刷新操作用于将所述至少一个存储体的所述多个字线之中的与在给定的时间点被激活的字线相邻的字线刷新。
5.如权利要求4所述的存储器件，其中，给定的时间点包括在当前的刷新命令与先前的刷新命令之间的时间点。
6.如权利要求2所述的存储器件，其中，控制电路包括：
预刷新激活信号发生器，适用于在执行第一刷新操作或第二刷新操作的刷新时段期间将多个预刷新激活信号激活一次或更多次，所述多个预刷新激活信号中的每个对应于存储体中的一个；以及
刷新激活信号发生器，适用于传送所述多个预刷新激活信号分别作为多个刷新激活信号，以及在第二刷新操作期间，阻挡对应的激活控制信号在当前的刷新命令与先前的刷新命令之间未被激活的预刷新激活信号。
7.如权利要求6所述的存储器件，其中，控制电路还包括：
存储体激活控制器，适用于产生多个激活控制信号，以及适用于响应于激活命令来将与存储体地址相对应的激活控制信号激活，或者适用于将所述多个激活控制信号之中的与被激活的刷新激活信号相对应的激活控制信号激活，所述多个激活控制信号中的每个对应于所述多个存储体中的一个存储体的激活操作。
8.如权利要求6所述的存储器件，其中，刷新激活信号发生器包括多个信号发生单元，且
信号发生单元中的每个包括：
锁存器，适用于将内部节点的电压锁存；以及
驱动单元，适用于当对应的激活控制信号在除了刷新时段之外的时段被激活时将内部节点的电压驱动到第一电平，以及当刷新时段结束时将内部节点的电压驱动到第二电平。
9.如权利要求8所述的存储器件，其中，信号发生单元中的每个还包括：
信号传输单元，适用于在第一刷新操作期间传送对应的预刷新激活信号作为对应的刷新激活信号，在第二刷新操作期间当内部节点的电压处在第一电平时，传送对应的预刷新激活信号作为对应的刷新激活信号，以及在第二刷新操作期间当内部节点的电压处在第二电平时，阻挡对应的预刷新激活信号。
10.一种存储器件包括：
多个存储体；
刷新计数器，适用于产生刷新地址；
多个地址储存单元，适用于储存所述多个存储体之中的对应的存储体的字线的地址；以及
控制电路，适用于响应于刷新命令经由第一刷新操作来刷新所述多个存储体中的与刷新地址相对应的字线，以及经由第二刷新操作来将所述多个存储体之中在当前的刷新命令与先前的刷新命令之间执行了激活操作的存储体中的、与对应于储存在对应的地址储存单元中的地址的字线相邻的字线刷新。
11.如权利要求10所述的存储器件，其中，控制电路控制所述多个存储体之中的除了在当前的刷新命令与先前的刷新命令之间执行了激活操作的存储体之外的存储体，以跳过第二刷新操作。
12.如权利要求11所述的存储器件，其中，刷新计数器通过每当所有的存储体经由第一刷新操作被刷新一次时执行计数，来改变刷新地址。
13.如权利要求11所述的存储器件，其中，所述多个地址储存单元储存在给定的时间点被激活的字线的地址。
14.如权利要求11所述的存储器件，其中，控制电路对所述多个存储体之中的被控制以跳过第二刷新操作的存储体额外地执行第一刷新操作。
15.如权利要求10所述的存储器件，其中，控制电路包括：
预刷新激活信号发生器，适用于在执行第一刷新操作或第二刷新操作的刷新时段期间，将多个预刷新激活信号激活一次或更多次，所述多个预刷新激活信号中的每个对应于存储体中的一个；以及
刷新激活信号发生器，适用于传送所述多个预刷新激活信号分别作为多个刷新激活信号，以及在第二刷新操作期间，阻挡对应的激活控制信号在当前的刷新命令与先前的刷新命令之间未被激活的预刷新激活信号。
16.如权利要求15所述的存储器件，其中，控制电路还包括：
存储体激活控制器，适用于产生多个激活控制信号，以及适用于响应于激活命令来将与存储体地址相对应的激活控制信号激活，或者适用于将所述多个激活控制信号之中的与被激活的刷新激活信号相对应的激活控制信号激活，所述多个激活控制信号中的每个对应于所述多个存储体中的一个存储体的激活操作。
17.如权利要求15所述的存储器件，其中，刷新激活信号发生器包括多个信号发生单元，且
信号发生单元中的每个包括：
锁存器，适用于将内部节点的电压锁存；以及
驱动单元，适用于当对应的激活控制信号在除了刷新时段之外的时段被激活时将内部节点的电压驱动到第一电平，以及当刷新时段结束时将内部节点的电压驱动到第二电平。
18.如权利要求17所述的存储器件，其中，信号发生单元中的每个还包括：
信号传输单元，适用于在第一刷新操作期间传送对应的预刷新激活信号作为对应的刷新激活信号，在第二刷新操作期间当内部节点的电压处在第一电平时，传送对应的预刷新激活信号作为对应的刷新激活信号，以及在第二刷新操作期间当内部节点的电压处在第二电平时，阻挡对应的预刷新激活信号。
19.一种存储器件包括：
多个存储体；
多个地址储存单元，适用于储存所述多个存储体之中的与对应的存储体的字线相对应的地址；以及
控制电路，适用于响应于刷新命令经由第一刷新操作来刷新所述多个存储体，以及经由第二刷新操作来将在地址被储存在所述多个地址储存单元之中的对应的地址储存单元中之后未经由第二刷新操作刷新的存储体刷新。
20.如权利要求19所述的存储器件，其中，控制电路控制除了地址被储存在所述多个地址储存单元之中的对应的地址储存单元中之后未经由第二刷新操作刷新的存储体之外的存储体，以跳过第二刷新操作。
21.如权利要求20所述的存储器件，其中，第一刷新操作包括正常刷新操作，正常刷新操作用于将所述多个存储体的多个字线顺序地刷新，以及
第二刷新操作包括目标刷新操作，目标刷新操作用于将与对应于储存在对应的地址储存单元中的地址的字线相邻的字线刷新。
22.如权利要求20所述的存储器件，其中，地址储存单元中的每个储存在所述多个存储体之中的对应的存储体的字线之中的在给定的时间点被激活的字线的地址。
23.如权利要求20所述的存储器件，其中，控制电路对所述多个存储体之中的被控制以跳过第二刷新操作的存储体额外地执行第一刷新操作。
24.如权利要求20所述的存储器件，还包括：
刷新计数器，适用于产生用于在所述多个存储体中选择要经由第一刷新操作来刷新的字线的刷新地址。
CN201610445847.XA 2015-11-18 2016-06-20 刷新控制电路及包括其的存储器件 Active CN106710621B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0161690 2015-11-18
KR1020150161690A KR102432701B1 (ko) 2015-11-18 2015-11-18 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치

Publications (2)

Publication Number Publication Date
CN106710621A true CN106710621A (zh) 2017-05-24
CN106710621B CN106710621B (zh) 2020-10-30

Family

ID=58691310

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610445847.XA Active CN106710621B (zh) 2015-11-18 2016-06-20 刷新控制电路及包括其的存储器件

Country Status (3)

Country Link
US (2) US9842640B2 (zh)
KR (1) KR102432701B1 (zh)
CN (1) CN106710621B (zh)

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655627B (zh) * 2018-04-19 2019-04-01 華邦電子股份有限公司 記憶體裝置及其刷新方法
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
WO2019222960A1 (en) * 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
CN110619902A (zh) * 2017-06-21 2019-12-27 联发科技股份有限公司 用于存储器系统的刷新控制方法
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN111292789A (zh) * 2018-12-06 2020-06-16 爱思开海力士有限公司 半导体存储器件及其操作方法
US10825505B2 (en) 2018-12-21 2020-11-03 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11257535B2 (en) 2019-02-06 2022-02-22 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11270750B2 (en) 2018-12-03 2022-03-08 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US11398265B2 (en) 2019-08-20 2022-07-26 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US11424005B2 (en) 2019-07-01 2022-08-23 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11568918B2 (en) 2019-08-22 2023-01-31 Micron Technology, Inc. Apparatuses, systems, and methods for analog accumulator for determining row access rate and target row address used for refresh operation
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11610622B2 (en) 2019-06-05 2023-03-21 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
KR102420640B1 (ko) * 2016-03-17 2022-07-15 에스케이하이닉스 주식회사 반도체장치
KR102468728B1 (ko) * 2016-08-23 2022-11-21 에스케이하이닉스 주식회사 리프레쉬 제어 회로, 반도체 메모리 장치 및 그의 동작 방법
KR102436992B1 (ko) * 2016-09-21 2022-08-29 에스케이하이닉스 주식회사 리프레시 제어 장치
KR102591121B1 (ko) * 2016-09-28 2023-10-19 에스케이하이닉스 주식회사 반도체장치
KR20190074691A (ko) 2017-12-20 2019-06-28 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US10580510B2 (en) * 2017-12-22 2020-03-03 Nanya Technology Corporation Test system and method of operating the same
JP6576480B2 (ja) 2018-01-16 2019-09-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのデータリフレッシュ方法
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
KR20210016981A (ko) * 2019-08-06 2021-02-17 에스케이하이닉스 주식회사 로우 해머 방지 회로, 로우 해머 방지 회로를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템
JP6975298B1 (ja) 2020-09-03 2021-12-01 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. 半導体記憶装置
KR102412680B1 (ko) * 2020-10-20 2022-06-23 윈본드 일렉트로닉스 코포레이션 반도체 기억장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153283A (ja) * 1995-11-29 1997-06-10 Nec Corp 半導体記憶装置
CN1274161A (zh) * 1999-03-19 2000-11-22 株式会社东芝 半导体存储装置
CN102855925A (zh) * 2011-06-29 2013-01-02 爱思开海力士有限公司 自我刷新控制电路和包含自我刷新控制电路的存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603694B1 (en) * 2002-02-05 2003-08-05 Infineon Technologies North America Corp. Dynamic memory refresh circuitry
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
KR101977665B1 (ko) * 2012-07-12 2019-08-28 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
KR20140139849A (ko) * 2013-05-28 2014-12-08 에스케이하이닉스 주식회사 메모리 및 이를 포함 하는 메모리 시스템
US9355689B2 (en) 2013-08-20 2016-05-31 Oracle International Corporation Detection of multiple accesses to a row address of a dynamic memory within a refresh period
KR102122892B1 (ko) * 2013-09-25 2020-06-15 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR20150040477A (ko) 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 반도체 메모리를 포함하는 전자 장치 및 이의 동작 방법
US9978440B2 (en) * 2014-11-25 2018-05-22 Samsung Electronics Co., Ltd. Method of detecting most frequently accessed address of semiconductor memory based on probability information
US9349431B1 (en) * 2015-03-17 2016-05-24 Qualcomm Incorporated Systems and methods to refresh storage elements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153283A (ja) * 1995-11-29 1997-06-10 Nec Corp 半導体記憶装置
CN1274161A (zh) * 1999-03-19 2000-11-22 株式会社东芝 半导体存储装置
CN102855925A (zh) * 2011-06-29 2013-01-02 爱思开海力士有限公司 自我刷新控制电路和包含自我刷新控制电路的存储器

Cited By (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US11315619B2 (en) 2017-01-30 2022-04-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
CN110619902B (zh) * 2017-06-21 2021-09-07 联发科技股份有限公司 用于存储器系统的刷新控制方法
CN110619902A (zh) * 2017-06-21 2019-12-27 联发科技股份有限公司 用于存储器系统的刷新控制方法
TWI655627B (zh) * 2018-04-19 2019-04-01 華邦電子股份有限公司 記憶體裝置及其刷新方法
WO2019222960A1 (en) * 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11626152B2 (en) 2018-05-24 2023-04-11 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11694738B2 (en) 2018-06-19 2023-07-04 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11081160B2 (en) 2018-07-02 2021-08-03 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
US11532346B2 (en) 2018-10-31 2022-12-20 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
US11955158B2 (en) 2018-10-31 2024-04-09 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
US11935576B2 (en) 2018-12-03 2024-03-19 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
US11315620B2 (en) 2018-12-03 2022-04-26 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
US11270750B2 (en) 2018-12-03 2022-03-08 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN111292789B (zh) * 2018-12-06 2023-09-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN111292789A (zh) * 2018-12-06 2020-06-16 爱思开海力士有限公司 半导体存储器件及其操作方法
US10825505B2 (en) 2018-12-21 2020-11-03 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11222683B2 (en) 2018-12-21 2022-01-11 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US12002501B2 (en) 2018-12-26 2024-06-04 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11257535B2 (en) 2019-02-06 2022-02-22 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11521669B2 (en) 2019-03-19 2022-12-06 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11309012B2 (en) 2019-04-04 2022-04-19 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11600326B2 (en) 2019-05-14 2023-03-07 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell and associated comparison operation
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11984148B2 (en) 2019-05-31 2024-05-14 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11798610B2 (en) 2019-06-04 2023-10-24 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11610622B2 (en) 2019-06-05 2023-03-21 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11854618B2 (en) 2019-06-11 2023-12-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11424005B2 (en) 2019-07-01 2022-08-23 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11699476B2 (en) 2019-07-01 2023-07-11 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US11398265B2 (en) 2019-08-20 2022-07-26 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US11568918B2 (en) 2019-08-22 2023-01-31 Micron Technology, Inc. Apparatuses, systems, and methods for analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11417383B2 (en) 2019-08-23 2022-08-16 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11715512B2 (en) 2019-10-16 2023-08-01 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11749331B2 (en) 2020-08-19 2023-09-05 Micron Technology, Inc. Refresh modes for performing various refresh operation types
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11810612B2 (en) 2020-12-18 2023-11-07 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Also Published As

Publication number Publication date
US10049718B2 (en) 2018-08-14
US20180061485A1 (en) 2018-03-01
KR20170058022A (ko) 2017-05-26
CN106710621B (zh) 2020-10-30
US20170140811A1 (en) 2017-05-18
KR102432701B1 (ko) 2022-08-16
US9842640B2 (en) 2017-12-12

Similar Documents

Publication Publication Date Title
CN106710621A (zh) 刷新控制电路及包括其的存储器件
US11361808B2 (en) Apparatuses and methods for selective row refreshes
CN105679359B (zh) 半导体存储器件
US9396786B2 (en) Memory and memory system including the same
US11158373B2 (en) Apparatuses, systems, and methods for determining extremum numerical values
US9691466B1 (en) Memory device including refresh controller
TW201903767A (zh) 半導體記憶體裝置
CN104240745B (zh) 半导体存储装置和包括其的存储系统
US9165634B2 (en) Semiconductor memory device and refresh control system
CN105304115B (zh) 存储器件
CN104376867B (zh) 存储器和包括存储器的存储器系统
CN105989870B (zh) 存储器件和包括存储器件的存储系统
US9042156B2 (en) Semiconductor memory device and semiconductor device
CN109727624A (zh) 具有双单元模式的存储器件及其刷新方法
US20150085563A1 (en) Memory and memory system including the same
US9514798B2 (en) Address storage circuit and memory and memory system including the same
CN105304118B (zh) 地址发生电路和具有该地址发生电路的存储器件
US9734888B2 (en) Address storage circuit and memory and memory system including the same
CN106158004A (zh) 存储器件及包括存储器件的存储系统
KR102003851B1 (ko) 메모리 및 이를 포함하는 메모리 시스템
KR100941660B1 (ko) 반도체 기억 장치 및 워드 디코더 제어 방법
CN106158005A (zh) 半导体存储器件和包括半导体存储器件的存储系统
KR20060079288A (ko) 슈도 에스램의 리프레쉬 제어 회로
CN105845169B (zh) 半导体器件及其驱动方法
US9263123B2 (en) Memory device and a method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant