CN104376867B - 存储器和包括存储器的存储器系统 - Google Patents

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Abstract

一种存储器，包括：第一单元块，包括多个第一字线组和一个或更多个第一冗余字线组，一个或更多个第一冗余字线组中的每个对应于多个命中信号中的一个命中信号；第二单元块，包括多个第二字线组和一个或更多个第二冗余字线组，一个或更多个第二冗余字线组中的每个对应于多个命中信号中的一个命中信号；以及控制单元，适用于响应于第一输入地址而选择单元块和字线，以及基于在第一输入地址之后输入的输入地址刷新选择的字线，而当通过第一输入地址选择的第一选择字线与冗余字线相邻时，响应于第一输入地址和命中信号而刷新与第一选择字线相邻的一个或更多个相邻字线，其中，第一输入地址在目标刷新部分中被第一个输入。

Description

存储器和包括存储器的存储器系统
相关申请的交叉引用
本申请要求2013年8月13日提交的申请号为10-2013-0096031的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及存储器和包括所述存储器的存储器系统。
背景技术
存储器的存储器单元包括用作开关的晶体管和用于储存电荷(即，数据)的电容器。根据存储器单元中的电容器是否储存电荷，即根据电容器的两个端子之间的电位是高还是低，可以将数据的逻辑电平判定为高电平(逻辑“1”)或低电平(逻辑“0”)。
由于数据以积累的电荷的形式储存在电容器中，所以理想情况是储存的电荷没有功耗。然而，由于金属氧化物半导体(MOS)晶体管的PN结会导致发生电流泄漏，所以储存的初始电荷会被放电，且因而储存的数据会丢失。为了防止这种数据丢失，需要读取储存在存储器单元中的数据，并且在数据丢失之前基于读取的数据对存储器单元进行再充电。对存储器单元进行再充电的操作被称为刷新操作。应周期性地执行刷新操作以保持储存的数据。
图1是说明用于描述字线干扰的存储器中包括的单元阵列的一部分的图。
在图1中，“WLK-1”、“WLK”和“WLK+1”表示依次设置在单元阵列中的三个字线。由“HIGH_ACT”指示的字线WLK表示频繁激活的字线，其具有大量激活次数或者高的激活频率，而字线WLK-1和WLK+1表示相邻字线，其被设置成与频繁激活的WLK相邻。“CELL_K-1”、“CELL_K”和“CELL_K+1”分别表示与字线WLK-1、WLK和WLK+1耦接的存储器单元。存储器单元CELL_K-1、CELL_K和CELL_K+1分别包括单元晶体管TR_K-1、TR_K和TR_K+1以及单元电容器CAP_K-1、CAP_K和CAP_K+1。供作参考，“BL”和“BL+1”表示位线。
当频繁激活的字线WLK被激活或预充电时，相邻字线WLK-1和WLK+1的电压由于发生在字线WLK、WLK-1和WLK+1之间的耦合现象而增大或减小。因此，影响单元电容器CAP_K-1、CAP_K和CAP_K+1中储存的电荷量。因此，当频繁激活的字线WLK在激活状态和预充电状态之间切换时，单元电容器CAP_K-1和CAP_K+1中储存的数据可能会由于单元电容器CAP_K-1和CAP_K+1中储存的电荷量的变化而丢失。
另外，当字线在激活状态和预充电状态之间切换时会产生电磁波，而电磁波允许电子流入与相邻字线耦接的存储器单元中包括的单元电容器或从其流出。结果，存储器单元中储存的数据可能会丢失。
发明内容
各种示例性实施例涉及提供一种存储器和存储器系统，用于通过刷新相邻字线来防止耦接至与频繁激活的字线相邻的相邻字线的存储器单元中的数据丢失。
此外，各种示例性实施例涉及提供一种存储器和存储器系统，用于即使在频繁激活的字线是替换正常字线的冗余字线时，也防止耦接至与频繁激活的字线相邻的相邻字线的存储器单元中的数据丢失。
在一个示例性实施例中，存储器可以包括：第一单元块，其包括多个第一字线组和一个或更多个第一冗余字线组，多个第一字线组中的每个第一字线组具有两个或更多个第一字线，一个或更多个第一冗余字线组中的每个第一冗余字线组具有两个或更多个第一冗余字线并且对应于多个命中信号中的一个命中信号；第二单元块，其包括多个第二字线组和一个或更多个第二冗余字线组，多个第二字线组中的每个第二字线组具有两个或更多个第二字线，一个或更多个第二冗余字线组中的每个第二冗余字线组具有两个或更多个第二冗余字线并且对应于多个命中信号中的一个命中信号；以及控制单元，其适用于响应于第一输入地址而选择单元块和字线，以及基于在第一输入地址之后输入的输入地址刷新选择的字线，而当通过第一输入地址选择的第一选择字线与冗余字线相邻时，响应于第一输入地址和命中信号而刷新与第一选择字线相邻的一个或更多个相邻字线，其中，第一输入地址在目标刷新部分中被第一个输入。
在一个示例性实施例中，一种存储器系统可以包括存储器和存储器控制器，存储器包括：第一单元块，第一单元块适用于包括多个第一字线组和一个或更多个第一冗余字线组，多个第一字线组中的每个第一字线组具有两个或更多个第一字线，一个或更多个第一冗余字线组中的每个第一冗余字线组具有两个或更多个第一冗余字线并且对应于多个命中信号中的一个命中信号；以及第二单元块，第二单元块适用于包括多个第二字线组和一个或更多个第二冗余字线组，多个第二字线组中的每个第二字线组具有两个或更多个第二字线，一个或更多个第二冗余字线组中的每个第二冗余字线组具有两个或更多个第二冗余字线并且对应于多个命中信号中的一个命中信号，其中，存储器响应于第一输入地址而选择单元块和字线，并且基于在第一输入地址之后输入的输入地址刷新选择的字线，而在通过第一输入字线选择的第一选择字线与冗余字线相邻时响应于第一输入地址和命中信号而刷新与第一选择字线相邻的一个或更多个相邻字线，其中，第一输入地址在目标刷新部分中被第一个输入；存储器控制器适用于在检测到要执行目标刷新操作的字线时控制存储器进入目标刷新部分，以及在目标刷新操作期间施加用于选择存储器中的检测字线的一个或更多个地址。
附图说明
图1是说明用于描述字线干扰的存储器中包括的单元阵列的一部分的图；
图2是描述用于刷新与频繁激活的字线相邻的相邻字线的目标刷新操作的时序图；
图3是说明根据本发明的示例性实施例的存储器的框图；
图4是说明图3中所示的控制单元的详细框图；
图5是说明图4中所示的单元块选择单元的详细框图；
图6是说明图4中所示的命中信号发生单元的详细框图；
图7是说明图4中所示的目标刷新控制单元的详细框图；
图8是说明图4中所示的字线控制信号发生单元的详细框图；
图9是说明图4中所示的冗余控制单元的框图；以及
图10是说明根据本发明的示例性实施例的存储器系统的框图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本文所陈列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。在本公开中，附图标记直接对应于在本发明的各种附图和实施例中相同编号的部分。还应注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
附图并非按比例绘制，在某些情况下，为了清楚地说明实施例的特征，可能对比例做夸大处理。
在下文中，当字线在刷新操作中响应于激活命令而被激活时，与激活的字线耦接的存储器单元被刷新。另外，刷新字线可以表示刷新与相应的字线耦接的存储器单元。
在下文中，频繁激活的字线可以表示激活次数等于或大于参考数目的字线，或者激活频率满足预定条件(例如，高于参考频率)的字线。相邻字线可以表示与频繁激活的字线相邻设置以及允许与其耦接的存储器单元的数据受频繁激活的字线的激活或预充电操作的影响的字线。
图2是描述用于刷新与频繁激活的字线相邻的相邻字线的目标刷新操作的时序图。
参见图2，命令MODE_SET、ACT和PRE以及地址ADD1至ADD3和ADD_SET可以与时钟信号CLK同步地输入。
存储器可以包括多个字线WL1至WLN以及一个或更多个冗余字线RWL1至RWLM，多个字线WL1至WLN中的每个字线与多个存储器单元(未示出)耦接。
当检测到频繁激活的字线HIGH_ACT_WL时，存储器控制器(未示出)可以施加用于设定存储器的操作模式的命令MODE_SET。命令MODE_SET可以包括用于存储器的模式寄存器设定(MRS)命令。存储器控制器可以将地址ADD_SET与命令MODE_SET一起施加至存储器。存储器可以响应于命令MODE_SET和地址ADD_SET而进入目标刷新部分TRR_SECTION。
在存储器进入目标刷新部分TRR_SECTION之后，存储器控制器可以顺序施加激活命令ACT和预充电命令PRE至存储器，并且可以与上述命令一起施加与频繁激活的字线HIGH_ACT_WL相对应的地址ADD1和用于选择与频繁激活的字线HIGH_ACT_WL相邻的相邻字线ADJ1_WL和ADJ2_WL的地址ADD2和ADD3。
当完成目标刷新操作时，存储器控制器可以将用于存储器的地址ADD_SET与命令MODE_SET一起施加至存储器以终止目标刷新部分。存储器可以响应于命令MODE_SET和地址ADD_SET而终止目标刷新部分TRR_SECTION。
如左侧图所示，当频繁激活的字线HIGH_ACT_WL是字线WL1至WLN中的一个时，当地址ADD2和ADD3被施加到存储器时，相邻字线ADJ1_WL和ADJ2_WL被选择并且被激活或预充电，且因而正常地执行目标刷新操作。
如右侧图所示，由于替换正常字线的原因，当频繁激活的字线HIGH_ACT_WL是冗余字线RWL1至RWLM中的一个时，当地址ADD2和ADD3被施加到存储器时，错误字线WRONG_WL1和WRONG_WL2(并非与频繁激活的字线HIGH_ACT_WL相邻的相邻字线ADJ1_WL和ADJ2_WL)被选择并且被激活或预充电，且因而目标刷新操作被异常地执行。
由于可以通过从存储器外部输入的地址来选择冗余字线，所以需要一种用于对冗余字线正常地执行目标刷新操作的方法。
图3是说明根据本发明的示例性实施例的存储器的框图。
如图3所示，存储器可以包括：命令输入单元310、地址输入单元320、命令译码器330、模式设定单元340、地址译码器350、控制单元360、第一单元块BLK1和第二单元块BLK2。图3说明除了与本发明没有直接关系的其他操作(诸如读取操作、写入操作等)相关的配置之外的存储器中与激活操作和目标刷新操作有关的配置。
将参照图3来描述存储器。
命令输入单元310可以接收从存储器控制器(未示出)施加的命令CMD，并且地址输入单元320可以接收从存储器控制器施加的地址ADD。命令CMD和地址ADD中的每个可以包括多比特信号。
命令译码器330可以对经由命令输入单元310输入的命令CMD译码，以及产生激活命令ACT、预充电命令PRE和模式设定命令MODE_SET。当命令信号CMD的组合表示激活命令ACT时，激活命令ACT可以被激活，当命令信号CMD的组合表示预充电命令PRE时，预充电命令PRE可以被激活，以及当命令信号CMD的组合表示模式设定命令MODE_SET时，模式设定命令MODE_SET可以被激活。另外，命令译码器330可以对命令信号CMD译码，并且产生用于刷新操作、读取操作、写入操作等的其他命令，但是由于它们与本发明没有直接关系，所以省略其描述和说明。
地址译码器350可以对经由地址输入单元320输入的地址ADD<0:A>译码，并且可以产生多个译码信号LAX0<0:1>、LAX<0:B>和LAXA<0:1>。译码信号LAX0<0:1>可以通过对地址ADD<0:A>的最低比特ADD<0>译码来获得，而译码信号LAXA<0:1>可以通过对地址ADD<0:A>的用于选择块的比特ADD<A>(在下文中，被称为“块选择比特”)译码来获得。译码信号LAX<0:B>可以通过对地址ADD<0:A>的其他比特ADD<1:A-1>(在下文中，被称为“组选择比特”)译码来获得。
最低比特ADD<0>可以是用于选择字线组或冗余字线组中包括的两个或更多个字线中的一个字线的比特。例如，当最低比特ADD<0>具有“0”值时，字线组中的第一个设置的字线可以被选择；而当最低比特ADD<0>具有“1”值时，字线组中的最后设置的字线可以被选择。当最低比特ADD<0>具有“0”值时，译码信号LAX0<0:1>的第一比特LAX0<0>可以被激活；而当最低比特ADD<0>具有“1”值时，译码信号LAX0<0:1>的第二比特LAX0<1>可以被激活。
当块选择比特ADD<A>具有“0”值时，第一单元块BLK1可以被选择，而当块选择比特ADD<A>具有“1”值时，第二单元块BLK2可以被选择。当块选择比特ADD<A>具有“0”值时，译码信号LAXA<0:1>的第一比特LAXA<0>可以被激活，而当块选择比特ADD<A>具有“1”值时，译码信号LAXA<0:1>的第二比特LAXA<1>可以被激活。
第一单元块BLK1可以包括多个第一字线组WG1_1至WG1_N和一个或更多个第一冗余字线组RWG1_1至RWG1_M，其中，多个第一字线组WG1_1至WG1_N中的每个第一字线组包括两个或更多个第一字线WL1_1和WL1_2，一个或更多个第一冗余字线组RWG1_1至RWG1_M中的每个第一冗余字线组包括两个或更多个第一冗余字线RWL1_1和RWL1_2以替换多个第一字线组WG1_1至WG1_N中的至少一个。如图3所示，在第一单元块BLK1中，多个第一字线组WG1_1至WG1_N可以顺序设置，并且一个或更多个第一冗余字线组RWG1_1至RWG1_M可以顺序设置在多个第一字线组WG1_1至WG1_N中的最后设置的第一字线组之后。
第二单元块BLK2可以包括多个第二字线组WG2_1至WG2_N和一个或更多个第二冗余字线组RWG2_1至RWG2_M，其中，多个第二字线组WG2_1至WG2_N中的每个第二字线组包括两个或更多个第二字线WL2_1和WL2_2，一个或更多个第二冗余字线组RWG2_1至RWG2_M中的每个第二冗余字线组包括两个或更多个第二冗余字线RWL2_1和RWL2_2以替换多个第二字线组WG2_1至WG2_N中的至少一个。如图3中所示，在第二单元块BLK2中，多个第二字线组WG2_1至WG2_N可以顺序设置，并且一个或更多个第二冗余字线组RWG2_1至RWG2_M可以顺序设置在多个第二字线组WG2_1至WG2_N中的最后设置的第二字线组之后。
被冗余字线RWL1_1、RWL1_2、RWL2_1和RWL2_2替换的字线WL1_1、WL1_2、WL2_1和WL2_2可以是“正常字线”。
冗余字线组RWG1_1至RWG1_M和RWG2_1至RWG2_M中的每个可以对应于多个命中信号HIT1至HIT8(图4中所示)中的一个命中信号。字线组中的各个字线可以采用从“WLx_1”至“WLx_2”的次序设置，而冗余字线组中的各个冗余字线可以采用从“RWLx_1”至“RWLx_2”的次序设置。以下描述将作为每个单元块包括四个冗余字线组(即，其中M＝4的情况)的实例而提供。单元块BLK1和BLK2包括多个位线，并且存储器单元MC与位线和字线耦接。由于根据本发明的示例性实施例的存储器与字线的访问相关，所以省略了位线的说明。
当模式设定命令MODE_SET被激活时，模式设定单元340可以基于地址ADD<0:A>来设定存储器的操作模式。当模式设定命令MODE_SET被激活，并且输入地址ADD<0:A>对应于目标刷新部分的入口时，模式设定单元340可以将进入信号TRR_ENTRY激活。当模式设定命令MODE_SET被激活，并且输入地址ADD<0:A>对应于目标刷新部分的结尾时，模式设定单元340可以激活终止信号TRR_EXIT。存储器可以在进入信号TRR_ENTRY被激活时进入目标刷新部分，并且可以在终止信号TRR_EXIT被激活时终止目标刷新部分。
控制单元360可以选择单元块和字线，并且可以激活和预充电选择单元块中的选择字线。在这种情况下，通过激活和预充电目标刷新部分中的选择字线来对选择字线执行刷新操作。
当基于输入地址ADD<0:A>选择的字线未被冗余字线替换时，选择的字线可以是与输入地址ADD<0:A>相对应的正常字线。当基于输入地址ADD<0:A>选择的字线被冗余字线替换时，选择的字线可以是替换基于输入地址ADD<0:A>选择的字线的冗余字线。
在下文中，将详细描述存储器执行正常激活操作的情况和存储器在目标刷新部分中执行激活操作(即，目标刷新操作)的情况。
正常激活操作
当激活命令ACT被激活时，控制单元360可以激活字线。在这种情况下，控制单元360可以基于输入地址ADD<0:A>来选择要激活的单元块和字线。控制单元360可以基于输入地址ADD<0:A>来选择字线或冗余字线。
当读取命令或写入命令被激活时，控制单元360可以从与激活的字线耦接的存储器单元中读取数据或向所述存储器单元写入数据。当预充电命令PRE在读取操作或写入操作完成之后被激活时，控制单元360可以预充电激活的字线。
目标刷新操作
在目标刷新操作期间，存储器可以刷新与基于第一输入地址ADD1<0:A>选择的字线相邻的一个或更多个相邻字线。当选择的字线是单元块中第K个设置的字线时，一个或更多个相邻字线可以包括第K+1个设置的第一相邻字线和第K-1个设置的第二相邻字线。
当模式设定命令MODE_SET被激活时，模式设定单元340可以响应于输入地址ADD<0:A>而激活进入信号TRR_ENTRY。当目标刷新操作完成时，模式设定单元340可以在模式设定命令MODE_SET被激活时响应于输入地址ADD<0:A>而将终止信号TRR_EXIT激活。存储器进入目标刷新部分的方法和存储器终止目标刷新部分的方法可以根据设计而改变，并且存储器可以使用通过对从外部输入的命令信号CMD译码而获得的命令直接进入目标刷新部分或直接终止目标刷新部分。
在存储器进入目标刷新部分之后，可以输入命令信号CMD以将激活命令ACT激活三次，并且第一输入地址至第三输入地址ADD1<0:A>、ADD2<0:A>和ADD3<0:A>可以与命令信号CMD一起被顺序输入。第二输入地址ADD2<0:A>和第三输入地址ADD3<0:A>可以是与对应于第一输入地址ADD1<0:A>的字线相邻的字线的地址。例如，当第一输入地址ADD1<0:A>对应于第K个设置的字线时，第二输入地址ADD2<0:A>可以对应于第K+1个设置的字线，而第三输入地址ADD3<0:A>可以对应于第K-1个设置的字线。
在目标刷新部分期间，控制单元360可以选择第一单元块BLK1和第二单元块BLK2中与第一输入地址ADD1<0:A>相对应的单元块。即，控制单元360可以不考虑第二输入地址ADD2<0:A>和第三输入地址ADD3<0:A>而保持与第一输入地址ADD1<0:A>相对应的单元块被选择的状态。
当激活命令ACT在目标刷新部分中首先被激活时，控制单元360可以激活基于第一输入地址ADD1<0:A>选择的字线。此后，当预充电命令PRE被激活时，可以对激活的字线预充电。
以下描述了当基于第一输入地址ADD1<0:A>选择的字线不与冗余字线相邻时，即当选择的字线是除第一字线组WG1_N中的第一字线WL1_2和第二字线组WG2_N中的第二字线WL2_2之外的字线时的情况，在下文中被称为“第一情况”。
当第二激活命令ACT和第三激活命令ACT在目标刷新部分中被激活时，控制单元360可以激活分别与第二输入地址ADD2<0:A>和第三输入地址ADD3<0:A>相对应的字线。当相应的预充电命令PRE被激活时，每个激活的字线被预充电。与第二输入地址ADD2<0:A>和第三输入地址ADD3<0:A>相对应的字线可以分别是第一相邻字线和第二相邻字线。
当与第二输入地址ADD2<0:A>和第三输入地址ADD3<0:A>相对应的第一相邻字线和第二相邻字线被替换时，控制单元360可以不激活替换第一相邻字线和第二相邻字线的冗余字线。这是因为替换第一相邻字线和第二相邻字线的冗余字线不与基于第一输入地址ADD1<0:A>选择的字线相邻。
以下描述了当基于第一输入地址ADD1<0:A>选择的字线是单元块中最后设置的字线时，即当选择的字线是第一字线组WG1_N中的第一字线WL1_2或第二字线组WG2_N中的第二字线WL2_2时的情况，在下文中被称为“第二情况”。
在第二情况中，一个或更多个相邻字线可以包括：第一设置的冗余字线，诸如第一冗余字线组RWG1_1中的第一冗余字线RWL1_1或第二冗余字线组RWG2_1中的第二冗余字线RWL2_1，在下文中被称为“第一相邻字线”；和最后设置的字线前的字线，诸如第一字线组WG1_N中的第一字线WL1_1或第二字线组WG2_N中的第二字线WL2_1，在下文中被称为“第二相邻字线”。
当第二激活命令ACT被激活时，控制单元360可以不考虑第二输入地址ADD2<0:A>而激活第一相邻字线。此后，当预充电命令PRE被激活时，激活的字线可以被预充电。当第三激活命令ACT被激活时，控制单元360可以基于第三输入地址ADD3<0:A>激活第二相邻字线。此后，当预充电命令PRE被激活时，激活的字线可以被预充电。
以下描述了当基于第一输入地址ADD1<0:A>选择的字线是单元块中的第一设置的冗余字线时，即当选择的字线是第一冗余字线组RWG1_1中的第一冗余字线RWL1_1或第二冗余字线组RWG2_1中的第二冗余字线RWL2_1时的情况，在下文中被称为“第三情况”。
在第三情况中，一个或更多个相邻字线可以包括：设置在单元块中第一设置的冗余字线之后的冗余字线，诸如第一冗余字线组RWG1_1中的第一冗余字线RWL1_2或第二冗余字线组RWG2_1中的第二冗余字线RWL2_2，在下文中被称为“第一相邻字线”；和单元块中最后设置的字线，诸如第一字线组WG1_N中的第一字线WL1_2或第二字线组WG2_N中的第二字线WL2_2，在下文中被称作为“第二相邻字线”。
以下描述当基于第一输入地址ADD1<0:A>选择的字线是单元块中除了第一设置的冗余字线之外的冗余字线时，即当选择的字线是除了第一冗余字线组RWG1_1中的第一冗余字线RWL1_1和第二冗余字线组RWG2_1中的第二冗余字线RWL2_1之外的冗余字线时的情况，在下文中被称为“第四情况”。
在第四情况中，一个或更多个相邻字线可以包括设置在基于第一输入地址ADD1<0:A>选择的冗余字线之前或之后的冗余字线，在下文中分别被称为“第一相邻字线和第二相邻字线”。
在第三情况和第四情况中，当第二激活命令ACT和第三激活命令ACT被激活时，控制单元360可以不考虑第二输入地址ADD2<0:A>和第三输入地址ADD3<0:A>而激活第一相邻字线和第二相邻字线。
如上所述，当基于第一输入地址ADD1<0:A>选择的字线与冗余字线相邻时，存储器可以刷新第一相邻字线和第二相邻字线，而不使用第二输入地址ADD2<0:A>和第三输入地址ADD3<0:A>。因此，即使当与第一输入地址ADD1<0:A>相对应的字线被替换时，也可以正常地执行目标刷新操作。另外，当执行目标刷新操作时，保持通过第一输入地址ADD1<0:A>选择的单元块被选择的状态。因此，即使当输入与另一个单元块相对应的地址时，也可以对选择的单元块正常地执行目标刷新操作。
图4是说明图3中所示的控制单元360的详细框图。
如图4所示，控制单元360可以包括：激活控制单元410、命中信号发生单元420、目标刷新控制单元430、字线控制信号发生单元440、单元块选择单元450和460、第一字线控制单元470以及第二字线控制单元480。
激活控制单元410可以产生激活信号RACT以控制选自第一单元块BLK1和第二单元块BLK2的单元块的激活操作。激活控制单元410可以在激活命令ACT被激活时激活激活信号RACT，以及可以在预充电命令PRE被激活时将激活信号RACT去激活。激活控制单元410可以产生激活脉冲信号ACT_PUL。激活脉冲信号ACT_PUL可以是在激活命令ACT被激活之后经过预定时段时被激活的脉冲信号。
单元块选择单元450和460可以从第一单元块BLK1和第二单元块BLK2中选择与地址ADD<0:A>的块选择比特ADD<A>相对应的单元块。单元块选择单元450和460可以在目标刷新部分期间选择与第一输入地址ADD1<0:A>的块选择比特ADD1<A>相对应的单元块。单元块选择单元450和460可以包括第一单元块选择单元450和第二单元块选择单元460。
第一单元块选择单元450可以在译码信号LAXA<0:1>的第一比特LAXA<0>或第一冗余使能信号RXEN1被激活时激活第一块信号BLK1_SEL。第一单元块选择单元450可以在第一目标控制信号RDECN_LAT被激活时更新第一块信号BLK1_SEL的状态，以及可以在第一目标控制信号RDECN_LAT被去激活时保持第一块信号BLK1_SEL的状态。
第二单元块选择单元460可以在译码信号LAXA<0:1>的第二比特LAXA<1>或第二冗余使能信号RXEN2被激活时激活第二块信号BLK2_SEL。第二单元块选择单元460可以在第一目标控制信号RDECN_LAT被激活时更新第二块信号BLK2_SEL的状态，以及可以在第一目标控制信号RDECN_LAT被去激活时保持第二块信号BLK2_SEL的状态。
命中信号发生单元420产生多个命中信号HIT1至HIT8、BLK1_HIT和BLK2_HIT。命中信号发生单元420可以响应于地址ADD<0:A>的组选择比特ADD<1:A-1>而激活多个命中信号HIT1至HIT8以及第一块命中信号BLK1_HIT和第二块命中信号BLK2_HIT。命中信号发生单元420可以储存一个或更多个失效地址，将组选择比特ADD<1:A-1>与储存的失效地址相比较，以及当存在与组选择比特ADD<1:A-1>相同的失效地址时将命中信号HIT1至HIT8中的一个激活。
第一命中信号HIT1至第四命中信号HIT4可以分别对应于第一冗余字线组RWG1_1至RWG1_M，第五命中信号HIT5至第八命中信号HIT8可以分别对应于第二冗余字线组RWG2_1至RWG2_M。供作参考，失效地址可以是在存储器制造过程期间被检测到缺陷的字线组的地址。
命中信号发生单元420可以在第一命中信号HIT1至第四命中信号HIT4中的任何一个被激活时激活第一块命中信号BLK1_HIT，以及可以在第五命中信号HIT5至第八命中信号HIT8中的任何一个被激活时激活第二块命中信号BLK2_HIT。
目标刷新控制单元430可以产生执行目标刷新操作所需的第一目标控制信号至第六目标控制信号RDECN_LAT、RDECM、RDECP、RDECN、TXRED和LASTEN。
目标刷新控制单元430可以在正常激活操作期间将第一目标控制信号RDECN_LAT激活，并且在进入目标刷新部分时将第一目标控制信号RDECN_LAT去激活，同时仅在目标刷新部分中的第一刷新操作期间响应于激活脉冲信号ACT_PUL而将第一目标控制信号RDECN_LAT激活。第一目标控制信号RDECN_LAT可以用于在目标刷新部分中锁存第一刷新操作期间输入或产生的信号。
当在目标刷新部分中通过第一输入地址ADD1<0:A>选择的字线是每个冗余字线组中第一设置的冗余字线RWL1_1或RWL2_1时(第三情况)，目标刷新控制单元430可以在第三刷新操作期间激活第二目标控制信号RDECM。当在目标刷新部分中通过第一输入地址ADD1<0:A>选择的字线是每个冗余字线组中最后设置的冗余字线RWL1_2或RWL2_2时，目标刷新控制单元430可以在第二刷新操作期间激活第三目标控制信号RDECP。目标刷新控制单元430可以在第二目标控制信号RDECM和第三目标控制信号RDECP被去激活的部分中激活第四目标控制信号RDECN。
在第二情况中，目标刷新控制单元430可以在第二刷新操作期间激活第五目标控制信号TXRED。第五目标控制信号TXRED可以用于激活在第二情况中被选择的单元块的冗余字线。在第三情况中，目标刷新控制单元430可以在第二刷新操作期间激活第六目标控制信号LASTEN。第六目标控制信号LASTEN可以用于激活在第三情况中被选择的单元块的正常字线。
响应于第一命中信号HIT1至第八命中信号HIT8、第一块命中信号BLK1_HIT和第二块命中信号BLK2_HIT、译码信号LAX0<0:1>和LAX<0:B>、以及第一目标控制信号至第六目标控制信号RDECN_LAT、RDECM、RDECP、RDECN、TXRED和LASTEN，字线控制信号发生单元440可以产生用于控制多个字线WL1_1、WL1_2、WL2_1和WL2_2以及多个冗余字线RWL1_1、RWL1_2、RWL2_1和RWL2_2的多个字线控制信号NXE、RAX<0:3>、BAX0<0:1>和BAX<0:B>。
当单元块中选择的字线未被冗余字线替换时，第一字线控制信号NXE可以被激活，而当选择的字线被冗余字线替换时，第一字线控制信号NXE被去激活。多个第三字线控制信号BAX0<0:1>和BAX<0:B>用于选择单元块中包括冗余字线的字线中的一个字线。
当第一块信号BLK1_SEL被激活时，第一字线控制单元470可以激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:B>而被选择的字线。第一字线控制单元470可以包括第一冗余控制单元471和第一字线驱动器472。第一冗余控制单元471可以响应于第一块命中信号BLK1_HIT和第一目标控制信号RDECN_LAT而产生第一冗余使能信号RXEN1，以及可以响应于激活信号RACT、第一冗余使能信号RXEN1、第五目标控制信号TXRED、第六目标控制信号LASTEN和激活脉冲信号ACT_PUL而产生第一冗余字线使能信号RWEN1。第一字线驱动器472可以在第一冗余字线使能信号RWEN1被去激活时激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:B>而被选择的字线，以及可以在第一冗余字线使能信号RWEN1被激活时激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:B>而被选择的冗余字线。
当第二块信号BLK2_SEL被激活时，第二字线控制单元480可以激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:B>而被选择的字线。第二字线控制单元480可以包括第二冗余控制单元481和第二字线驱动器482。第二冗余控制单元481可以响应于第二块命中信号BLK2_HIT和第一目标控制信号RDECN_LAT而产生第二冗余使能信号RXEN2，并且可以响应于激活信号RACT、第二冗余使能信号RXEN2、第五目标控制信号TXRED、第六目标控制信号LASTEN和激活脉冲信号ACT_PUL而产生第二冗余字线使能信号RWEN2。第二字线驱动器482可以在第二冗余字线使能信号RWEN2被去激活时激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:B>而被选择的字线，以及可以在第二冗余字线使能信号RWEN2被激活时激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:B>而被选择的冗余字线。
图5是说明图4中所示的第一单元块选择单元450的详细框图。在图5中，由于第二单元块选择单元460具有与第一单元块选择单元450大体相同的结构，所以在图5中将第一单元块选择单元450作为一个实例进行描述。
如图5所示，第一单元块选择单元450可以包括锁存器LATCH1和LATCH2、晶体管P1、N1、N2和N3。
当未执行激活操作和目标刷新操作时，激活信号RACT被去激活，并且晶体管P1被导通以将节点A预充电至高电平。当执行激活操作或目标刷新操作时，激活信号RACT被激活，并且晶体管P1被关断以响应于节点B的电压而判定节点A的电压。
当第一字线控制信号NXE被激活且译码信号LAXA<0:1>的第一比特LAXA<0>被激活时，晶体管N2被导通，且因而节点B可以被下拉至低电平。当第一冗余使能信号RXEN1被激活时，晶体管N3被导通，因而节点B可以被下拉至低电平。当晶体管N2和N3都被关断时，节点B被浮置。当节点B被下拉时，节点A可以在激活脉冲信号ACT_PUL被激活的状态下被下拉至低电平。当节点B被浮置时，节点A的电压可以在激活脉冲信号ACT_PUL被激活的状态下保持在高电平。
当第一目标控制信号RDECN_LAT被激活时，锁存器LATCH1被激活以将节点A的电压反相并作为第一块信号BLK1_SEL传送，并且锁存器LATCH2被去激活。当第一目标控制信号RDECN_LAT被去激活时，锁存器LATCH1被去激活，并且锁存器LATCH2被激活以保持第一块信号BLK1_SEL的状态。因此，当节点A的电压在第一目标控制信号RDECN_LAT被激活的状态下为低电平时，第一块信号BLK1_SEL被激活至高电平。当节点A的电压在第一目标控制信号RDECN_LAT被激活的状态下为高电平时，第一块信号BLK1_SEL被去激活至低电平。
图6是说明图4所示的命中信号发生单元420的详细框图。
如图6所示，命中信号发生单元420可以包括：多个地址储存单元610_1至610_8、第一命中信号发生单元620、第二命中信号发生单元630、第一块命中信号发生单元640和第二块命中信号发生单元650。
多个地址储存单元610_1至610_8中的每个可以储存要被替换的字线组的地址，并且可以输出储存的值STO1<1:A-1>至STO8<1:A-1>。
第一命中信号发生单元620可以通过将储存在地址储存单元610_1至610_8中的值STO1<1:A-1>至STO4<1:A-1>与组选择比特ADD<1:A-1>进行比较来产生第一命中信号HIT1至第四命中信号HIT4。第一命中信号发生单元620可以在组选择比特ADD<1:A-1>与值STO1<1:A-1>相同时激活第一命中信号HIT1，在组选择比特ADD<1:A-1>与值STO2<1:A-1>相同时激活第二命中信号HIT2，在组选择比特ADD<1:A-1>与值STO3<1:A-1>相同时激活第三命中信号HIT3，以及在组选择比特ADD<1:A-1>与值STO4<1:A-1>相同时激活第四命中信号HIT4。当命中信号HIT1至HIT4中的任何一个被激活时，第一块命中信号发生单元640可以激活第一块命中信号BLK1_HIT。
第二命中信号发生单元630可以通过将储存在地址储存单元中的值STO5<1:A-1>至STO8<1:A-1>与组选择比特ADD<1:A-1>进行比较来产生第五命中信号HIT5至第八命中信号HIT8。第二命中信号发生单元630可以在组选择比特ADD<1:A-1>与值STO5<1:A-1>相同时激活第五命中信号HIT5，在组选择比特ADD<1:A-1>与值STO6<1:A-1>相同时激活第六命中信号HIT6，在组选择比特ADD<1:A-1>与值STO7<1:A-1>相同时激活第七命中信号HIT7，以及在组选择比特ADD<1:A-1>与值STO8<1:A-1>相同时激活第八命中信号HIT8。当命中信号HIT5至HIT8中的任何一个被激活时，第二块命中信号发生单元650可以激活第二块命中信号BLK2_HIT。
图7是说明图4所示的目标刷新控制单元430的详细框图。
如图7所示，目标刷新控制单元430可以包括部分信号发生单元710以及第一目标控制信号发生单元至第三目标控制信号发生单元720、730和740。
部分信号发生单元710可以在进入信号TRR_ENTRY被激活时激活表示目标刷新部分的部分信号TRR_EN，并且可以在终止信号TRR_EXIT被激活时将部分信号TRR_EN去激活。
第一目标控制信号发生单元720可以响应于部分信号TRR_EN、激活信号RACT、第一字线控制信号NXE、激活脉冲信号ACT_PUL和地址ADD<0:A>的最低比特ADD<0>而产生第一目标控制信号至第四目标控制信号RDECN_LAT、RDECM、RDECP和RDECN。第一目标控制信号发生单元720可以包括多个移位单元SF1至SF3、多个锁存单元LAT1和LAT2、以及多个门AND1至AND8和NAND1至NAND5。供作参考，在移位单元SF1至SF3中，“I”可以表示输入端子，“O”可以表示输出端子，“E”可以表示使能端子，“S”可以表示形成高输出值的设定端子，以及“R”可以表示形成低输出值的复位端子。在锁存单元LAT1至LAT4中，“I”可以表示输入端子，“O”可以表示输出端子，以及“E”可以表示使能端子。在锁存单元LAT1至LAT4的每个中，当其使能端子E被激活时，通过输入端子I输入的信号被锁存，以作为锁存值被输出至输出端子O；而当使能端子E被去激活时，保持输出端子O的锁存值。
当部分信号TRR_EN被去激活至低电平时，多个移位单元SF1至SF3不执行移位操作，并且通过多个移位单元SF1至SF3的输出端子O输出的输出值B<0>、B<1>和B<2>可以分别是高(HIGH)、低(LOW)和低(LOW)。当部分信号TRR_EN被激活时，多个移位单元SF1至SF3可以响应于激活信号RACT而执行移位操作。多个移位单元SF1至SF3可以在第一刷新操作期间将输出值B<0>、B<1>和B<2>输出为HIGH、LOW和LOW；在第二刷新操作期间将输出值B<0>、B<1>和B<2>输出为LOW、HIGH和LOW；以及在第三刷新操作期间将输出值B<0>、B<1>和B<2>输出为LOW、LOW和HIGH。
当部分信号TRR_EN被去激活至低电平时，门NAND3输出被激活至高电平的第一目标控制信号RDECN_LAT，而与门NAND2的输出无关。当部分信号TRR_EN被激活至高电平并且第一移位单元SF1的输出值B<0>是高电平时，第一目标控制信号RDECN_LAT可以在激活脉冲信号ACT_PUL被激活的部分中被激活。因此，第一目标控制信号RDECN_LAT可以在除了目标刷新部分之外的部分中被激活，可以在进入目标刷新部分时被去激活，然后可以在目标刷新部分中在第一刷新操作期间被激活。
当部分信号TRR_EN被去激活时，中间信号REDEN可以是低电平，而当部分信号TRR_EN被激活时，中间信号REDEN可以在基于第一输入地址ADD1<0:A>选择的字线是正常字线时为低电平，而在基于第一输入地址ADD1<0:A>选择的字线是冗余字线时为高电平。当第一目标控制信号RDECN_LAT被激活时，锁存单元LAT1可以锁存第一字线控制信号NXE的反相值，并且可以输出锁存值。中间信号REDEN可以在部分信号TRR_EN被去激活至低电平时为低电平，并且可以在部分信号TRR_EN被激活至高电平时具有与锁存单元LAT1的锁存值相同的值。
当第一目标控制信号RDECN_LAT被激活时，锁存单元LAT2可以锁存最低比特ADD<0>并且输出锁存值。因此，锁存单元LAT2的锁存值可以在除了目标刷新部分之外的部分中与最低比特ADD<0>相同，并且可以在目标刷新部分中与第一输入地址ADD1<0:A>的最低比特ADD1<0>相同。
当部分信号TRR_EN被去激活时，门AND7和AND3分别输出被去激活至低电平的第二目标控制信号RDECM和第三目标控制信号RDECP，而与门AND2和AND6的输出无关。在部分信号TRR_EN被激活的情况下，当中间信号REDEN是高电平，并且锁存单元LAT2的锁存值是低电平(即，与第一输入地址ADD1<0:A>相对应的字线是字线组中第一设置的字线)时，在第三移位单元SF3的输出值B<2>为高电平的部分中第二目标控制信号RDECM可以被激活至高电平。在部分信号TRR_EN被激活时，中间信号REDEN为高电平，并且锁存单元LAT2的锁存值为高电平(即，与第一输入地址ADD1<0:A>相对应的字线是字线组中最后设置的字线)，在第二移位单元SF2的输出值B<1>为高电平的部分中第三目标控制信号RDECP可以被激活至高电平。
因此，第二目标控制信号RDECM和第三目标控制信号RDECP可以在除了目标刷新部分之外的部分中被去激活。当与第一输入地址ADD1<0:A>相对应的字线在目标刷新部分中被替换时，当与第一输入地址ADD1<0:A>相对应的字线是字线组中第一设置的字线时，第二目标控制信号RDECM可以在第三刷新操作期间被激活，而当与第一输入地址ADD1<0:A>相对应的字线是字线组中最后设置的字线时，第三目标控制信号RDECP可以在第二刷新操作期间被激活。
当第二目标控制信号RDECM和第三目标控制信号RDECP被去激活时，第一目标控制信号发生单元720可以激活第四目标控制信号RDECN。
第二目标控制信号发生单元730可以包括锁存单元LAT3以及多个门AND9和AND10。门AND10可以检测出基于输入地址ADD<0:A>选择的字线是单元块中最后设置的字线的情况。例如，当字线具有按照位置的次序依次增加的地址值时，单元块中最后设置的字线的字线选择比特ADD<0:A-1>可以是最大值。即，当单元块中最后设置的字线的所有字线选择比特ADD<0:A-1>的值都为高时，门AND10的输出可以被激活至高电平。当字线选择比特ADD<0:A-1>的值对应于单元块中最后设置的字线时，门AND10可以由激活其输出的其他电路来替换。当第一目标控制信号RDECN_LAT被激活时，锁存单元LAT3可以锁存门AND10的输出并且输出锁存值。当中间信号REDEN为低并且第二移位单元SF2的输出值B<1>为高时，门AND9可以将锁存单元LAT3的锁存值作为第五目标控制信号TXRED传送。
因此，当基于第一输入地址ADD1<0:A>选择的字线是最后设置的字线时，诸如是单元块中第一字线组WG1_N的第一字线WL1_2或第二字线组WG2_N的第二字线WL2_2时，第五目标控制信号TXRED可以在第二刷新操作期间被激活。
第三目标控制信号发生单元740可以包括锁存单元LAT4以及多个门AND11和AND12。门AND12可以检测出基于输入地址ADD<0:A>选择的字线是单元块中第一设置的冗余字线的情况。当第二字线控制信号RAX<0:3>中的与单元块中第一设置的冗余字线组RWG1_1或RWG2_1相对应的第一比特RAX<0>被激活至高电平，并且最低比特ADD<0>对应于字线组中的第一设置的字线，即ADD<0>＝0时，门AND12可以将其输出激活。当第一目标控制信号RDECN_LAT被激活时，锁存单元LAT4可以锁存门AND12的输出并输出锁存值。当第二目标控制信号RDECM被激活时，门AND11可以将锁存单元LAT4的锁存值作为第六目标控制信号LASTEN传送。
因此，当基于第一输入地址ADD1<0:A>选择的字线是单元块中的第一设置的冗余字线时，第六目标控制信号LASTEN可以在第三刷新操作期间被激活。
图8是说明图4中所示的字线控制信号发生单元440的详细框图。
如图8所示，字线控制信号发生单元440可以包括第一字线控制信号发生单元810至第三字线控制信号发生单元830。
第一字线控制信号发生单元810可以包括锁存单元LAT1以及多个门OR1和NOR1。在第一块命中信号BLK1_HIT或第二块命中信号BLK1_HIT被激活至高电平时，门OR1的输出可以被激活至高电平。因此，当与输入地址ADD<0:A>相对应的字线在第一单元块BLK1或第二单元块BLK2中被替换时，门OR1的输出可以被激活。当第一目标控制信号RDECN_LAT被激活时，锁存单元LAT1可以锁存门OR1的输出并输出锁存值。即，锁存单元LAT1可以在第一目标控制信号RDECN_LAT被激活时锁存第一块命中信号BLK1_HIT或第二块命中信号BLK2_HIT。门NOR1可以在第五目标控制信号TXRED被去激活至低电平时将锁存单元LAT1的锁存值反相并将其作为第一字线控制信号NXE传送，以及在第五目标控制信号TXRED被激活至高电平时将第一字线控制信号NXE去激活至低电平。
因此，第一字线控制信号NXE是表示选择单元块中的正常字线是否将被激活的信号，其中，第一字线控制信号NXE可以在正常字线被激活时被激活，并且可以在正常字线被去激活(低)即冗余字线被激活时被去激活。
第二字线控制信号发生单元820可以响应于命中信号HIT1至HIT8而产生具有多个比特的第二字线控制信号RAX<0:3>。第二字线控制信号发生单元820可以包括多个门OR2至OR5。门OR2可以在第一命中信号HIT1或第五命中信号HIT5被激活时将第一比特RAX<0>激活至高电平，门OR3可以在第二命中信号HIT2或第六命中信号HIT6被激活时将第二比特RAX<1>激活至高电平，门OR4可以在第三命中信号HIT3或第七命中信号HIT7被激活时将第三比特RAX<2>激活至高电平，以及门OR5可以在第四命中信号HIT4或第八命中信号HIT8被激活时将第四比特RAX<3>激活至高电平。
第二字线控制信号中的第一比特RAX<0>至第四比特RAX<3>分别对应于单元块中的第一冗余字线组RWG1_1至RWG1_M和第二冗余字线组RWG2_1至RWG2_M。第一比特RAX<0>可以对应于第一冗余字线组RWG1_1和第二冗余字线组RWG2_1，第二比特RAX<1>可以对应于第一冗余字线组RWG1_2和第二冗余字线组RWG2_2，第三比特RAX<2>可以对应于第一冗余字线组RWG1_3和第二冗余字线组RWG2_3，以及第四比特RAX<3>可以对应于第一冗余字线组RWG1_4和第二冗余字线组RWG2_4，即其中M＝4的情况。
第三字线控制信号发生单元830可以包括锁存单元831、传送单元832和发生单元833。锁存单元831可以响应于第一目标控制信号RDECN_LAT而锁存第二字线控制信号RAX<0:3>，并且将其作为锁存的第二字线控制信号RAX_LAT<0:3>输出。因此，在除了目标刷新部分之外的部分中，每当字线被激活时，锁存的第二字线控制信号RAX_LAT<0:3>的值被更新，而在目标刷新部分中，锁存的第二字线控制信号RAX_LAT<0:3>的值可以保持在第一刷新操作期间确定的值。
传送单元832可以根据响应于第二控制信号至第四控制信号RDECM、RDECP和RDECN而设定的关系来将锁存的第二字线控制信号RAX_LAT<0:3>作为传送信号RAX_TS<0:3>传送。如表1中所示，传送单元832可以将锁存的第二字线控制信号RAX_LAT<0:3>作为传送信号RAX_TS<0:3>传送。
表1
RDECN被激活 RDECP被激活 RDECM被激活
RAX_LAT<0> RAX_TS<0> RAX_TS<1> RAX_TS<3>
RAX_LAT<1> RAX_TS<1> RAX_TS<2> RAX_TS<0>
RAX_LAT<2> RAX_TS<2> RAX_TS<3> RAX_TS<1>
RAX_LAT<3> RAX_TS<3> RAX_TS<0> RAX_TS<2>
发生单元833可以根据响应于第一字线控制信号NXE、第五目标控制信号TXRED和第六目标控制信号LASTEN而确定的关系将译码信号LAX<0:1>和LAX<0:B>、以及传送信号RAX_TS<0:3>作为多个第三字线控制信号BAX0<0:1>和BAX<0:B>传送。
当第一字线控制信号NXE被激活时，发生单元833可以将译码信号LAX<0:1>和LAX<0:B>作为第三字线控制信号BAX0<0:1>和BAX<0:B>传送。当第一字线控制信号NXE被去激活时，发生单元833可以将译码信号LAX<0:1>和传送信号RAX_TS<0:3>分别作为第三字线控制信号BAX0<0:1>和BAX<0:3>传送。当第五目标控制信号TXRED被激活时，发生单元833可以激活第三字线控制信号BAX0<0:1>和BAX<0:B>中与单元块中的第一设置的冗余字线相对应的第三字线控制信号，例如BAX0<0>和BAX<0>。当第六目标控制信号LASTEN被激活时，发生单元833可以激活第三字线控制信号BAX0<0:1>和BAX<0:B>中与单元块中的最后设置的冗余字线相对应的第三字线控制信号，例如BAX0<1>和BAX<0:B>的一部分。
图9是说明图4中所示的第一冗余控制单元471的详细框图。在图9中，由于第二冗余控制单元481具有与第一冗余控制单元471大体相同的结构，所以在图9中将第一冗余控制单元471作为一个实例进行描述。
如图9所示，第一冗余控制单元471可以包括：锁存单元LAT6、锁存器LATCH3、多个门OR6和AND13、以及多个晶体管P2和N4。
当未执行激活操作或目标刷新操作时，激活信号RACT被去激活，并且晶体管P2被导通，使得节点C可以被预充电至高电平。当执行激活操作或目标刷新操作时，激活信号RACT被激活，并且晶体管P2被关断，使得节点C的电压可以根据晶体管N4是否导通来确定。当晶体管N4导通时，节点C被下拉使得第一冗余字线使能信号RWEN1可以被激活至高电平。当晶体管N4被关断时，节点C保持在预充电的状态，使得第一冗余字线使能信号RWEN1可以被去激活至低电平。
当第一目标控制信号RDECN_LAT被激活时，锁存单元LAT6可以锁存第一块命中信号BLK1_HIT，并且输出第一冗余使能信号RXEN1。当第一冗余使能信号RXEN1和第五目标控制信号TXRED中的任何一个被激活至高电平时，门OR6可以输出高电平。当门OR6的输出是高电平并且第六目标控制信号LASTEN被去激活至低电平时，门AND13在激活脉冲ACT_PUL被激活至高电平的部分期间输出高电平。晶体管N4在门AND13的输出为高电平的部分中被导通。
因此，当第一冗余使能信号RXEN1被激活时、或者当第五目标控制信号TXRED被激活时，第一冗余控制单元471响应于激活脉冲ACT_PUL而将第一冗余字线使能信号RWEN1激活，并且在第六目标控制信号LASTEN被激活时将第一冗余字线使能信号RWEN1去激活。以这种方式，第一冗余字线使能信号RWEN1仅在第一单元块BLK1中的冗余字线被激活时可以被激活。
在第一块信号BLK1_SEL被激活，并且第一冗余字线使能信号RWEN1被去激活时，第一字线驱动器472可以激活第三字线控制信号BAX0<0:1>和BAX<0:B>选择的字线；并且在第一冗余字线使能信号RWEN1被激活时，第一字线驱动器472可以激活多个第三字线控制信号BAX0<0:1>和BAX<0:B>选择的冗余字线。
以下将参照图3至9来描述存储器的操作。在以下描述中，假设选择第一单元块BLK1。
正常激活操作
由于不是目标刷新部分，所以目标刷新控制单元430可以激活第一目标控制信号RDECN_LAT和第四目标控制信号RDECN，并且可以将第二目标控制信号RDECM、第三目标控制信号RDECP、第五目标控制信号TXRED和第六目标控制信号LASTEN去激活。
当与输入地址ADD<0:A>相对应的字线未被替换时，命中信号发生单元420可以将所有的命中信号HIT1至HIT8、BLK1_HIT1和BLK2_HIT去激活，字线控制信号发生单元440可以激活第一字线控制信号NXE，并且基于译码信号LAX0<0:1>和LAX<0:B>产生第三字线控制信号BAX0<0:1>和BAX<0:B>。第一单元块选择单元450可以响应于第一字线控制信号NXE和译码信号LAXA<0:1>中的第一比特LAXA<0>而激活第一块信号BLK1_SEL。第一冗余控制单元471可以将第一冗余字线使能信号RWEN1去激活。由于第一冗余字线使能信号RWEN1被去激活，所以第一字线驱动器472可以激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:B>而选择的字线。
当与输入地址ADD<0:A>相对应的字线被替换时，其中假设字线被第一冗余字线组RWG1_1中的第一冗余字线RWL1_2替换，命中信号发生单元420激活第一命中信号HIT1和第一块命中信号BLK1_HIT，字线控制信号发生单元440可以将第一字线控制信号NXE去激活，并且激活第二字线控制信号RAX<0:3>中的第一比特RAX<0>。字线控制信号发生单元440可以通过锁存的第二字线控制信号RAX_LAT<0:3>和传送信号RAX_TS<0:3>将第二字线控制信号RAX<0:3>作为第三字线控制信号BAX<0:3>传送，并且将译码信号LAX0<0:1>作为第三字线控制信号BAX0<0:1>传送。第一冗余控制单元471可以锁存第一块命中信号BLK1_HIT以将第一冗余使能信号RXEN1激活，以及将第一冗余字线使能信号RWEN1激活。第一单元块选择单元450可以响应于第一冗余使能信号RXEN1而激活第一块信号BLK1_SEL。由于第一冗余字线使能信号RWEN1被激活，所以第一字线驱动器472可以激活响应于多个第三字线控制信号BAX0<0:1>和BAX<0:3>而选择的冗余字线。
目标刷新操作
第一目标刷新实例
命中信号发生单元420可以将所有的命中信号HIT1至HIT8、BLK1_HIT1和BLK2_HIT去激活。目标刷新控制单元430可以在进入目标刷新部分时将第一目标控制信号RDECN_LAT去激活，以及可以在第一刷新操作期间激活脉冲形式的第一目标控制信号RDECN_LAT并激活第四目标控制信号RDECN。
字线控制信号发生单元440可以在第一刷新操作期间激活第一字线控制信号NXE，并且在目标刷新部分期间保持激活的状态。因此，字线控制信号发生单元440可以在第一刷新操作至第三刷新操作期间，将译码信号LAX0<0:1>和LAX<0:B>作为第三字线控制信号BAX0<0:1>和BAX<0:B>传送。
第一单元块选择单元450可以在第一刷新操作期间响应于第一字线控制信号NXE和译码信号LAXA<0:1>的第一比特LAXA<0>而激活第一块信号BLK1_SEL，并且在目标刷新部分期间保持激活的状态。第一冗余控制单元471可以在第一刷新操作期间将第一冗余使能信号RXEN1和第一冗余字线使能信号RWEN1去激活，并且在目标刷新部分期间保持去激活的状态。
由于第一冗余字线使能信号RWEN1被去激活，所以第一字线驱动器472可以在第一刷新操作至第三刷新操作期间激活响应于第三字线控制信号BAX0<0:1>和BAX<0:B>而选择的字线。
第二目标刷新实例
命中信号发生单元420可以将所有的命中信号HIT1至HIT8、BLK1_HIT1和BLK2_HIT去激活。目标刷新控制单元430可以在进入目标刷新部分时将第一目标控制信号RDECN_LAT去激活，可以在第一刷新操作期间激活脉冲形式的第一目标控制信号RDECN_LAT，并且激活第四目标控制信号RDECN，以及可以在第二刷新操作期间激活第五目标控制信号TXRED。
字线控制信号发生单元440在第一刷新操作和第三刷新操作期间激活第一字线控制信号NXE，并且仅在第二刷新操作期间响应于第五目标控制信号TXRED而将第一字线控制信号NXE去激活。在第一刷新操作和第三刷新操作期间，字线控制信号发生单元440可以将译码信号LAX0<0:1>和LAX<0:B>作为第三字线控制信号BAX0<0:1>和BAX<0:B>传送。在第二刷新操作期间，字线控制信号发生单元440可以激活与第一设置的冗余字线相对应的第三字线控制信号BAX0<0>和BAX<0>，诸如第一单元块BLK1中的第一冗余字线组RWG1_1的第一冗余字线RWL1_1。
第一冗余控制单元471可以在第一刷新操作和第三刷新操作期间将第一冗余字线使能信号RWEN1去激活，并且可以在第二刷新操作期间响应于第五目标控制信号TXRED而将第一冗余字线使能信号RWEN1去激活。第一单元块选择单元450可以在第一刷新操作期间响应于第一字线控制信号NXE、和译码信号LAXA<0:1>中的第一比特LAXA<0>而激活第一块信号BLK1_SEL，并且在目标刷新部分期间保持激活的状态。
在第一刷新操作和第三刷新操作期间，由于第一冗余字线使能信号RWEN1被去激活，所以第一字线驱动器472可以激活响应于第三字线控制信号BAX0<0:1>和BAX<0:B>而选择的字线，诸如第一字线组WG1_N中的第一字线WL1_1和WL1_2。在第二刷新操作期间，由于第一冗余字线使能信号RWEN1被激活，所以第一字线驱动器472可以激活响应于第三字线控制信号BAX0<0:1>和BAX<0:3>而选择的冗余字线，诸如第一冗余字线组RWG1_1中的第一冗余字线RWL1_1。
第三目标刷新实例
第三实例描述了当基于第一输入地址ADD1<0:A>选择的字线是单元块中第一设置的冗余字线时的处理。
命中信号发生单元420可以在第一刷新操作期间激活第一命中信号HIT1和第一块命中信号BLK1_HIT。目标刷新控制单元430可以在进入目标刷新部分时将第一目标控制信号RDECN_LAT去激活，在第一刷新操作期间激活脉冲形式的第一目标控制信号RDECN_LAT，在第一刷新操作和第二刷新操作时激活第四目标控制信号RDECN，以及在第三刷新操作期间激活第二目标控制信号RDECM和第六目标控制信号LASTEN。
字线控制信号发生单元440可以在第一刷新操作期间将第一字线控制信号NXE去激活，并且在目标刷新部分期间保持去激活的状态。字线控制信号发生单元440可以在第一刷新操作期间锁存第二字线控制信号RAX<0:3>，并且在目标刷新部分期间保持锁存的第二字线控制信号RAX_LAT<0:3>。传送单元832可以在第一刷新操作和第二刷新操作期间响应于第四目标控制信号RDECN而将锁存的第二字线控制信号RAX_LAT<0:3>(没有任何变化)作为传送信号RAX_TS<0:3>传送。由于传送信号RAX_TS<0:3>在第一刷新操作和第二刷新操作期间作为第三字线控制信号BAX<0:3>传送，所以发生单元833可以在第一刷新操作和第二刷新操作期间激活第三字线控制信号BAX<0>，并且可以在第三刷新操作期间将第三字线控制信号BAX0<0:1>和BAX<0:B>中与单元块中最后设置的字线相对应的第三字线控制信号激活。
第一冗余控制单元471可以在第一刷新操作和第二刷新操作期间将第一冗余字线使能信号RWEN1激活，并且可以在第三刷新操作期间响应于第六目标控制信号LASTEN而将第一冗余字线使能信号RWEN1去激活。第一单元块选择单元450可以在第一刷新操作期间响应于第一冗余使能信号RXEN1而将第一块信号BLK1_SEL激活，并且在目标刷新部分期间保持激活的状态。
在第一刷新操作和第二刷新操作期间，由于第一冗余字线使能信号RWEN1被激活，所以第一字线驱动器472可以激活响应于第三字线控制信号BAX0<0:1>和BAX<0:3>而选择的冗余字线，诸如第一冗余字线组RWG1_1中的第一冗余字线RWL1_1和RWL1_2。在第三刷新操作期间，由于第一冗余字线使能信号RWEN1被去激活，所以第一字线驱动器472可以激活响应于第三字线控制信号BAX0<0:1>和BAX<0:B>而选择的字线，诸如第一字线组WG1_N的第一字线WL1_1。
第四目标刷新实例
第四实例描述了当基于第一输入地址ADD1<0:A>选择的字线是诸如第一冗余字线组RWG1_2的第一冗余字线RWL1_1或RWL1_2的冗余字线时的处理。
命中信号发生单元420可以在第一刷新操作期间激活第二命中信号HIT2和第一块命中信号BLK1_HIT。目标刷新控制单元430可以在进入目标刷新部分时将第一目标控制信号RDECN_LAT去激活，并且可以在第一刷新操作期间激活脉冲形式的第一目标控制信号RDECN_LAT。当基于第一输入地址ADD1<0:A>选择的字线是冗余字线组中的第一设置的冗余字线RWL1_1时，目标刷新控制单元430可以在第一刷新操作和第二刷新操作时激活第四目标控制信号RDECN，并且可以在第三刷新操作期间激活第二目标控制信号RDECM。当基于第一输入地址ADD1<0:A>选择的字线是冗余字线组中最后设置的冗余字线RWL1_2时，目标刷新控制单元430可以在第一刷新操作和第三刷新操作时激活第四目标控制信号RDECN，并且可以在第二刷新操作期间将第三目标控制信号RDECP激活。
字线控制信号发生单元440可以在第一刷新操作期间将第一字线控制信号NXE去激活，并且在目标刷新部分期间保持去激活的状态。字线控制信号发生单元440可以在第一刷新操作期间锁存第二字线控制信号RAX<0:3>，并且在目标刷新部分期间保持锁存的第二字线控制信号RAX_LAT<0:3>。
当基于第一输入地址ADD1<0:A>选择的字线是第一冗余字线RWL1_1时，传送单元832可以在第一刷新操作和第二刷新操作期间将锁存的第二字线控制信号RAX_LAT<0，1，2，3>作为传送信号RAX_TS<0，1，2，3>传送，并且可以在第三刷新操作期间将锁存的第二字线控制信号RAX_LAT<1，2，3，0>作为传送信号RAX_TS<0，1，2，3>传送。发生单元833可以将传送信号RAX_TS<0，1，2，3>作为第三字线控制信号BAX<0，1，2，3>输出。因此，第三字线控制信号BAX<1>可以在第一刷新操作和第二刷新操作期间被激活，而第三字线控制信号BAX<0>可以在第三刷新操作期间被激活。
当假设字线组内第一设置的字线的地址中的最低比特ADD<0>为“0”，并且字线组内最后设置的字线的地址中的最低比特ADD<0>为“1”时，第一输入地址中的最低比特ADD1<0>具有与第二输入地址和第三输入地址的最低比特ADD2<0>和ADD3<0>相反的值。在第一刷新操作至第三刷新操作期间，可以顺序激活LAX0<0>、LAX0<1>和LAX0<1>，并且可以顺序激活BAX0<0>、BAX0<1>和BAX0<1>。
当基于第一输入地址ADD1<0:A>选择的字线是第一冗余字线RWL1_2时，传送单元832可以在第一刷新操作和第三刷新操作期间将锁存的第二字线控制信号RAX_LAT<0，1，2，3>作为传送信号RAX_TS<0，1，2，3>传送，并且可以在第二刷新操作期间将锁存的第二字线控制信号RAX_LAT<3，0，1，2>作为传送信号RAX_TS<0，1，2，3>传送。发生单元833可以将传送信号RAX_TS<0，1，2，3>作为第三字线控制信号BAX<0，1，2，3>传送。因此，第三字线控制信号BAX<1>可以在第一刷新操作和第三刷新操作期间被激活，而第三字线控制信号BAX<2>可以在第二刷新操作期间被激活。
在第一刷新操作至第三刷新操作期间，可以顺序激活LAX0<1>、LAX0<0>和LAX0<0>，并且可以顺序激活BAX0<1>、BAX0<0>和BAX0<0>。
第一冗余控制单元471可以在第一刷新操作至第三刷新操作期间激活第一冗余字线使能信号RWEN1。第一单元块选择单元450可以在第一刷新操作期间响应于第一冗余使能信号RXEN1而激活第一块信号BLK1_SEL，并且在目标刷新部分期间保持激活的状态。
由于第一冗余字线使能信号RWEN1在刷新操作部分中被激活，所以第一字线驱动器472可以激活响应于第三字线控制信号BAX0<0:1>和BAX<0:3>而被选择的冗余字线。当选择的字线是第一设置的冗余字线RWL1_1时，第一字线驱动器472可以响应于第三字线控制信号BAX0<0:1>和BAX<0:3>而顺序激活RWG1_2中的RWL1_1、RWG1_2中的RWL1_2和RWG1_1中的RWL1_2。当选择的字线是最后设置的冗余字线RWL1_2时，第一字线驱动器472可以响应于第三字线控制信号BAX0<0:1>和BAX<0:3>而顺序激活RWG1_2中的RWL1_2、RWG1_3中的RWL1_1和RWG1_2中的RWL1_1。
图10是说明根据本发明的一个示例性实施例的存储器系统的框图。
如图10所示，存储器系统可以包括存储器1010和存储器控制器1020。
存储器控制器1020可以通过将命令CMD和地址ADD施加至存储器1010来控制存储器1010的操作，并且在读取和写入操作期间将数据DATA传送至存储器1010和从存储器1010中接收数据DATA。存储器控制器1020可以将命令信号CMD传送至存储器1010，使得存储器1010可以基于命令信号CMD产生模式设定命令MODE_SET、激活命令ACT和预充电命令PRE。当基于命令信号CMD产生模式设定命令MODE_SET时，存储器控制器1020可以将用于设定存储器1010的操作模式的地址ADD与命令信号CMD一起传送。当基于命令信号CMD产生激活命令ACT时，存储器控制器1020可以传送用于选择存储器1010中要激活的单元块和字线的地址ADD。
存储器1010可以检测频繁激活的字线的地址。存储器1010可以检测频繁激活的字线的地址并将其传送至存储器控制器1020，并且存储器控制器1020可以响应于频繁激活的字线的地址而控制要执行的目标刷新操作。
当频繁激活的字线被定义为激活次数等于或大于参考数目的字线时，存储器1010可以对单元块中包括的多个字线和一个或更多个冗余字线的激活次数计数，检测激活次数等于或大于参考数目的字线，以及将检测到的字线的地址作为频繁激活的字线的地址输出。
当频繁激活的字线被定义为激活频率等于或大于参考频率的字线时，存储器1010可以储存激活历史，检测每Y(其中，“Y”是等于或大于X的自然数)次激活操作中激活了X(其中，“X”是自然数)次或更多次的字线，以及将检测到的字线的地址作为频繁激活的字线的地址输出。例如，在预定部分期间，当检测到每五次激活操作中被激活两次或更多次的字线时，可以将检测到的字线的地址作为频繁激活的字线的地址输出。存储器1010可以检测满足以下条件中的一个或更多个条件的字线作为频繁激活的字线：激活次数等于或大于参考数目，以及激活频率等于或大于参考频率。
存储器控制器1020采用与上述方式类似的方式来检测频繁激活的字线的地址。当存储器控制器1020检测到频繁激活的字线的地址时，即使不输出检测到的地址，存储器控制器1020也可以控制存储器1010来执行目标刷新操作。
存储器1010可以使用图3至图9中所示的存储器中的一种来实施。当输入命令信号CMD和地址ADD时，存储器1010可以在输入模式设定命令MODE_SET时，根据地址ADD来设定操作模式，在输入激活命令ACT输入时执行激活操作，以及在输入预充电命令PRE时执行预充电操作。在此实例中，存储器1010执行模式设定操作、激活或预充电操作、以及目标刷新操作的方法与参照图3至图10描述的方法相同。当从存储器控制器1020中接收读取命令和写入命令时，存储器1010将数据DATA传送至存储器控制器1020，并且从存储器控制器1020接收数据DATA。
供作参考，在目标刷新操作期间要激活的相邻字线的顺序和在目标刷新部分期间要刷新的相邻字线的数目可以根据设计而变化。例如，当第K字线是频繁激活的字线时，在目标刷新部分中，可以在第二刷新操作期间刷新第K-1字线，并且可以在第三刷新操作期间刷新第K+1字线。频繁激活的字线不需要在目标刷新部分中被刷新。另外，在目标刷新部分中被刷新的字线的数目仅在第一相邻字线和第二相邻字线中的一个被刷新时可以小于三，或者在相邻字线的数目大于二时可以大于三，以及相邻字线在刷新部分期间被刷新。
本技术对与频繁激活的字线相邻的相邻字线执行目标刷新操作，且因而可以防止与相邻字线耦接的存储器单元的数据丢失。即使频繁激活的字线是用于替换正常字线的冗余字线，本技术也可以防止与相邻字线耦接的存储器单元的数据丢失。
尽管出于说明性的目的描述了各种实施例，但是对于本领域的技术人员显然的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种存储器，包括：
第一单元块，所述第一单元块包括多个第一字线组和一个或更多个第一冗余字线组，所述多个第一字线组中的每个第一字线组具有两个或更多个第一字线，所述一个或更多个第一冗余字线组中的每个第一冗余字线组具有两个或更多个第一冗余字线并且对应于多个命中信号中的一个命中信号；
第二单元块，所述第二单元块包括多个第二字线组和一个或更多个第二冗余字线组，所述多个第二字线组中的每个第二字线组具有两个或更多个第二字线，所述一个或更多个第二冗余字线组中的每个第二冗余字线组具有两个或更多个第二冗余字线并且对应于所述多个命中信号中的一个命中信号；以及
控制单元，所述控制单元适用于响应于第一输入地址而选择单元块和字线，以及基于在所述第一输入地址之后输入的输入地址刷新选择的字线，而当通过所述第一输入地址选择的第一选择字线与冗余字线相邻时，响应于所述第一输入地址和所述命中信号而刷新与所述第一选择字线相邻的一个或更多个相邻字线，其中，所述第一输入地址在目标刷新部分中被第一个输入。
技术方案2.如技术方案1所述的存储器，其中，当与所述第一输入地址相对应的字线未由冗余字线替换时，所述第一选择字线是与所述第一输入地址相对应的正常字线；而当与所述第一输入地址相对应的字线由冗余字线替换时，所述第一选择字线是用于替换与所述第一输入地址相对应的所述正常字线的所述冗余字线。
技术方案3.如技术方案1所述的存储器，其中，在所述第一单元块中，所述第一字线被顺序设置，并且所述第一冗余字线被顺序设置在最后设置的第一字线之后；以及在所述第二单元块中，所述第二字线被顺序设置，并且所述第二冗余字线被顺序设置在最后设置的第二字线之后。
技术方案4.如技术方案1所述的存储器，其中，在所述目标刷新部分中顺序输入所述第一输入地址、第二输入地址和第三输入地址，并且所述第二输入地址和所述第三输入地址是相邻字线的地址。
技术方案5.如技术方案4所述的存储器，其中，当所述第一选择字线是最后设置的字线时，所述相邻字线包括设置在所述最后设置的字线之前的字线和第一设置的冗余字线。
技术方案6.如技术方案4所述的存储器，其中，当所述第一选择字线为第一设置的冗余字线时，所述相邻字线包括最后设置的字线和设置在所述第一设置的冗余字线之后的冗余字线。
技术方案7.如技术方案4所述的存储器，其中，当所述第一选择字线是除了第一设置的冗余字线之外的冗余字线中的一个时，所述相邻字线包括设置在所述第一选择字线之前的冗余字线和设置在所述第一选择字线之后的冗余字线。
技术方案8.如技术方案1所述的存储器，其中，所述控制单元适用于在所述目标刷新部分期间执行刷新操作三次，其中，所述控制单元适用于刷新所述第一选择字线、设置在所述第一选择字线之后的第一相邻字线、和设置在所述第一选择字线之前的第二相邻字线。
技术方案9.如技术方案4所述的存储器，其中，所述控制单元包括单元块选择单元，所述单元块选择单元适用于响应于所述输入地址而选择所述第一单元块和所述第二单元块中的一个，而在所述目标刷新部分期间，响应于所述第一输入地址而选择所述第一单元块和所述第二单元块中的一个。
技术方案10.如技术方案9所述的存储器，其中，所述控制单元包括命中信号发生单元，所述命中信号发生单元适用于产生与所述第一冗余字线组和所述第二冗余字线组相对应的所述多个命中信号、与所述第一单元块相对应的第一块命中信号、和与所述第二单元块相对应的第二块命中信号，
其中，所述命中信号发生单元将与要替换对应于输入地址的字线组的冗余字线组相对应的命中信号激活，在激活的命中信号与所述第一冗余字线组相对应时激活所述第一块命中信号，以及在所述激活的命中信号与所述第二冗余字线组相对应时激活所述第二块命中信号。
技术方案11.如技术方案10所述的存储器，其中，所述控制单元包括目标刷新控制单元，所述目标刷新控制单元适用于响应于在进入所述目标刷新部分时被激活的进入信号、在所述目标刷新部分终止时被激活的终止信号、在所述目标刷新部分期间被激活的部分信号、响应于激活命令而被激活的激活信号、以及与第一设置的第一冗余字线和第一设置的第二冗余字线相对应的所述输入地址和信号而产生用于控制目标刷新操作的多个控制信号。
技术方案12.如技术方案11所述的存储器，其中，所述多个控制信号包括：第一目标控制信号、第二目标控制信号、第三目标控制信号、第四目标控制信号、第五目标控制信号和第六目标控制信号，所述第一目标控制信号用于锁存所述第一输入地址，所述第二目标控制信号在所述第一选择字线为冗余字线组中的第一设置的冗余字线时被激活，所述第三目标控制信号在所述第一选择字线为冗余字线组中的最后设置的冗余字线时被激活，所述第四目标控制信号在所述第二目标控制信号和所述第三目标控制信号被去激活的部分中被激活，所述第五目标控制信号在所述第一选择字线为单元块中最后设置的字线时被激活，以及所述第六目标控制信号在所述第一选择字线为单元块中第一设置的冗余字线时被激活。
技术方案13.如技术方案12所述的存储器，其中，所述控制单元包括字线控制信号发生单元，所述字线控制信号发生单元适用于响应于所述多个命中信号、所述第一块命令信号和所述第二块命中信号、通过对所述输入地址译码获得的多个译码信号、以及所述第一目标控制信号至第六目标控制信号而产生用于控制字线和冗余字线的多个字线控制信号。
技术方案14.如技术方案11所述的存储器，其中，所述多个字线控制信号包括第一字线控制信号、一个或更多个第二字线控制信号以及多个第三字线控制信号，其中，所述第一字线控制信号在与所述第一输入地址相对应的字线未由冗余字线替换时被激活，所述一个或更多个第二字线控制信号与所述第一冗余字线组和所述第二冗余字线组相对应，以及所述多个第三字线控制信号基于所述多个译码信号和所述第二字线控制信号产生。
技术方案15.如技术方案14所述的存储器，其中，所述字线控制信号发生单元包括：
第一字线控制信号发生单元，所述第一字线控制信号发生单元适用于在所述第一目标控制信号被激活时锁存所述第一块命中信号或所述第二块命中信号，以及在锁存的块命中信号或所述第五目标控制信号被激活时将所述第一字线控制信号去激活；
第二字线控制信号发生单元，所述第二字线控制信号发生单元适用于响应于所述多个命中信号而产生所述第二字线控制信号；以及
第三字线控制信号发生单元，所述第三字线控制信号发生单元适用于在所述第一目标控制信号被激活时锁存所述第二字线控制信号，以及根据响应于所述第一字线控制信号和所述第二目标控制信号至第四目标控制信号而设定的关系将所述多个译码信号和所述第二字线控制信号作为所述多个第三字线控制信号传送。
技术方案16.如技术方案14所述的存储器，其中，所述控制单元包括：
第一字线控制单元，在所述第一单元块被选择时，以及在所述第六目标控制信号被激活或者所述第六目标控制信号被去激活而所述第一字线控制信号被激活时，所述第一字线控制单元适用于响应于所述多个第三字线控制信号而选择所述第一字线中的一个，以及在所述第六目标控制信号和所述第一字线控制信号被去激活时，所述第一字线控制单元适用于响应于所述多个第三字线控制信号而选择所述第一冗余字线中的一个；以及
第二字线控制单元，在所述第二单元块被选择时，以及在所述第六目标控制信号被激活或者所述第六目标控制信号被去激活而所述第一字线控制信号被激活时，所述第二字线控制单元适用于响应于所述多个第三字线控制信号而选择所述第二字线中的一个，以及在所述第六目标控制信号和所述第一字线控制信号被去激活时，所述第二字线控制单元响应于所述多个第三字线控制信号而选择所述第二冗余字线中的一个。
技术方案17.一种存储器系统，包括：
存储器，所述存储器包括第一单元块和第二单元块，其中，所述第一单元块适用于包括多个第一字线组和一个或更多个第一冗余字线组，所述多个第一字线组中的每个第一字线组具有两个或更多个第一字线，所述一个或更多个第一冗余字线组中的每个第一冗余字线组具有两个或更多个第一冗余字线并且对应于多个命中信号中的一个命中信号，所述第二单元块适用于包括多个第二字线组和一个或更多个第二冗余字线组，所述多个第二字线组中的每个第二字线组具有两个或更多个第二字线，所述一个或更多个第二冗余字线组中的每个第二冗余字线组具有两个或更多个第二冗余字线并且对应于多个命中信号中的一个命中信号，其中，所述存储器响应于第一输入地址而选择单元块和字线，并且基于在所述第一输入地址之后输入的输入地址刷新选择的字线，而当通过所述第一输入地址选择的第一选择字线与冗余字线相邻时，响应于所述第一输入地址和所述命中信号而刷新与所述第一选择字线相邻的一个或更多个相邻字线，其中，所述第一输入地址在目标刷新部分中被第一个输入；以及
存储器控制器，所述存储器控制器适用于在检测到要执行所述目标刷新操作的字线时控制所述存储器进入所述目标刷新部分，以及在所述目标刷新操作期间将用于选择检测到的字线的一个或更多个地址施加至所述存储器。
技术方案18.如技术方案17所述的存储器系统，其中，当与所述第一输入地址相对应的字线未由冗余字线替代时，所述第一选择字线是与所述第一输入地址相对应的正常字线；而当与所述第一输入地址相对应的字线由冗余字线替代时，所述第一选择字线是用于替换与所述第一输入地址相对应的所述正常字线的冗余字线。
技术方案19.如技术方案17所述的存储器系统，其中，在所述第一单元块中，所述第一字线被顺序设置，并且所述第一冗余字线被顺序设置在最后设置的第一字线之后；并且在所述第二单元块中，所述第二字线被顺序设置，并且所述第二冗余字线被顺序设置在最后设置的第二字线之后。
技术方案20.如技术方案17所述的存储器系统，其中，在所述目标刷新部分中顺序输入所述第一输入地址、第二输入地址和第三输入地址，并且所述第二输入地址和所述第三输入地址是所述相邻字线的地址。
技术方案21.如技术方案20所述的存储器系统，其中，当所述第一选择字线为最后设置的字线时，所述相邻字线包括设置在所述最后设置的字线之前的字线和第一设置的冗余字线。
技术方案22.如技术方案20所述的存储器系统，其中，当所述第一选择字线为第一设置的冗余字线时，所述相邻字线包括最后设置的字线和设置在所述第一设置的冗余字线之后的冗余字线。
技术方案23.如技术方案20所述的存储器系统，其中，当所述第一选择字线是除了第一设置的冗余字线之外的冗余字线中的一个时，所述相邻字线包括设置在所述第一选择字线之前的冗余字线和设置在所述第一选择字线之后的冗余字线。
技术方案24.如技术方案17所述的存储器系统，其中，所述存储器适用于在所述目标刷新部分期间执行刷新操作三次，其中，所述存储器适用于刷新所述第一选择字线、设置在所述第一选择字线之后的第一相邻字线和设置在所述第一选择字线之前的第二相邻字线。

Claims (23)

1.一种存储器，包括：
第一单元块，所述第一单元块包括多个第一字线组和一个或更多个第一冗余字线组，所述多个第一字线组中的每个第一字线组具有两个或更多个第一字线，所述一个或更多个第一冗余字线组中的每个第一冗余字线组具有两个或更多个第一冗余字线并且对应于多个命中信号中的一个命中信号；
第二单元块，所述第二单元块包括多个第二字线组和一个或更多个第二冗余字线组，所述多个第二字线组中的每个第二字线组具有两个或更多个第二字线，所述一个或更多个第二冗余字线组中的每个第二冗余字线组具有两个或更多个第二冗余字线并且对应于所述多个命中信号中的一个命中信号；以及
控制单元，所述控制单元适用于响应于第一输入地址而选择单元块和字线，以及基于在所述第一输入地址之后输入的输入地址刷新选择的字线，而当通过所述第一输入地址选择的第一选择字线与冗余字线相邻时，响应于所述第一输入地址和所述命中信号而刷新与所述第一选择字线相邻的一个或更多个相邻字线，其中，所述第一输入地址在目标刷新部分中被第一个输入，
其中，在所述第一单元块中，所述第一字线被顺序设置，并且所述第一冗余字线被顺序设置在最后设置的第一字线之后；以及在所述第二单元块中，所述第二字线被顺序设置，并且所述第二冗余字线被顺序设置在最后设置的第二字线之后。
2.如权利要求1所述的存储器，其中，当与所述第一输入地址相对应的字线未由冗余字线替换时，所述第一选择字线是与所述第一输入地址相对应的正常字线；而当与所述第一输入地址相对应的字线由冗余字线替换时，所述第一选择字线是用于替换与所述第一输入地址相对应的所述正常字线的所述冗余字线。
3.如权利要求1所述的存储器，其中，在所述目标刷新部分中顺序输入所述第一输入地址、第二输入地址和第三输入地址，并且所述第二输入地址和所述第三输入地址是相邻字线的地址。
4.如权利要求3所述的存储器，其中，当所述第一选择字线是最后设置的字线时，所述相邻字线包括设置在所述最后设置的字线之前的字线和第一设置的冗余字线。
5.如权利要求3所述的存储器，其中，当所述第一选择字线为第一设置的冗余字线时，所述相邻字线包括最后设置的字线和设置在所述第一设置的冗余字线之后的冗余字线。
6.如权利要求3所述的存储器，其中，当所述第一选择字线是除了第一设置的冗余字线之外的冗余字线中的一个时，所述相邻字线包括设置在所述第一选择字线之前的冗余字线和设置在所述第一选择字线之后的冗余字线。
7.如权利要求1所述的存储器，其中，所述控制单元适用于在所述目标刷新部分期间执行刷新操作三次，其中，所述控制单元适用于刷新所述第一选择字线、设置在所述第一选择字线之后的第一相邻字线、和设置在所述第一选择字线之前的第二相邻字线。
8.如权利要求3所述的存储器，其中，所述控制单元包括单元块选择单元，所述单元块选择单元适用于响应于所述输入地址而选择所述第一单元块和所述第二单元块中的一个，而在所述目标刷新部分期间，响应于所述第一输入地址而选择所述第一单元块和所述第二单元块中的一个。
9.如权利要求8所述的存储器，其中，所述控制单元包括命中信号发生单元，所述命中信号发生单元适用于产生与所述第一冗余字线组和所述第二冗余字线组相对应的所述多个命中信号、与所述第一单元块相对应的第一块命中信号、和与所述第二单元块相对应的第二块命中信号，
其中，所述命中信号发生单元将与要替换对应于输入地址的字线组的冗余字线组相对应的命中信号激活，在激活的命中信号与所述第一冗余字线组相对应时激活所述第一块命中信号，以及在所述激活的命中信号与所述第二冗余字线组相对应时激活所述第二块命中信号。
10.如权利要求9所述的存储器，其中，所述控制单元包括目标刷新控制单元，所述目标刷新控制单元适用于响应于在进入所述目标刷新部分时被激活的进入信号、在所述目标刷新部分终止时被激活的终止信号、在所述目标刷新部分期间被激活的部分信号、响应于激活命令而被激活的激活信号、以及与第一设置的第一冗余字线和第一设置的第二冗余字线相对应的所述输入地址和信号而产生用于控制目标刷新操作的多个控制信号。
11.如权利要求10所述的存储器，其中，所述多个控制信号包括：第一目标控制信号、第二目标控制信号、第三目标控制信号、第四目标控制信号、第五目标控制信号和第六目标控制信号，所述第一目标控制信号用于锁存所述第一输入地址，所述第二目标控制信号在所述第一选择字线为冗余字线组中的第一设置的冗余字线时被激活，所述第三目标控制信号在所述第一选择字线为冗余字线组中的最后设置的冗余字线时被激活，所述第四目标控制信号在所述第二目标控制信号和所述第三目标控制信号被去激活的部分中被激活，所述第五目标控制信号在所述第一选择字线为单元块中最后设置的字线时被激活，以及所述第六目标控制信号在所述第一选择字线为单元块中第一设置的冗余字线时被激活。
12.如权利要求11所述的存储器，其中，所述控制单元包括字线控制信号发生单元，所述字线控制信号发生单元适用于响应于所述多个命中信号、所述第一块命令信号和所述第二块命中信号、通过对所述输入地址译码获得的多个译码信号、以及所述第一目标控制信号至第六目标控制信号而产生用于控制字线和冗余字线的多个字线控制信号。
13.如权利要求12所述的存储器，其中，所述多个字线控制信号包括第一字线控制信号、一个或更多个第二字线控制信号以及多个第三字线控制信号，其中，所述第一字线控制信号在与所述第一输入地址相对应的字线未由冗余字线替换时被激活，所述一个或更多个第二字线控制信号与所述第一冗余字线组和所述第二冗余字线组相对应，以及所述多个第三字线控制信号基于所述多个译码信号和所述第二字线控制信号产生。
14.如权利要求13所述的存储器，其中，所述字线控制信号发生单元包括：
第一字线控制信号发生单元，所述第一字线控制信号发生单元适用于在所述第一目标控制信号被激活时锁存所述第一块命中信号或所述第二块命中信号，以及在锁存的块命中信号或所述第五目标控制信号被激活时将所述第一字线控制信号去激活；
第二字线控制信号发生单元，所述第二字线控制信号发生单元适用于响应于所述多个命中信号而产生所述第二字线控制信号；以及
第三字线控制信号发生单元，所述第三字线控制信号发生单元适用于在所述第一目标控制信号被激活时锁存所述第二字线控制信号，以及根据响应于所述第一字线控制信号和所述第二目标控制信号至第四目标控制信号而设定的关系将所述多个译码信号和所述第二字线控制信号作为所述多个第三字线控制信号传送。
15.如权利要求13所述的存储器，其中，所述控制单元包括：
第一字线控制单元，在所述第一单元块被选择时，以及在所述第六目标控制信号被激活或者所述第六目标控制信号被去激活而所述第一字线控制信号被激活时，所述第一字线控制单元适用于响应于所述多个第三字线控制信号而选择所述第一字线中的一个，以及在所述第六目标控制信号和所述第一字线控制信号被去激活时，所述第一字线控制单元适用于响应于所述多个第三字线控制信号而选择所述第一冗余字线中的一个；以及第二字线控制单元，在所述第二单元块被选择时，以及在所述第六目标控制信号被激活或者所述第六目标控制信号被去激活而所述第一字线控制信号被激活时，所述第二字线控制单元适用于响应于所述多个第三字线控制信号而选择所述第二字线中的一个，以及在所述第六目标控制信号和所述第一字线控制信号被去激活时，所述第二字线控制单元响应于所述多个第三字线控制信号而选择所述第二冗余字线中的一个。
16.一种存储器系统，包括：
存储器，所述存储器包括第一单元块和第二单元块，其中，所述第一单元块适用于包括多个第一字线组和一个或更多个第一冗余字线组，所述多个第一字线组中的每个第一字线组具有两个或更多个第一字线，所述一个或更多个第一冗余字线组中的每个第一冗余字线组具有两个或更多个第一冗余字线并且对应于多个命中信号中的一个命中信号，所述第二单元块适用于包括多个第二字线组和一个或更多个第二冗余字线组，所述多个第二字线组中的每个第二字线组具有两个或更多个第二字线，所述一个或更多个第二冗余字线组中的每个第二冗余字线组具有两个或更多个第二冗余字线并且对应于多个命中信号中的一个命中信号，其中，所述存储器响应于第一输入地址而选择单元块和字线，并且基于在所述第一输入地址之后输入的输入地址刷新选择的字线，而当通过所述第一输入地址选择的第一选择字线与冗余字线相邻时，响应于所述第一输入地址和所述命中信号而刷新与所述第一选择字线相邻的一个或更多个相邻字线，其中，所述第一输入地址在目标刷新部分中被第一个输入；以及
存储器控制器，所述存储器控制器适用于在检测到要执行所述目标刷新操作的字线时控制所述存储器进入所述目标刷新部分，以及在所述目标刷新操作期间将用于选择检测到的字线的一个或更多个地址施加至所述存储器。
17.如权利要求16所述的存储器系统，其中，当与所述第一输入地址相对应的字线未由冗余字线替代时，所述第一选择字线是与所述第一输入地址相对应的正常字线；而当与所述第一输入地址相对应的字线由冗余字线替代时，所述第一选择字线是用于替换与所述第一输入地址相对应的所述正常字线的冗余字线。
18.如权利要求16所述的存储器系统，其中，在所述第一单元块中，所述第一字线被顺序设置，并且所述第一冗余字线被顺序设置在最后设置的第一字线之后；并且在所述第二单元块中，所述第二字线被顺序设置，并且所述第二冗余字线被顺序设置在最后设置的第二字线之后。
19.如权利要求16所述的存储器系统，其中，在所述目标刷新部分中顺序输入所述第一输入地址、第二输入地址和第三输入地址，并且所述第二输入地址和所述第三输入地址是所述相邻字线的地址。
20.如权利要求19所述的存储器系统，其中，当所述第一选择字线为最后设置的字线时，所述相邻字线包括设置在所述最后设置的字线之前的字线和第一设置的冗余字线。
21.如权利要求19所述的存储器系统，其中，当所述第一选择字线为第一设置的冗余字线时，所述相邻字线包括最后设置的字线和设置在所述第一设置的冗余字线之后的冗余字线。
22.如权利要求19所述的存储器系统，其中，当所述第一选择字线是除了第一设置的冗余字线之外的冗余字线中的一个时，所述相邻字线包括设置在所述第一选择字线之前的冗余字线和设置在所述第一选择字线之后的冗余字线。
23.如权利要求16所述的存储器系统，其中，所述存储器适用于在所述目标刷新部分期间执行刷新操作三次，其中，所述存储器适用于刷新所述第一选择字线、设置在所述第一选择字线之后的第一相邻字线和设置在所述第一选择字线之前的第二相邻字线。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449671B2 (en) * 2013-03-15 2016-09-20 Intel Corporation Techniques for probabilistic dynamic random access memory row repair
KR20160011015A (ko) 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 어드레스 생성회로 및 이를 포함하는 메모리 장치
KR102250622B1 (ko) * 2015-01-07 2021-05-11 삼성전자주식회사 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법
KR20160107979A (ko) * 2015-03-06 2016-09-19 에스케이하이닉스 주식회사 메모리 장치
US9349431B1 (en) * 2015-03-17 2016-05-24 Qualcomm Incorporated Systems and methods to refresh storage elements
KR20160119588A (ko) * 2015-04-06 2016-10-14 에스케이하이닉스 주식회사 반도체 메모리 장치
CN106128500B (zh) * 2016-07-25 2023-02-24 西安紫光国芯半导体有限公司 一种动态随机存储器的快速译码器及译码方法
KR102436992B1 (ko) * 2016-09-21 2022-08-29 에스케이하이닉스 주식회사 리프레시 제어 장치
KR20180085184A (ko) * 2017-01-18 2018-07-26 에스케이하이닉스 주식회사 로우 해머링을 개선할 수 있는 메모리 모듈 및 이의 동작 방법
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR20180114712A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
US11367488B2 (en) * 2018-12-11 2022-06-21 SK Hynix Inc. Memory system and method for read operation based on grouping of word lines
CN111354393B (zh) * 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
CN118212957A (zh) * 2024-05-21 2024-06-18 浙江力积存储科技有限公司 存储器冗余字线刷新方法、装置、设备和介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101105972A (zh) * 2006-07-12 2008-01-16 富士通株式会社 半导体存储器、控制器和半导体存储器操作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011438B1 (ko) 1994-03-04 1997-07-10 대우통신 주식회사 교환기의 버스 선택 장치
US6005810A (en) 1998-08-10 1999-12-21 Integrated Silicon Solution, Inc. Byte-programmable flash memory having counters and secondary storage for disturb control during program and erase operations
US6894917B2 (en) 2003-01-17 2005-05-17 Etron Technology, Inc. DRAM refresh scheme with flexible frequency for active and standby mode
KR100527548B1 (ko) 2004-03-29 2005-11-09 주식회사 하이닉스반도체 메모리 장치의 리프레시 테스트 회로
JP2009187641A (ja) * 2008-02-08 2009-08-20 Elpida Memory Inc 半導体記憶装置及びその制御方法、並びに不良アドレスの救済可否判定方法
KR20140029023A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 메모리 및 메모리 시스템
KR102124987B1 (ko) 2013-08-14 2020-06-22 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101105972A (zh) * 2006-07-12 2008-01-16 富士通株式会社 半导体存储器、控制器和半导体存储器操作方法

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Publication number Publication date
US20150049566A1 (en) 2015-02-19
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