KR100689708B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100689708B1
KR100689708B1 KR1020050000689A KR20050000689A KR100689708B1 KR 100689708 B1 KR100689708 B1 KR 100689708B1 KR 1020050000689 A KR1020050000689 A KR 1020050000689A KR 20050000689 A KR20050000689 A KR 20050000689A KR 100689708 B1 KR100689708 B1 KR 100689708B1
Authority
KR
South Korea
Prior art keywords
refresh
address
cells
refresh operation
operation mode
Prior art date
Application number
KR1020050000689A
Other languages
English (en)
Other versions
KR20060080331A (ko
Inventor
손한구
김세진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050000689A priority Critical patent/KR100689708B1/ko
Priority to US11/317,429 priority patent/US7269085B2/en
Publication of KR20060080331A publication Critical patent/KR20060080331A/ko
Application granted granted Critical
Publication of KR100689708B1 publication Critical patent/KR100689708B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체 장치가 개시된다. 그러한 반도체 장치는 제1 칩으로서 존재하고 테스트 결과에 따라 분류된 연약 셀들에 대한 어드레스를 불휘발적으로 저장하는 저장부와, 리프레쉬 동작을 요구하는 노말 셀들 및 상기 연약 셀들을 갖는 메모리 셀 어레이와 리프레쉬 동작 모드에서 인가되는 어드레스가 상기 저장부에 저장된 어드레스와 일치되는 경우에 상기 노말 셀들에 대한 리프레쉬 주기보다는 빠르게 상기 연약 셀들에 대한 리프레쉬 동작이 수행되도록 하는 리프레쉬 가변 제어부를 갖는 제2 칩으로서의 다이나믹 반도체 메모리 장치를 구비한다. 그리하여, 본 발명은 리프레쉬 동작이 개선된 반도체 장치를 제공함으로써, 반도체 장치의 메모리 셀들에 대하여 데이터 리텐션 테스트 결과에 따라 분류된 노말 셀들 및 연약 셀들을 지정하는 어드레스를 저장할 수 있는 효과가 있다.
반도체 장치, 메모리 셀, 테스트, 리프레쉬

Description

반도체 장치{Semiconductor device}
도 1은 종래의 반도체 장치에서의 메모리 셀들에 대한 리프레쉬 동작이 이루어지는 경로를 간략히 도시한 블록도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 보인 블록도.
도 3은 도 2의 리프레쉬 결정부 및 리프레쉬 제어 카운터의 보다 구체적인 동작을 설명하기 위한 블록도.
도 4는 도 2의 반도체 장치의 리프레쉬 동작이 이루어지는 과정을 구체적으로 나타낸 흐름도.
도 5는 도 2의 반도체 장치가 마이크로 컨트롤러와의 관계와, 제1 칩 및 제2 칩의 상호 관계를 간략히 도시한 블록도.
<도면의 주요부분에 대한 부호의 설명>
102 : 리프레쉬 명령 104 : 리프레쉬 카운터
106 : 어드레스 생성부 108 : 저장부
110 : 초기 설정부 112 : 어드레스 비교부
114 : 리프레쉬 제어 카운터 116 : 리프레쉬 결정부
118 : 리프레쉬 가변 제어부 120 : 메모리 셀
201 : 제2 칩 203 : 제1 칩
205 : MCU
본 발명은 반도체 장치에 관한 것으로서, 특히 메모리 셀 각각의 데이터 리텐션 능력에 따라 리프레쉬 주기를 달리하는 반도체 장치에 관한 것이다.
고립된 셀 커패시터(cell capacitor)에 전하의 형태로 데이터(data)가 저장되는데 커패시터가 완벽하지 않기 때문에 저장된 전하는 누설 전류에 의해 외부로 소멸된다. 따라서, 이와 같은 누설 전류에 의해 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 읽어보고 다시 써넣는 반복된 과정이 필요하다. 이를 리프레쉬(refresh) 동작이라 한다.
상기 리프레쉬 동작은 행 어드레스 스트로브(Row Adderss Strobe; RAS)를 하이(high)로 하여 행 어드레스(row address)에 해당하는 워드 라인(word line)을 온(on) 한 뒤, 비트 라인 센스 앰프(bit line sense amplifier)를 활성화시킴으로써 이루어지는데 밖으로 데이터의 출입이 없이 센스 앰프(sense amplifier)만을 동작시키는 라스 온리 리프레쉬(RAS only refresh) 방식과 라이트(write) 동작, 리드(read) 동작 동안에 리프레쉬(refresh) 동작을 행하는 방식의 두 가지가 있다. 이 때, 한 워드 라인에 연결된 모든 셀들이 동시에 리프레쉬 된다. 여기서, 모든 셀들의 데이터 보유 시간이 동일한 것이 아니므로 리프레쉬 타임은 데이터 보유 시간이 가장 짧은 셀을 기준으로 하여, 상기 데이터 보유 시간이 가장 짧은 셀이 데이터를 잃기 전에 다시 리프레쉬가 행해져야만, 데이터의 손실이 없다.
상기 라스 온리 리프레쉬는 대개 외부로부터 리프레쉬 어드레스(refresh address)를 인가한 뒤 라스바(/RAS) 신호를 하강시켰다가 다시 상승시키는 것을 한 싸이클(cycle)로 하여 실행된다. 이 때 행 어드레스(row address)에 의해 선택된 한 워드 라인에 연결된 모든 메모리 셀들이 센스 앰프에 의해 증폭되어 다시 쓰여진다. 그리고, 전체 행(row)이 모두 선택될 때까지 상기 동작을 실행하면 전체 디램 셀들이 모두 리프레쉬 될 수 있다.
상기 리프레쉬는 메모리 셀의 커패시터에 축적된 신호 전하가 방출되어 "1" 또는 "0"으로 판정하는 것이 불가능해지기 전에 행해져야 하고, 일정한 리프레쉬 주기를 가진다. 또한 몇 회의 싸이클 만에 디램 전체의 행이 모두 선택되어 리프레쉬가 완결되는가를 나타내는 수를 리프레쉬 싸이클(refresh cycle)이라 부른다. 상기 리프레쉬 주기를 상기 리프레쉬 싸이클로 나눈 시간이 리프레쉬 인터벌(refresh interval)이다. 상기 리프레쉬 인터벌은 일정한 시간 간격으로 리프레쉬를 진행할 때 각 리프레쉬 싸이클마다의 시간 간격이다.
한편, 셀룰러 폰(cellular phone)과 같은 모바일(mobile) 응용제품들은 배터리(battery)에 의해 동작됨으로, 로우 파워(low power) 동작 및 로우 파워 소모가 매우 중요하고, 특히 대기 시간을 결정하는 스탠바이 전류(stand-by current)의 감 소가 경쟁력의 필수 요소이다. 상기 스탠바이 전류의 대부분은 디램에서의 셀프 리프레쉬에 필요한 전류이다. 상기 셀프 리프레쉬(self refresh)에서는 대개 리프레쉬 동기 신호로 사용되는 라스바(/RAS) 신호마저도 상기 디램 내부에서 발생시키는 동작 모드(mode)가 저전력 소모 또는 배터리 백업(Battery Back-Up;BBU)등의 목적을 위해 사용되고 있다. 즉, 상기 디램의 제어 신호들이 어떤 특정 타이밍 조건을 만족시킬 때에 한해 외부로부터 제어 신호 없이도 내부에서 생성된 리프레쉬 타이머(refresh timer)에 의해 자동적으로 리프레쉬 요구 신호가 발생되어 소자 내부에서 자동적으로 라스(RAS)계의 제어 신호들이 발생되고 내부에서 생성된 어드레스에 의해 리프레쉬 동작이 실행된다. 따라서, 상기 셀프 리프레쉬는 DRAM의 전원 전압이 계속 유지되는 한 내부적으로 주기적인 리프레쉬가 실행되고 데이터가 계속 보존되기 때문에 슬립 모드(sleep mode)라고도 불린다.
이하에서는 첨부된 도면을 참조하여 종래의 반도체 장치의 리프레쉬 경로가 설명된다.
도 1은 종래의 반도체 장치에서의 메모리 셀들에 대한 리프레쉬 동작이 이루어지는 경로를 간략히 도시한 블록도이다.
도 1을 참조하면, 리프레쉬 동작 모드시에 리프레쉬 명령(2)이 인가되고, 상기 리프레쉬 명령에 의하여 상기 반도체 장치의 모든 셀들이 리프레쉬 되도록 하기 위하여 어드레스를 체크하는 리프레쉬 카운터(4), 상기 리프레쉬 명령에 따라 리프레쉬되어져야 할 셀들을 지정하는 어드레스를 생성하기 위한 어드레스 생성부(6), 상기 리프레쉬 명령에 의하여 리프레쉬되어져야할 메모리 셀들(8)이 도시되어져 있 다.
일반적으로 상기 어드레스는 워드라인을 온시키기 위한 행 어드레스이고, 리프레쉬 동작 모드에서 로우 어드레스에 의해 선택된 한 워드 라인에 연결된 모든 메모리 셀들이 센스 앰프에 의해 증폭되어 다시 쓰여진다. 그리고, 전체 로우(row)가 모두 선택될 때까지 상기 동작을 실행하면 전체 디램 셀들이 모두 리프레쉬 될 수 있다.
상기한 바와 같이 반도체 장치의 전 메모리 셀들에 대하여 동일한 리프레쉬 주기를 갖도록 리프레쉬가 행해진다. 즉, 상기 메모리 셀들 중 데이터 리텐션(data retention) 능력이 상대적으로 떨어지는 연약 셀들(weak cells)과 그렇지 않은 노말 셀들(normal cells)에 대하여 일률적으로 리프레쉬가 행해진다.
따라서, 상기 노말 셀들의 입장에서 볼 때, 리프레쉬를 행하지 않아도 데이터가 그대로 유지될 수 있음에도 불필요한 리프레쉬가 행해지는 것으로 볼 수 있다.
그리하여, 스탠 바이 전류의 감소가 디램 및 이를 이용하는 모바일 응용제품들에 있어서 경쟁력의 필수 요소인데, 상기와 같은 메모리 셀들에 대한 리프레쉬로 인한 전류가 감소되지 않아 스탠 바이 전류가 줄어들지 않는 어려움이 있다.
또한, 소정의 테스트(예를 들면 셀프 리프레쉬 테스트)를 행한 후 분류된 연약 셀들에 대한 어드레스 정보 또는 노말 셀들에 대한 어드레스 정보를 저장하기 위한 별도의 칩이 없었다.
따라서, 본 발명의 목적은 상기한 문제를 해결하기 위하여 반도체 장치의 메모리 셀들에 대하여 데이터 리텐션 테스트 결과에 따라 분류된 노말 셀들 및 연약 셀들을 지정하는 어드레스를 저장할 수 있는 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 상기 노말 셀들 또는 연약 셀들의 어드레스 정보를 저장하기 위한 별도의 칩이 구비된 반도체 장치를 제공함에 있다.
본 발명의 또 다른 목적은 상기 노말 셀들 및 연약 셀들에 대하여 리프레쉬 주기를 달리하여 리프레쉬를 행할 수 있는 반도체 장치를 제공함에 있다.
본 발명의 또 다른 목적은 상기 노말 셀들 및 연약 셀들에 대하여 리프레쉬 주기를 달리하여 리프레쉬를 행함으로써, 전 메모리 셀들의 리프레쉬에 요구되는 전류의 소모를 감소시킬 수 있는 반도체 장치를 제공함에 있다.
본 발명의 또 다른 목적은 리프레쉬에 요구되는 전류의 소모를 감소시킴으로써, 동작시 스탠 바이 전류를 감소시킬 수 있는 반도체 장치를 제공함에 있다.
본 발명의 또 다른 목적은 스탠 바이 전류를 감소시킴으로써, 디램 및 이를 이용하는 모바일 응용제품들의 경쟁력을 높일 수 있는 반도체 장치를 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 실시예적 구체화에 따른 반도체 장치는 제1 칩으로서 존재하고 테스트 결과에 따라 분류된 연약 셀들에 대한 어드레스를 불휘발적으로 저장하는 저장부와; 리프레쉬 동작을 요구하는 노말 셀들 및 상기 연약 셀들을 갖는 메모리 셀 어레이와, 리프레쉬 동작 모드에서 인가되는 어 드레스가 상기 저장부에 저장된 어드레스와 일치되는 경우에 상기 노말 셀들에 대한 리프레쉬 주기보다는 빠르게 상기 연약 셀들에 대한 리프레쉬 동작이 수행되도록 하는 리프레쉬 가변 제어부를 갖는 제2 칩으로서의 다이나믹 반도체 메모리 장치를 구비함을 특징으로 한다.
여기서, 상기 리프레쉬 가변 제어부는, 동작시 상기 저장부로부터 상기 저장부에 저장된 어드레스를 수신하여 저장하는 초기 설정부를 구비할 수 있다.
또한, 상기 리프레쉬 가변 제어부는 상기 초기 설정부에 저장된 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스를 수신하여, 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는지를 비교하는 어드레스 비교부를 구비할 수 있다.
또한, 상기 리프레쉬 가변 제어부는 상기 어드레스 비교부에서의 비교 결과 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는 경우에는 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되게 하고, 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하지 않는 경우에는 리프레쉬 제어 카운터의 값이 증가된 제1 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되게 하고, 상기 리프레쉬 제어 카운터의 값이 증가되지 않은 제2 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않도록 하기 위한 리프레쉬 결정부를 구비할 수 있다.
또한, 상기 리프레쉬 제어 카운터는 상기 리프레쉬 결정부에서 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않는 경우에 제2 상태에서 제1 상태로 전환되며, 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되는 경우에 제1 상태에서 제2 상태로전환될 수 있다.
또한, 상기 테스트는 오토 리프레쉬 테스트인 것이 바람직하다.
또한, 상기 연약 셀들에 대한 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스는 셀들의 행을 지정하는 행 어드레스임이 바람직하다.
상기의 목적들을 달성하기 위하여 본 발명의 실시예적 구체화에 따른 반도체 장치는 제1 칩으로서 존재하고 테스트 결과에 따라 분류된 연약 셀들을 제외한 노말 셀들에 대한 어드레스를 불휘발적으로 저장하는 저장부와; 리프레쉬 동작을 요구하는 상기 노말 셀들 및 상기 연약 셀들을 갖는 메모리 셀 어레이와, 리프레쉬 동작 모드에서 인가되는 어드레스가 상기 저장부에 저장된 어드레스와 일치되는 경우에 상기 연약 셀들에 대한 리프레쉬 주기보다는 느리게 상기 노말 셀들에 대한 리프레쉬 동작이 수행되도록 하는 리프레쉬 가변 제어부를 갖는 제2 칩으로서의 다이나믹 반도체 메모리 장치를 구비함을 특징으로 한다.
삭제
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 보인 블록도이다.
도 2를 참조하면, 제1 칩으로서 존재하고 테스트 결과에 따라 분류된 연약 셀들에 대한 어드레스를 불휘발적으로 저장하는 저장부(108)와; 리프레쉬 동작을 요구하는 노말 셀들 및 상기 연약 셀들을 갖는 메모리 셀 어레이를 포함하는 제2 칩(122)이 도시되어 있다. 상기 제2 칩(122)은 리프레쉬 동작을 요구하는 다이나믹 반도체 메모리 장치이다.
상기 제2 칩(122)은 리프레쉬 동작 모드에서 인가되는 어드레스가 상기 저장부(108)에 저장된 어드레스와 일치되는 경우에 상기 노말 셀들에 대한 리프레쉬 주기보다는 빠르게 상기 연약 셀들에 대한 리프레쉬 동작이 수행되도록 하는 리프레쉬 가변 제어부(118)를 갖는다.
상기 리프레쉬 가변 제어부(118)는 초기 설정부(110), 어드레스 비교부(112), 리프레쉬 제어 카운터(114) 및 리프레쉬 결정부(116)를 구비한다.
상기 초기 설정부(110)는 동작시 상기 저장부(108)로부터 상기 저장부에 저장된 어드레스, 즉 소정의 테스트 결과에 따라 분류된 연약 셀들에 대한 어드레스를 수신하여 저장한다.
상기 어드레스 비교부(112)는 상기 초기 설정부(110)에 저장된 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스를 수신하여, 상기 초기 설정부(110)에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는지를 비교한다.
상기 리프레쉬 결정부(116)는 상기 어드레스 비교부(112)에서의 비교 결과, 상기 초기 설정부(110)에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는 경우에는 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되게 한다. 이와는 반대로 상기 초기 설정부 (110)에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하지 않는 경우에, 메모리 셀들에 대한 리프레쉬는 상기 리프레쉬 제어 카운터(114)의 두 가지 상태에 따라 달라진다. 즉, 상기 리프레쉬 제어 카운터(114)의 값이 증가된 제1 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되고, 상기 리프레쉬 제어 카운터의 값이 증가되지 않은 제2 상태시 경우 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않도록 한다.
상기 리프레쉬 제어 카운터(114)는 상기 리프레쉬 결정부(116)에서 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않는 경우에 상기 제2 상태에서 상기 제1 상태로 전환된다. 예를 들면, 상기 리프레쉬 제어 카운터(114)는 상기 제2 상태를 '0'이라고 할 경우, 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않는 경우에는 '1'인 제1 상태로 전환된다. 그리고, 그와는 반대로 상기 리프레쉬 제어 카운터(114)가 제1 상태인 '1'인 경우에는 이미 한 번의 리프레쉬를 건너 뛴 상태이므로, 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되게 하고, 상기 리프레쉬 제어 카운터(114)는 제2 상태인 '0'으로 전환된다.
그리고, 상기 제2 칩의 메모리셀 각각의 데이터 리텐션 능력은 오토 리프레쉬 테스트에 의하고, 임의의 기준 시간을 정하여 그 시간 이하인 경우 연약 셀들(weak cells)로 분류하고, 이를 제외한 셀들은 노말 셀들(normal cells)로 분류한다.
상기 연약 셀들에 대한 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스는 셀들의 행을 지정하는 행 어드레스인 것이 바람직하다. 따라서, 상기 행 어드레스에 의해 선택된 워드 라인에 연결된 모든 셀들이 동시에 리프레쉬된다.
도 3은 도 2의 리프레쉬 결정부 및 리프레쉬 제어 카운터의 보다 구체적인 동작을 설명하기 위한 블록도이다.
도 3을 참조하면, 리프레쉬 제어 카운터의 값이 제2 상태인 '0'이라고 가정하고 어드레스 비교부(112)로부터 출력되는 어드레스 및 상기 리프레쉬 제어 카운터의 값을 리프레쉬 결정부(116)에서 수신하여 낸드(NAND) 연산을 취한다. 상기 리프레쉬 결정부(116)에서의 연산의 결과는 항상 '1'이 되므로 메모리 셀들(120)은 리프레쉬되지 않고, 상기 리프레쉬 제어 카운터(114)의 값이 제1 상태인 '1'로 전환된다. 상기 리프레쉬 제어 카운터(114)의 값이 제1 상태로 유지되는 경우, 동일한 어드레스가 상기 리프레쉬 결정부(116)로 입력되면, 상기 메모리 셀들(120)이 리프레쉬되고, 상기 리프레쉬 제어 카운터(114)는 제2 상태로 전환된다.
본 발명의 제2 실시예가 도 2 및 도 3을 참조하여 이하에서 설명된다.
본 발명의 제2 실시예는 제1 칩으로서 존재하고 테스트 결과에 따라 분류된 연약 셀들을 제외한 노말 셀들에 대한 어드레스를 불휘발적으로 저장하는 저장부(108)와, 리프레쉬 동작을 요구하는 노말 셀들 및 상기 연약 셀들을 갖는 메모리 셀 어레이를 포함하는 제2 칩(122)이 도시되어 있다. 상기 제2 칩(122)은 리프레쉬 동작을 요구하는 다이나믹 반도체 메모리 장치이다.
상기 제2 칩(122)은 리프레쉬 동작 모드에서 인가되는 어드레스가 상기 저장부에 저장된 어드레스와 일치되는 경우에 상기 연약 셀들에 대한 리프레쉬 주기보다는 느리게 상기 노말 셀들에 대한 리프레쉬 동작이 수행되도록 하는 리프레쉬 가변 제어부(118)를 갖는다.
상기 리프레쉬 가변 제어부(118)는, 동작시 상기 저장부(108)로부터 상기 저장부(108)에 저장된 어드레스를 수신하여 저장하는 초기 설정부(110), 상기 초기 설정부(110)에 저장된 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스를 수신하여 상기 초기 설정부(110)에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는지를 비교하는 어드레스 비교부(112)를 구비한다.
그리고, 상기 리프레쉬 가변 제어부(118)는 상기 어드레스 비교부(112)에서의 비교 결과, 상기 초기 설정부(110)에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하지 않는 경우에는 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들에 대하여 리프레쉬를 행하고, 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는 경우에는 리프레쉬 제어 카운터(114)의 값이 증가된 제1 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들에 대하여 리프레쉬를 행하고 상기 리프레쉬 제어 카운터(114)의 값이 증가되지 않은 제2 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들에 대하여 리프레쉬를 행하지 않도록 하는 리프레쉬 결정부(116)를 구비한다. 즉, 상기 저장 부(108)에 노말 셀들에 대한 어드레스를 저장하는 것을 제외하고는 상기 제1 실시예와 동일한 구성을 갖는다.
도 4는 도 2의 반도체 장치의 리프레쉬 동작이 이루어지는 과정을 구체적으로 나타낸 흐름도이다.
도 4를 참조하면, 다이나믹 반도체 메모리 장치의 메모리 셀들에 대한 오토리프레쉬 테스트가 수행되어지고(S10), 연약 셀인 리텐션 불량셀들에 대한 어드레스가 저장부에 저장되어지며(S20), 상기 다이나믹 반도체 메모리 장치의 초기 설정부로 로딩된다(S30). 그리고, 리프레쉬 명령이 인가되면, 어드레스 비교부에서 리프레쉬 동작 모드에서 인가되는 어드레스와 상기 저장부에 저장된 어드레스를 비교하여(S50), 양 어드레스가 일치하면 리프레쉬를 수행하고(S80) 그렇지 않으면 리프레쉬 제어카운터 값을 증가시킨다(S90). 그리고, 어드레스를 증가시켜(S100) 상기와 같은 과정이 전 메모리 셀들에 대하여 반복적으로 수행되도록 하여 전 메모리 셀들에 대한 리프레쉬가 수행되도록 한다.
상기 방식으로 일부 리텐션 특성이 나쁜 메모리 셀들인 연약 셀들을 감지하여 상기 메모리 셀들을 포함하고 있는 행을 별도로 제어하여 리프레쉬로 인하여 소모되는 전류를 줄이고자 하였다.
다른 관점에서 보면, 상기 연약 셀들에 대하여는 종래와 같은 주기로 리프레쉬가 수행되게 하고, 상기 연약 셀들보다 데이터 리텐션 특성이 좋은 노말 셀들에 대하여는 보다 느리게 리프레쉬가 수행되게 함으로써 상기 노말 셀들에 대하여 소모되는 리프레쉬 전류를 줄일 수 있게 된다.
도 5는 도 2의 반도체 장치가 마이크로 컨트롤러(MCU)와의 관계와, 제1 칩 및 제2 칩의 상호 관계를 간략히 도시한 블록도이다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
도 5를 참조하면, 상기 반도체 장치는 연약 셀들의 어드레스가 상기 제1 칩(108)에 저장되고, 상기 마이크로 컨트롤러(205)에 의해 상기 제2 칩(112)의 초기 설정부로 로딩되어 저장되는 것이 도시되어 있다.
본 발명의 실시예에 따른 반도체 장치는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은, 리프레쉬 동작이 개선된 반도체 장치를 제공함으로써, 반도체 장치의 메모리 셀들에 대하여 데이터 리텐션 테스트 결과에 따라 분류된 노말 셀들 및 연약 셀들을 지정하는 어드레스를 저장할 수 있는 효과가 있다.
또한, 본 발명은 노말 셀들 및 연약 셀들에 대하여 리프레쉬 주기를 달리하여 리프레쉬를 행할 수 있는 효과가 있다.
또한, 본 발명은 상기 노말 셀들 및 연약 셀들에 대하여 리프레쉬 주기를 달리하여 리프레쉬를 행함으로써, 전 메모리 셀들의 리프레쉬에 요구되는 전류의 소모를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 리프레쉬에 요구되는 전류의 소모를 감소시킴으로써, 동작시 스탠 바이 전류를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 스탠 바이 전류를 감소시킴으로써, 디램 및 이를 이용하는 모바일 응용제품들의 경쟁력을 높일 수 있는 효과가 있다.
또한, 본 발명은 반도체 장치의 메모리 셀들에 대한 소정의 테스트 후 분류된 연약 셀들에 대한 어드레스 정보 또는 노말 셀들에 대한 어드레스 정보를 저장하기 위한 별도의 칩을 제공하는 효과가 있다.

Claims (16)

  1. 제1 칩으로서 존재하고 테스트 결과에 따라 분류된 연약 셀들에 대한 어드레스를 불휘발적으로 저장하는 저장부와;
    리프레쉬 동작을 요구하는 노말 셀들 및 상기 연약 셀들을 갖는 메모리 셀 어레이와, 리프레쉬 동작 모드에서 인가되는 어드레스가 상기 저장부에 저장된 어드레스와 일치되는 경우에 상기 노말 셀들에 대한 리프레쉬 주기보다는 빠르게 상기 연약 셀들에 대한 리프레쉬 동작이 수행되도록 하는 리프레쉬 가변 제어부를 갖는 제2 칩으로서의 다이나믹 반도체 메모리 장치를 구비하되,
    상기 리프레쉬 가변 제어부는,
    동작시 상기 저장부로부터 상기 저장부에 저장된 어드레스를 수신하여 저장하는 초기 설정부와,
    상기 초기 설정부에 저장된 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스를 수신하여 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는지를 비교하는 어드레스 비교부와,
    상기 어드레스 비교부에서의 비교 결과 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는 경우에는 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되게 하고, 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하지 않는 경우에는 리프레쉬 제어 카운터의 값이 증가된 제1 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 선택되어 리프레쉬되게 하고, 상기 리프레쉬 제어 카운터의 값이 증가되지 않은 제2 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않도록 하기 위한 리프레쉬 결정부를 구비함을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 리프레쉬 제어 카운터는 상기 리프레쉬 결정부에서 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않는 경우에 제2 상태에서 제1 상태로 전환되며, 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되는 경우에 제1 상태에서 제2 상태로 전환됨을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 테스트는 오토 리프레쉬 테스트임을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 연약 셀들에 대한 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스는 셀들의 행을 지정하는 행 어드레스임을 특징으로 하는 반도체 장치.
  8. 제1 칩으로서 존재하고 테스트 결과에 따라 분류된 연약 셀들을 제외한 노말 셀들에 대한 어드레스를 불휘발적으로 저장하는 저장부와;
    리프레쉬 동작을 요구하는 상기 노말 셀들 및 상기 연약 셀들을 갖는 메모리 셀 어레이와, 리프레쉬 동작 모드에서 인가되는 어드레스가 상기 저장부에 저장된 어드레스와 일치되는 경우에 상기 연약 셀들에 대한 리프레쉬 주기보다는 느리게 상기 노말 셀들에 대한 리프레쉬 동작이 수행되도록 하는 리프레쉬 가변 제어부를 갖는 제2 칩으로서의 다이나믹 반도체 메모리 장치를 구비하되,
    상기 리프레쉬 가변 제어부는,
    동작시 상기 저장부로부터 상기 저장부에 저장된 어드레스를 수신하여 저장하는 초기 설정부와,
    상기 초기 설정부에 저장된 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스를 수신하여, 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는지를 비교하는 어드레스 비교부와,
    상기 어드레스 비교부에서의 비교 결과 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하지 않는 경우에는 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되게 하고, 상기 초기 설정부에 저장된 어드레스와 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 일치하는 경우에는 리프레쉬 제어 카운터의 값이 증가된 제1 상태시 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되게 하고 상기 리프레쉬 제어 카운터의 값이 증가되지 않은 제2 상태인 경우 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않도록 하기 위한 리프레쉬 결정부를 구비함을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제8항에 있어서,
    상기 리프레쉬 제어 카운터는 상기 리프레쉬 결정부에서 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되지 않는 경우에 제2 상태에서 제1 상태로 전환되며, 상기 리프레쉬 동작 모드에서 인가되는 어드레스가 지정하는 메모리 셀들이 리프레쉬되는 경우에 제1 상태에서 제2 상태로 전환됨을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 테스트는 오토 리프레쉬 테스트임을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 연약 셀들에 대한 어드레스 및 상기 리프레쉬 동작 모드에서 인가되는 어드레스는 셀들의 행을 지정하는 행 어드레스임을 특징으로 하는 반도체 장치.
  15. 삭제
  16. 삭제
KR1020050000689A 2005-01-05 2005-01-05 반도체 장치 KR100689708B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050000689A KR100689708B1 (ko) 2005-01-05 2005-01-05 반도체 장치
US11/317,429 US7269085B2 (en) 2005-01-05 2005-12-23 Non volatile semiconductor memory device having a multi-bit cell array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050000689A KR100689708B1 (ko) 2005-01-05 2005-01-05 반도체 장치

Publications (2)

Publication Number Publication Date
KR20060080331A KR20060080331A (ko) 2006-07-10
KR100689708B1 true KR100689708B1 (ko) 2007-03-08

Family

ID=36640226

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050000689A KR100689708B1 (ko) 2005-01-05 2005-01-05 반도체 장치

Country Status (2)

Country Link
US (1) US7269085B2 (ko)
KR (1) KR100689708B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7894289B2 (en) * 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
DE102012203610A1 (de) * 2011-05-25 2012-11-29 Samsung Electronics Co., Ltd. Verfahren zum Auffrischen eines Speicherbauelements, Auffrisch-adressengenerator und Speicherbauelement
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR20130117198A (ko) 2012-04-18 2013-10-25 삼성전자주식회사 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
KR20140113191A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
KR20150017276A (ko) 2013-08-06 2015-02-16 삼성전자주식회사 리프레쉬 레버리징 효율을 향상시키는 휘발성 메모리 장치의 리프레쉬 방법
US9412433B2 (en) * 2014-01-22 2016-08-09 Nanya Technology Corp. Counter based design for temperature controlled refresh
KR20160056056A (ko) * 2014-11-11 2016-05-19 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102420640B1 (ko) 2016-03-17 2022-07-15 에스케이하이닉스 주식회사 반도체장치
GB2560968B (en) * 2017-03-30 2020-07-29 Advanced Risc Mach Ltd Control of refresh operation for memory regions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62223893A (ja) * 1986-03-26 1987-10-01 Hitachi Ltd ダイナミツク型ｒａｍ
JPH1139861A (ja) * 1997-07-16 1999-02-12 Toshiba Corp ダイナミック型半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644545A (en) 1996-02-14 1997-07-01 United Memories, Inc. Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products
US6167544A (en) * 1998-08-19 2000-12-26 Stmicroelectronics, Inc. Method and apparatus for testing dynamic random access memory
US6603694B1 (en) * 2002-02-05 2003-08-05 Infineon Technologies North America Corp. Dynamic memory refresh circuitry

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62223893A (ja) * 1986-03-26 1987-10-01 Hitachi Ltd ダイナミツク型ｒａｍ
JPH1139861A (ja) * 1997-07-16 1999-02-12 Toshiba Corp ダイナミック型半導体記憶装置

Also Published As

Publication number Publication date
US7269085B2 (en) 2007-09-11
KR20060080331A (ko) 2006-07-10
US20060146630A1 (en) 2006-07-06

Similar Documents

Publication Publication Date Title
US7269085B2 (en) Non volatile semiconductor memory device having a multi-bit cell array
JP4056173B2 (ja) 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
KR100492102B1 (ko) 반도체 기억 장치의 전력 제어 방법 및 이를 이용하는반도체 기억 장치
US7317648B2 (en) Memory logic for controlling refresh operations
US7710809B2 (en) Self refresh operation of semiconductor memory device
JP4194561B2 (ja) 半導体記憶装置
US7395176B2 (en) Memory controller for controlling a refresh cycle of a memory and a method thereof
US20080285370A1 (en) Semiconductor memory and system
JP2006244641A (ja) 半導体記憶装置及びその動作方法
JP2004273029A (ja) 記憶装置およびそれに用いられるリフレッシュ制御回路ならびにリフレッシュ方法
CN111399621B (zh) 电力控制电路、半导体装置和半导体装置的电力控制方法
JP2008505427A (ja) 半密度処理及び全密度処理を伴うｄｒａｍ
US7203114B2 (en) Semiconductor memory which performs the refresh operation internally and automatically without refresh commands from the exterior
US9502095B1 (en) Memory system
US7145814B2 (en) RAS time control circuit and method for use in DRAM using external clock
US20070025136A1 (en) Ferroelectric random access memory circuits for guarding against operation with out-of-range voltages and methods of operating same
TWI582580B (zh) 記憶體儲存裝置及其操作方法
KR100958804B1 (ko) 반도체 메모리 소자의 로우 액티브 시간 제어회로
JP3400899B2 (ja) 不揮発性半導体記憶装置
JP2007280608A (ja) 半導体記憶装置
KR100481923B1 (ko) 반도체 메모리 장치
US20080276053A1 (en) Portable Device and Method for Controlling Deep Power Down Mode of Shared Memory
JP2000123568A (ja) Ｄｒａｍリフレッシュ制御回路およびリフレッシュ制御回路を内蔵したｄｒａｍ
JP3098146B2 (ja) 不揮発性半導体記憶装置
KR100569562B1 (ko) Ｐｓｒａｍ의 액티브 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee