JP5087886B2 - メモリ制御装置 - Google Patents

Description

本発明は、大容量のメモリモジュールを実現する技術に関する。

バイトスライス型メモリコントローラを搭載したサーバ等のコンピュータの構成を例として図１に示す。
装置を制御するシステムコントローラ１００に、ＣＰＵ、メモリコントローラ１０１が接続されている。各メモリコントローラ１０１に少なくとも１つのＤＩＭＭ(Dual Inline
Memory Module)が接続され、４つのメモリコントローラが同期してメモリアクセスを行
う。（図１）

図２は、該ＤＩＭＭの概略構成図であり、ＤＤＲ２インターフェイスを用いた２ランク(RANK)のＤＩＭＭの例を示している。
図２のＤＩＭＭは、１ランクに１８個のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)を備え、２ランク有しているので、ＤＩＭＭ全体でのＳＤＲＡＭ総数は３６個となっている。
複数のランクで構成されたＤＩＭＭは、ランク数分のチップセレクト信号を用い、各ランクの読み書きを選択的に行っている。現在、デファクトスタンダードの一つとなっているＤＤＲ２インターフェイスでは、チップセレクト信号線２本、アドレス信号線がＡ０〜Ａ１５の１６本となっているため、このインターフェイスを採用した場合、ランク数は最大２であり、２ランクで１６本のアドレス信号線を用いて読み書きできる最大の容量は１６ＧＢである。

また、本願発明に関連する先行技術として、例えば、下記の特許文献１に開示される技術がある。
特開２００３−７９６３号公報

（１）問題点１
従来のＤＤＲ２インターフェイスでは、制御できるランク数が２ランクまでとなっており、装置に搭載されるメモリ容量を増やすには、ＤＩＭＭアクセスチャンネルを増やすか、ＤＩＭＭに搭載される各ＳＤＲＡＭの容量を増加させるしか方法がなかった。
しかし、ＳＤＲＡＭの容量の上限は、製造技術に依存するため、任意に上限を超えて容量を増加できるものではない。

また、ランク数を増やす場合、１ランク毎にチップセレクト信号線１本を追加する必要があり、メモリコントローラのピン数を増やすなどボードの再開発も行わなくてはならず、現実的ではない。

（２）問題点２
公知例「特開２００２−１８４１７６」では、２ランクから４ランクに増量する例が提案されているが、ＤＤＲ２のような高速インターフェイスには適用できない。また、ランク数を増やした場合、メモリコントローラ側を変更しなければ、公知例に挙げられたＤＩＭＭの制御ができないはずであるが、この制御については開示されておらず、実現性に乏しいという問題があった。

例えば、ランクを増やすと言うことは、物理的なＳＤＲＡＭが増えるということなので、増えたＳＤＲＡＭを初期化するための回路が必要であるし、メモリリフレッシュの回路も必要である。

そこで本発明は、少ない構成変更でメモリモジュールのランク数を増加させる技術を提供する。

上記課題を解決するため、本発明は、以下の構成を採用した。
即ち、本発明のメモリ制御装置は、
複数のランクを有するメモリモジュールにアクセスする装置であって、
ランクを選択するためのセレクト信号を介するセレクト信号線及び選択されたランク上のアドレスを示すアドレス信号を介するアドレス信号線を有するインターフェイス部と、
前記アドレス信号線の一部及びセレクト信号線を介して前記ランクを選択する信号を送信する制御部と、を備えた。

また、本発明の情報処理装置は、
複数ランクのメモリモジュールと、
前記メモリモジュールに格納される情報を用いて処理を実行するプロセッサと、
前記メモリモジュールへのアクセスを制御するメモリ制御装置と、を有する情報処理装置において、
前記メモリ制御装置が、
メモリモジュールのランクを選択するためのセレクト信号を介するセレクト信号線と、選択されたランク上のアドレスを示すアドレス信号を介するアドレス信号線とが接続されるインターフェイス部と、
前記アドレス信号及び前記セレクト信号から、ランクを選択する信号を送信する制御部と、を備えた。

前記制御部は、前記セレクト信号線数よりも多い数のランクを選択する信号を送信しても良い。

前記インターフェイス部は、ＤＤＲ２インターフェイスであっても良い。

前記メモリ制御部は、前記制御部からの命令に基づいて、前記ランク数に応じたメモリリフレッシュ処理を行うメモリリフレッシュコントロール回路を備えても良い。

前記制御部は、異ランク間に対するアクセスが連続した場合に、該アクセス間に所定の待機時間を挿入しても良い。

前記制御部は、前記メモリモジュールのランク数及び／又はアクセス命令の種別に応じて、各ランクが備えるＯＤＴをそれぞれ制御しても良い。

また、本発明のメモリモジュールは、
複数ランクに区分され、各ランクが選択的にアクセス可能に接続されたメモリ郡と、
ランクを選択するためのセレクト信号を介するセレクト信号線及び選択されたランク上のアドレスを示すアドレス信号を介するアドレス信号線を有するインターフェイス部と、
前記インターフェイス部を介してアクセス命令を受信した際のアドレス信号線を介して得た信号及びセレクト信号に基づいて前記ランクを選択してアクセスさせるデコード部と、を備えた。

前記メモリモジュールは、前記セレクト信号線数よりも多い数のランクを備えても良い。

前記メモリモジュールは、前記デコード部をレジスタ間に配置しても良い。

本発明によれば、少ない構成変更でメモリモジュールのランク数を増加させる技術を提供できる。

以下、図面を参照して本発明を実施するための最良の形態について説明する。以下の実施の形態の構成は例示であり、本発明は実施の形態の構成に限定されない。

§１．全体構成
図３は、本発明の一実施例に係る情報処理システムの概略図である。
本例の情報処理システム１０は、システムボード上に、ＣＰＵや、システムコントローラ１、メモリコントローラ２、メモリモジュール３を備えた汎用のコンピュータである。
情報処理システム１０は、メモリコントローラ（メモリ制御装置）２やメモリモジュール３を複数備えても良い。例えば図１と同様に各メモリコントローラ２に少なくとも１つのＤＩＭＭが接続され、４つのメモリコントローラ２が同期してメモリアクセスを行う。

§２．各構成部分の説明
本実施形態のメモリモジュール３は、図４に示すように、ＤＤＲ２インターフェイスを利用したＤＩＭＭであり、以下ＤＩＭＭ３とも称する。該ＤＩＭＭ３は、１ランクに１８個のＳＤＲＡＭ３１を持ち、これを４ランク、即ち７２個のＳＤＲＡＭ３１（メモリ群）を備えている。
該ＤＩＭＭ３は、１ＧＢのＳＤＲＡＭ２つ分で従来の１ランク相当を構成しており、計８ＧＢの容量を有している。

ＤＩＭＭ３上には記憶素子としてのＳＤＲＡＭ３１の他に、ＥＥＰＲＯＭ３２、デコード回路（デコード部）３３、ＯＤＴ（On Die Termination）３４、インターフェイス３５を備えている。

ＥＥＰＲＯＭ３２は、高速伝送実現の為にアドレス信号線等をラッチするレジスタや、ＰＬＬ、ＤＩＭＭのスペックを記録している。

ＯＤＴ３４は、ランク毎のＳＤＲＡＭに搭載されたバス終端抵抗であり、メモリコントローラ２からON/OFF制御される。

インターフェイス部３５は、ランクを選択するためのセレクト信号を介するセレクト信号線及び選択されたランク上のアドレスを示すアドレス信号を介するアドレス信号線を有するＤＤＲ２インターフェイスである。

デコード回路３３は、前記インターフェイス部３５を介してアクセス命令を受信した際のアドレス信号線を介して得た信号及びランクセレクト信号に基づいて、増加したランク２，３を含めたランクセレクト信号を生成することにより、前記ランクを選択及びアクセスを可能にしている。

システムコントローラ１は、ＣＰＵ及び各メモリコントローラ２を制御する。システムコントローラ１は各メモリコントローラ２に対し、同期制御とメモリアクセスを命令する
。各メモリコントローラ２はシステムコントローラ１からの命令に従い、メモリアクセスを行う。

システムコントローラ１は、メモリリフレッシュコントロール回路１３を備えている。

メモリコントローラ２は、制御部２１や、インターフェイス部２２、ＥＥＰＲＯＭアクセスコントロール回路２３を備えている。

制御部２１は、前記アドレス信号線の一部及びセレクト信号線を介して前記ランクを選択する信号を送信するなど、ＤＩＭＭ３に対するアクセス制御を行う。

インターフェイス部２２は、ランクを選択するためのセレクト信号を介するセレクト信号線及び選択されたランク上のアドレスを示すアドレス信号を介するアドレス信号線を有したＤＤＲ２インターフェイスである。

各メモリコントローラ２は、図１と同様にＤＤＲ２バスインターフェイスを利用したＤＩＭＭバスチャンネルを４つ搭載し、各ＤＩＭＭバスチャンネルには２つのＤＩＭＭスロットがバス接続されている。

図５にＤＩＭＭに搭載されるＳＤＲＡＭ３１のダイヤグラムを示す。
メモリコントローラ２から接続されるコマンド信号（／ＲＡＳ，／ＣＡＳ，／ＷＥ）と／ＣＳによりＳＤＲＡＭ３１のセレクト及び動作が決定される。

アドレス選択用として接続される信号はＡ０〜Ａ１４、ＢＡ０〜ＢＡ２があり、ＢＡ０〜ＢＡ２は合計８つのメモリバンクの中の１つを選択し、Ａ０〜Ａ１４はバンク内の記憶セルの選択に使用される。

記憶セルの選択には、Ａ０〜Ａ１４を時分割した、ロウアドレスとカラムアドレスの２つのアドレスが使用さる。記憶セル内のデータは、４本のデータ信号（ＤＱ）で入出力される。ＤＱ信号は、データストローブ信号対（ＤＱＳ，／ＤＱＳ）によりラッチされる。

ＤＩＭＭ３上に搭載されるＥＥＰＲＯＭ３２には、コマンドのタイミングやランクなどの構成情報が記録されている。メモリコントローラ２のＩ２Ｃアクセスコントロール回路２３は、Ｉ２Ｃと呼ばれるシリアル規格に従ってこの情報を読み出し、ＤＩＭＭ３をコントロールする為の初期化をファームウェアに従って行う。

ＳＤＲＡＭ３１は、記憶保持の為のメモリリフレッシュ機能を備えている。メモリリフレッシュはメモリリードやメモリライトと同様に、メモリコントローラ２からの命令により行われる。

メモリコントローラ２とＳＤＲＡＭ３１間は、ＤＤＲ２インターフェイスを利用したバスで構成されている。バス上にはスロット及びランクによりドット接続される。

システムコントローラ１はＣＰＵからの物理アドレスをメモリアドレスに変更し、リード／ライトコマンドと共に各メモリコントローラ２に送出する。メモリライトの際には、ライトデータがメモリコントローラ２に送出される。

上記のメモリアドレスとは、メモリインターフェイス上のＳＤＲＡＭ郡のランクを選択するチップセレクト信号（ＣＳ［３：０］）、ＳＤＲＡＭ内のＢＡＮＫを選択するバンクアドレス（ＢＡ［２：０］）、ＢＡＮＫ内の記憶セル郡を選択するロウアドレスと、ロウ
アドレスで選択された記憶セル郡からデータビットを選択するカラムアドレスで構成される。

メモリコントローラ２は初期化動作時にＩ２Ｃアクセスコントロール回路２３がＥＥＰＲＯＭ３２を参照し、搭載されたＤＩＭＭの構成やコマンドタイミングといったスペックを知ることができる。

本実施形態の初期化動作の例を図３を用いて説明する。情報処理システム１０への電源投入後にファームウェアが起動され、ＤＩＭＭ３のＥＥＰＲＯＭ３２から情報の読み出しを行う。読み出された情報を元にメモリコントローラ２内のアーキテクチャレジスタをセットする。例えば、ＤＩＭＭ搭載情報によりメモリマップの決定、動作タイミングの決定、ランク数の決定を行う。また、構成情報を元にＤＩＭＭ３そのものの初期化や、ＤＩＭＭ３用の設定レジスタのセット、ＯＤＴ（On Die Termination）３４の抵抗値の設定を行う。

本実施形態では、制御部２１が増加させたランク２，３用のレジスタセットを備えており、参照したランク数が４であった場合には、通常どおりランク０，１の初期化を行うのと共に、このレジスタセットを用いてランク２，３の初期化も行う。

また、情報処理システム１０におけるメモリリフレッシュの例を図８に示す。前述した初期化動作により、システムコントローラ内のアーキテクチャレジスタにリフレッシュ間隔が設定される。この値はメモリコントローラ２に搭載されるＤＩＭＭ３のランク総数によって決定される。システムコントローラ１内のリフレッシュカウンターが、設定されたリフレッシュ間隔になるとメモリコントローラ２を介してリフレッシュ命令がＤＩＭＭ３に対して発行される。リフレッシュはランク毎に発行され、対象アドレスはＤＩＭＭ内で自動的に決定される。

そして、メモリコントローラ２がシステムコントローラ１からリード／ライトコマンドを受信した場合、該メモリコントローラ２のシーケンサによってＤＩＭＭ３に対するリード／ライトを行い、データの送受信を行う。

§３．メモリコントローラ２及びＤＩＭＭ３の特徴部分の説明
本実施形態のＤＩＭＭ３では、A0〜A14の15本持っているアドレス信号線のうち、最上
位の1本 (A14)をチップセレクト信号の生成に用いる為、図６に示すようにデコード回路
３３を備えている。

デコーダ回路３３は、アドレス信号線A14からの信号と既存のチップセレクト信号線2本からのセレクト信号に基づき、図７の真理値表に示す４つの状態のチップセレクト信号を生成する。

即ち、アドレス信号線Ａ１４の信号がアサートされておらず、チップセレクト信号CS0
がアサートされた場合にはランク０が選択され、チップセレクト信号ＣＳ１がアサートされた場合にはランク１が選択される。また、アドレス信号線Ａ１４の信号がアサートされており、チップセレクト信号ＣＳ０がアサートされた場合にはランク２が選択され、チップセレクト信号ＣＳ１がアサートされた場合にはランク３が選択される。

ここで使用されるアドレス信号線Ａ１４は、ＤＩＭＭ３に入力されるアドレスの最上位ビットを示すアドレス信号を伝送する為の既存の線であるので、メモリコントローラ２とＤＩＭＭ３の間の伝送路上に信号の増減が発生せず、ボードの再開発が必要ない。

本実施形態のＤＩＭＭ３には１ＧＢのＳＤＲＡＭが搭載されており、アドレス信号線はＡ０〜Ａ１３しか使用しないため、最上位ビットであるＡ１４をチップセレクトに使用してもシステムとして問題ない。

図９にＤＩＭＭ３とＤＤＲ２インターフェイスで規定されているメモリ空間イメージの比較を示す。
空間イメージ４１は、ＤＤＲ２インターフェイスで規定されているもので、２ＧＢのＳＤＲＡＭを搭載した２ランク構成とすることで、最大８ＧＢの容量が得られる。

これに対し、本実施形態のＤＩＭＭ３は、１ＧＢのＳＤＲＡＭを搭載した４ランク構成で８ＧＢの容量を得ている。このため、ロウアドレスの表現にＡ０〜Ａ１３、カラムアドレスの表現にＡ０〜Ａ９、Ａ１１を使用しており、Ａ１４は未使用である。

従って、メモリコントローラ２の制御部２１は、システムコントローラ１からＤＩＭＭ３に対するリード／ライトコマンドを受信した場合、選択するランクに応じて前記真理値表のとおりＡ１４，ＣＳ０，ＣＳ１に信号をアサートする。

なお制御部２１は、初期化時にＥＥＰＲＯＭ３２から読み出した情報に従い、アクセスするメモリモジュールが、本実施形態の４ランク構成であればＡ１４，ＣＳ０，ＣＳ１を用いてランク選択の為の信号をアサートし、２ランク構成であれば規定どおりＣＳ０，ＣＳ１を用いてランク選択の為の信号をアサートしてＡ１４をアドレス信号線として使用する。

これにより、本実施形態のシステムボードは、ＤＤＲ２インターフェイスに従う２ＧＢのＳＤＲＡＭを搭載した２ランクのＤＩＭＭとの互換性を維持しつつ、１ＧＢのＳＤＲＡＭを搭載した４ランクのＤＩＭＭ３も利用可能にしている。

なお、本実施形態では、既存の２ランク構成よりもランク数を増加させているため、図１０（Ａ）のようにランク０，１に対するメモリリフレッシュのフローを図１０（Ｂ）のように２Ｆｌｏｗにして行う。

メモリコントローラ２内の制御部２１は、増加させたランク数に応じたシーケンサを備え、ランクを増加させたＤＩＭＭ３に対するリフレッシュコマンドを受けた場合、メモリリフレッシュの処理をランク数分増加させて各ランクのメモリリフレッシュを行わせる。

例えば、図１１に示すパターン１のように、ランク０，１に対して、ＰＡＬＬからｔＲＡＳを待ってＲＥＦまでの処理のフロー１を行った後に同様のフロー２をランク２．３に行う。しかし、この場合、メモリリフレッシュにかかる時間がランク数に応じて単純に増加してしまい、リード/ライトのアクセスを圧迫してしまう可能性がある。

このため、パターン２のように、ランク０，１に対するフロー１のＰＡＬＬの後、ランク２，３に対するフロー２のＰＡＬＬを行い、メモリリフレッシュ処理を並行して行うのが望ましい。

また、本実施形態のように、ランク数を増加させた場合、スタブの増加も考えられるが、制御部２１が、ランク数に応じて、所定ランクのＯＤＴをオン又はオフに制御することで抑えることができる。また、このＯＤＴのオン／オフ制御は、リード／ライト等の命令の種別に応じて行っても良い。このとき、何れのランクのＯＤＴをオンにし、何れのランクのＯＤＴをオフにするかは、ＥＥＰＲＯＭ３２の内容で判断するかファームウェアに予め設定しておけば良い。

更に、増設ランクのデコード回路３３の為に回路段数が増え、伝送特性が悪化して伝送速度の高速化の妨げになることが考えられるが、本実施形態では、図１２に示すようにデコード回路３３をレジスタで挟みこみ、この伝送特性を改善している。

このように、レジスタ４３の直後にデコード回路３３を配置し、デコード回路３３の直後にレジスタ４４を配置したことにより、デコード回路３３の直前で信号のタイミングが揃い、デコード回路３３の直後でも信号のタイミングが揃うので、伝送特性の悪化が防止できる。

また、ＤＩＭＭ３は、ランクを増加したことによってバスファイト（Bus Fight）が増
える可能性がある。

メモリコントローラ２の制御部２１は、同一ランク内の前半部分と後半部分のアクセスが連続した場合、図１３に示すパターン１のように、連続してアクセスを行う。しかし、異なるランクに対するアクセスが連続した場合、図１３に示すパターン２のように、該アクセス間にウェイトを挿入する。

即ち、制御部２１は、増設したランク２，３も含め各ランクへのアクセスを排他的に管理し、異なるランクに対するアクセスの間には、ウェイトを挿入する。

以上のように本実施形態では、既存信号線を用いてランク選択の為の信号を送信するので、ランク数を増やしても従来のインターフェイスを用いることが可能となった。

従って、ＳＤＲＡＭの容量増加が望めない場合であっても、ランクを増やすことでＤＩＭＭの容量を増やすことが出来るようになった。例えば、現在入手が困難な２ＧＢのＳＤＲＡＭを用いなくても１ＧＢのＳＤＲＡＭで高容量のＤＩＭＭを達成できる。このため、普及している安価なＳＤＲＡＭを選択可能で、高容量のＤＩＭＭを安価に製造しやすい。

また、増やしたランクに対する初期化やリフレッシュの制御が可能となった。
ＤＩＭＭに渡されるアドレス自体はそのまま使用できるので、ＣＰＵからの物理アドレスの制御に変更を加えなくともＤＩＭＭの容量を増やすことが可能となった。

更に、情報処理システムに搭載するＤＩＭＭの数を増やさずともメモリ総容量を増やすことが出来るようになる為、システムの開発コストを軽減できる。

関連技術の概略図 関連技術のメモリ構成を示す図 情報処理装置の全体図 本実施形態のメモリ構成を示す図 ＳＤＲＡＭの説明図 デコード部の説明図 ランク選択のための真理値表 メモリリフレッシュ処理の説明図 メモリ空間イメージを示す図 メモリリフレッシュ処理の説明図 メモリリフレッシュ処理の説明図 デコード回路の説明図 バスファイト防止の説明図

符号の説明

１０ 情報処理システム
１ システムコントローラ
１３ メモリリフレッシュコントロール回路
２ メモリコントローラ
２１ 制御部
２２ インターフェイス部
２３ Ｉ２Ｃアクセスコントロール回路
３ メモリモジュール（ＤＩＭＭ）
３１ ＳＤＲＡＭ
３２ ＥＥＰＲＯＭ
３３ デコード回路（デコード部）
３４ ＯＤＴ（On Die Termination）
３５ インターフェイス

Claims (4)

1. メモリデバイスのグループを複数備えたメモリモジュールにアクセス可能なメモリ制御装置において、
   前記メモリモジュールが備える記憶手段から読み出された該メモリモジュールの仕様情報に応じて、前記メモリデバイスの各グループの選択の際に、アドレス線の一部と選択信号線との組み合わせで選択を行うか、前記アドレス線の一部と選択信号線との組み合わせでなく、前記選択信号線のそれぞれを用いて選択を行うか、を切り替える制御部、
   を備えることを特徴とするメモリ制御装置。
2. 前記メモリデバイスのグループは、ＳＤＲＡＭのランクであることを特徴とする請求項１に記載のメモリ制御装置。
3. 前記メモリモジュールは、前記メモリデバイスのグループとしてランクを備え、
   前記制御部は、前記メモリモジュールの仕様情報に基づいて前記メモリモジュールが４ランク構成であることが検出された場合に、アドレス線の一部と２つの選択信号線との組み合わせでランクの指定を行い、前記メモリモジュールが２ランク構成であることが検出された場合に、前記２つの選択信号線のそれぞれを用いてランクの指定を行う、
   請求項１に記載のメモリ制御装置。
4. メモリデバイスの複数のグループと、仕様情報を格納する記憶手段と、を備えたメモリモジュールと、
   前記メモリモジュールにアクセス可能であって、前記メモリモジュールが備える前記記憶手段から読み出された該メモリモジュールの仕様情報に応じて、前記メモリデバイスの各グループの選択の際に、アドレス線の一部と選択信号線との組み合わせで選択を行うか、前記アドレス線の一部と選択信号線との組み合わせでなく、前記選択信号線のそれぞれを用いて選択を行うか、を切り替える制御部を備えるメモリ制御装置と、
   を備えることを特徴とする情報処理装置。

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