JP3076258B2 - 入力初段回路 - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
- H03F1/0244—Stepped control
Description
【０００１】
【発明の属する技術分野】本発明は入力初段回路に関
し、特に半導体装置の待機時における消費電流を低減す
る入力初段回路に関する。
し、特に半導体装置の待機時における消費電流を低減す
る入力初段回路に関する。
【０００２】
【従来の技術】一般に、半導体装置の待機時の消費電流
を低減するために用いられる入力初段回路は、差動増幅
器および各種のスイッチにより構成されている。
を低減するために用いられる入力初段回路は、差動増幅
器および各種のスイッチにより構成されている。
【０００３】図６（ａ），（ｂ）はそれぞれ従来の一例
を説明するための入力初段回路図および入力信号による
消費電流特性図である。まず、図６（ａ）に示すよう
に、半導体装置の待機時の消費電流を低減する入力初段
回路は、入力信号ＶＩＮを基準電圧ＶＲＥＦと比較し、
その差電圧を増幅する差動増幅器２ａと、この差動増幅
器２ａへの電流供給を中断したりする第１のスイッチ回
路８と、出力ＶＯＵＴを確定させる第２のスイッチ回路
９とを備えている。
を説明するための入力初段回路図および入力信号による
消費電流特性図である。まず、図６（ａ）に示すよう
に、半導体装置の待機時の消費電流を低減する入力初段
回路は、入力信号ＶＩＮを基準電圧ＶＲＥＦと比較し、
その差電圧を増幅する差動増幅器２ａと、この差動増幅
器２ａへの電流供給を中断したりする第１のスイッチ回
路８と、出力ＶＯＵＴを確定させる第２のスイッチ回路
９とを備えている。
【０００４】この差動増幅器２ａは、入力信号ＶＩＮと
基準電圧ＶＲＥＦをそれぞれゲートに供給されるＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｎ
１，Ｎ２と、カレントミラー回路を形成するＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｐ１，Ｐ
２と、定電圧ＶＢＩＡＳをゲートに供給することによ
り、定電流源として動作するＮＭＯＳＮ４とで構成され
る。なお、Ｅ１，Ｅ２は、所定の定電圧ＶＢＩＡＳおよ
び基準電圧ＶＲＥＦを供給するための定電圧電源であ
る。
基準電圧ＶＲＥＦをそれぞれゲートに供給されるＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｎ
１，Ｎ２と、カレントミラー回路を形成するＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｐ１，Ｐ
２と、定電圧ＶＢＩＡＳをゲートに供給することによ
り、定電流源として動作するＮＭＯＳＮ４とで構成され
る。なお、Ｅ１，Ｅ２は、所定の定電圧ＶＢＩＡＳおよ
び基準電圧ＶＲＥＦを供給するための定電圧電源であ
る。
【０００５】また、差動増幅器２ａへ付加的に接続され
る第１のスイッチ回路８は、活性信号ＥＢをそれぞれゲ
ートに供給して差動増幅器２ａへの電流供給を中断する
ＰＭＯＳＰ８，Ｐ９からなり、さらに第２のスイッチ回
路９は、差動増幅器２ａへの電流供給中断中の出力ＶＯ
ＵＴのレベルをローレベルに確定するためのＮＭＯＳＮ
８から構成される。
る第１のスイッチ回路８は、活性信号ＥＢをそれぞれゲ
ートに供給して差動増幅器２ａへの電流供給を中断する
ＰＭＯＳＰ８，Ｐ９からなり、さらに第２のスイッチ回
路９は、差動増幅器２ａへの電流供給中断中の出力ＶＯ
ＵＴのレベルをローレベルに確定するためのＮＭＯＳＮ
８から構成される。
【０００６】ここで、信号Ｓ１はＰＭＯＳカレントミラ
ーのゲート制御信号、信号Ｓ４は差動増幅器のコモン接
点信号あり、また信号Ｓ９，Ｓ１０はそれぞれ差動増幅
器２ａの電源供給信号を表わしている。
ーのゲート制御信号、信号Ｓ４は差動増幅器のコモン接
点信号あり、また信号Ｓ９，Ｓ１０はそれぞれ差動増幅
器２ａの電源供給信号を表わしている。
【０００７】つぎに、図６（ｂ）に示すように、図６
（ａ）の入力初段回路の消費電流を規格化した電圧・電
流特性は、それぞれ非活性時および活性時の入力信号Ｖ
ＩＮの電圧に対する消費電流を示している。ここで、Ｖ
ＣＣは電源電圧、ＶＴＮはＮＭＯＳのしきい値電圧、Ｖ
ＴＰはＰＭＯＳのしきい値電圧である。また、入力信号
ＶＩＮの電圧がＶＴＮ以下のとき、または電源電圧ＶＣ
Ｃから（ＶＣＣ−ＶＴＰ）までの間にあるときを待機状
態と定義する（以下、ＣＭＯＳスタンバイ（待機）状
態）。
（ａ）の入力初段回路の消費電流を規格化した電圧・電
流特性は、それぞれ非活性時および活性時の入力信号Ｖ
ＩＮの電圧に対する消費電流を示している。ここで、Ｖ
ＣＣは電源電圧、ＶＴＮはＮＭＯＳのしきい値電圧、Ｖ
ＴＰはＰＭＯＳのしきい値電圧である。また、入力信号
ＶＩＮの電圧がＶＴＮ以下のとき、または電源電圧ＶＣ
Ｃから（ＶＣＣ−ＶＴＰ）までの間にあるときを待機状
態と定義する（以下、ＣＭＯＳスタンバイ（待機）状
態）。
【０００８】かかるＣＭＯＳスタンバイ状態とは、半導
体装置の待機状態の一つとして一般に知られている状態
であり、入力初段回路での消費電流を低減し、半導体装
置全体での消費電流を低く抑えた状態である。このよう
な消費電流を低減することは、例えば携帯機器におい
て、バッテリーバックアップ時間の増大として表われ、
近年ますます消費電流の低減を図る必要が増大してい
る。
体装置の待機状態の一つとして一般に知られている状態
であり、入力初段回路での消費電流を低減し、半導体装
置全体での消費電流を低く抑えた状態である。このよう
な消費電流を低減することは、例えば携帯機器におい
て、バッテリーバックアップ時間の増大として表われ、
近年ますます消費電流の低減を図る必要が増大してい
る。
【０００９】まず、活性信号ＥＢが活性時（ローレベ
ル）は、第１のスイッチ回路８がオンしており、基準電
圧ＶＲＥＦに対して入力信号ＶＩＮのレベルが大きけれ
ば、出力信号ＶＯＵＴにハイレベルを出力し、逆に小さ
ければ、ローレベルを出力する。このときの消費電流
は、図６（ｂ）の活性時特性に示すように、入力信号Ｖ
ＩＮのレベルにより決定される。すなわち、入力信号Ｖ
ＩＮのレベルがＮＭＯＳのしきい値ＶＴＮより小さいと
きは零、大きいときは定電流源動作をするＮＭＯＳＮ４
で決まる固定電流値ＩＡまでの電流になる。
ル）は、第１のスイッチ回路８がオンしており、基準電
圧ＶＲＥＦに対して入力信号ＶＩＮのレベルが大きけれ
ば、出力信号ＶＯＵＴにハイレベルを出力し、逆に小さ
ければ、ローレベルを出力する。このときの消費電流
は、図６（ｂ）の活性時特性に示すように、入力信号Ｖ
ＩＮのレベルにより決定される。すなわち、入力信号Ｖ
ＩＮのレベルがＮＭＯＳのしきい値ＶＴＮより小さいと
きは零、大きいときは定電流源動作をするＮＭＯＳＮ４
で決まる固定電流値ＩＡまでの電流になる。
【００１０】一方、活性信号ＥＢが非活性時（ハイレベ
ル）は、第１のスイッチ回路８がオフしており、入力信
号ＶＩＮのレベルに関係なく、出力ＶＯＵＴは第２のス
イッチ回路９のオン動作によりローレベルになる。この
ときの消費電流は、図６（ｂ）の非活性時特性に示すよ
うに、零になる。
ル）は、第１のスイッチ回路８がオフしており、入力信
号ＶＩＮのレベルに関係なく、出力ＶＯＵＴは第２のス
イッチ回路９のオン動作によりローレベルになる。この
ときの消費電流は、図６（ｂ）の非活性時特性に示すよ
うに、零になる。
【００１１】このような動作を行う入力初段回路におい
て、入力レベルがローレベルのＣＭＯＳスタンバイ状態
時の消費電流は零であるが、入力レベルがハイレベルの
ＣＭＯＳスタンバイ状態時の消費電流ＩＡである。しか
るに、この消費電流を削減するためには、活性信号ＥＢ
を非活性にして低減するが、活性信号ＥＢをいつ非活性
にするかを決めるのは、入力初段回路における入力信号
ＶＩＮとは別の信号であり、実際には入力初段回路より
も時間的に先に動作する回路から発生させている。
て、入力レベルがローレベルのＣＭＯＳスタンバイ状態
時の消費電流は零であるが、入力レベルがハイレベルの
ＣＭＯＳスタンバイ状態時の消費電流ＩＡである。しか
るに、この消費電流を削減するためには、活性信号ＥＢ
を非活性にして低減するが、活性信号ＥＢをいつ非活性
にするかを決めるのは、入力初段回路における入力信号
ＶＩＮとは別の信号であり、実際には入力初段回路より
も時間的に先に動作する回路から発生させている。
【００１２】かかる待機時の消費電流を低減する動作を
具体的に理解するために、半導体メモリ装置の汎用ＤＲ
ＡＭにおける初段回路を例にとって説明する。
具体的に理解するために、半導体メモリ装置の汎用ＤＲ
ＡＭにおける初段回路を例にとって説明する。
【００１３】図７（ａ），（ｂ）はそれぞれ図６（ａ）
の回路をより具体化した入力初段回路図および各種信号
のタイミング図である。図７（ａ）に示すように、この
汎用ＤＲＡＭにおいては、汎用ＤＲＡＭのロー・アドレ
ス・ストローブ反転信号（以下、ＲＡＳＢと称す）用初
段回路１０と、カラム・アドレス・ストローブ反転信号
（以下、ＣＡＳＢと称す）用初段回路１１とを備えてお
り、ＲＡＳＢ用初段回路１０は差動増幅器で構成され、
前述した図６（ａ）の差動増幅器２ａに対応している。
また、ＣＡＳＢ用初段回路１１は、図６（ａ）の待機時
消費電流を低減する入力初段回路全体で構成している。
なお、ここでは、前述した活性信号ＥＢの代りにＲＡＳ
Ｂを入力している。
の回路をより具体化した入力初段回路図および各種信号
のタイミング図である。図７（ａ）に示すように、この
汎用ＤＲＡＭにおいては、汎用ＤＲＡＭのロー・アドレ
ス・ストローブ反転信号（以下、ＲＡＳＢと称す）用初
段回路１０と、カラム・アドレス・ストローブ反転信号
（以下、ＣＡＳＢと称す）用初段回路１１とを備えてお
り、ＲＡＳＢ用初段回路１０は差動増幅器で構成され、
前述した図６（ａ）の差動増幅器２ａに対応している。
また、ＣＡＳＢ用初段回路１１は、図６（ａ）の待機時
消費電流を低減する入力初段回路全体で構成している。
なお、ここでは、前述した活性信号ＥＢの代りにＲＡＳ
Ｂを入力している。
【００１４】ついで、図７（ｂ）に示すように、ＲＡＳ
Ｂ用初段回路１０と、ＣＡＳＢ用初段回路１１とを備え
た汎用ＤＲＡＭの動作において、ＲＡＳＢ信号がハイの
期間中は待機状態であるので、ＲＡＳＢ信号がローの期
間中にＣＡＳＢ信号をローに変化させて、ライト／リー
ド動作を行わせる。このため、ＲＡＳＢ信号がハイの期
間中、ＣＡＳＢ用入力初段回路１１は動作する必要がな
く、ＲＡＳＢ信号で非活性にすることにより、待機時消
費電流の低減を行っている。
Ｂ用初段回路１０と、ＣＡＳＢ用初段回路１１とを備え
た汎用ＤＲＡＭの動作において、ＲＡＳＢ信号がハイの
期間中は待機状態であるので、ＲＡＳＢ信号がローの期
間中にＣＡＳＢ信号をローに変化させて、ライト／リー
ド動作を行わせる。このため、ＲＡＳＢ信号がハイの期
間中、ＣＡＳＢ用入力初段回路１１は動作する必要がな
く、ＲＡＳＢ信号で非活性にすることにより、待機時消
費電流の低減を行っている。
【００１５】一方、ＲＡＳＢ用初段回路１０について
は、ＲＡＳＢ信号がすべての基準となる信号であるが故
に、自分自身の活性／非活性を制御するその他の信号が
存在せず、そのため待機時の消費電流低減を実現するこ
とができない。
は、ＲＡＳＢ信号がすべての基準となる信号であるが故
に、自分自身の活性／非活性を制御するその他の信号が
存在せず、そのため待機時の消費電流低減を実現するこ
とができない。
【００１６】
【発明が解決しようとする課題】上述した図６に示す入
力初段回路は、待機時の消費電流を低減するにあたって
は、活性信号（ＥＢ）およびそれに基いて制御される各
種のスイッチ回路を必要とし、しかもその活性信号を制
御する別の信号を用意しなければならないという問題が
ある。
力初段回路は、待機時の消費電流を低減するにあたって
は、活性信号（ＥＢ）およびそれに基いて制御される各
種のスイッチ回路を必要とし、しかもその活性信号を制
御する別の信号を用意しなければならないという問題が
ある。
【００１７】また、図７に示す入力初段回路、特にＲＡ
ＳＢ用初段回路１０については、ＲＡＳＢ信号がすべて
の基準となる信号であるが故に、ＲＡＳＢ用初段回路１
０の活性／非活性を制御する他の信号が存在せず、その
ため待機時の消費電流低減を実現する図６の初段回路を
採用できないという問題がある。
ＳＢ用初段回路１０については、ＲＡＳＢ信号がすべて
の基準となる信号であるが故に、ＲＡＳＢ用初段回路１
０の活性／非活性を制御する他の信号が存在せず、その
ため待機時の消費電流低減を実現する図６の初段回路を
採用できないという問題がある。
【００１８】一方、ＣＡＳＢ用入力初段回路１１につい
ては、活性／非活性の制御のために、ＲＡＳＢ信号のよ
うな外部活性信号を必要とし、その活性信号はＣＡＳＢ
初段回路の活性期間および非活性期間を制御するタイミ
ングを正確に設計しなければならないので、ＣＡＳＢ初
段回路そのものが複雑になるという欠点がある。
ては、活性／非活性の制御のために、ＲＡＳＢ信号のよ
うな外部活性信号を必要とし、その活性信号はＣＡＳＢ
初段回路の活性期間および非活性期間を制御するタイミ
ングを正確に設計しなければならないので、ＣＡＳＢ初
段回路そのものが複雑になるという欠点がある。
【００１９】本発明の目的は、入力信号とは独立した活
性信号を用いることなく、簡単な回路構成により、待機
時の消費電流低減を実現することのできる入力初段回路
を提供することにある。
性信号を用いることなく、簡単な回路構成により、待機
時の消費電流低減を実現することのできる入力初段回路
を提供することにある。
【００２０】
【課題を解決するための手段】本発明の入力初段回路
は、入力信号を基準電圧と比較し、その差電圧を増幅す
る差動増幅器と、前記差動増幅器に接続し、前記入力信
号の待機電圧レベルを検出して電源断信号を発生するレ
ベル検知回路とを有し、前記レベル検知回路より前記電
源断信号を発生している間、前記差動増幅器への電源供
給を中断するように構成される。
は、入力信号を基準電圧と比較し、その差電圧を増幅す
る差動増幅器と、前記差動増幅器に接続し、前記入力信
号の待機電圧レベルを検出して電源断信号を発生するレ
ベル検知回路とを有し、前記レベル検知回路より前記電
源断信号を発生している間、前記差動増幅器への電源供
給を中断するように構成される。
【００２１】また、本発明の入力初段回路における差動
増幅器は、前記入力信号，基準電圧を比較する差動対ト
ランジスタと、前記電源断信号により電源供給を制御す
るスイッチ用トンランジスタとを備え、前記入力信号に
基いて活性・非活性を切り替えるように構成される。
増幅器は、前記入力信号，基準電圧を比較する差動対ト
ランジスタと、前記電源断信号により電源供給を制御す
るスイッチ用トンランジスタとを備え、前記入力信号に
基いて活性・非活性を切り替えるように構成される。
【００２２】さらに、本発明の入力初段回路における前
記レベル検知回路は、それぞれ入力段トランジスタを備
えるとともに、前記入力信号よりローレベルを検知する
ローレベル待機検知部と、ハイレベルを検知するハイレ
ベル待機検知部とで構成し、前記ローレベル待機検知部
は前記入力信号のレベルが前記入力段トランジスタのし
きい値電圧よりも低いレベルを検出し、前記ハイレベル
待機検知部は前記入力信号のレベルが電源電圧と前記入
力段トランジスタのしきい値電圧の差分電圧よりも高い
レベルを検出し、そのレベルを検出している期間には、
前記差動増幅器への前記電源供給を中断するように構成
される。
記レベル検知回路は、それぞれ入力段トランジスタを備
えるとともに、前記入力信号よりローレベルを検知する
ローレベル待機検知部と、ハイレベルを検知するハイレ
ベル待機検知部とで構成し、前記ローレベル待機検知部
は前記入力信号のレベルが前記入力段トランジスタのし
きい値電圧よりも低いレベルを検出し、前記ハイレベル
待機検知部は前記入力信号のレベルが電源電圧と前記入
力段トランジスタのしきい値電圧の差分電圧よりも高い
レベルを検出し、そのレベルを検出している期間には、
前記差動増幅器への前記電源供給を中断するように構成
される。
【００２３】また、本発明における前記レベル検知回路
は、前記入力段トランジスタのしきい値電圧により定め
られる電圧値にしたがって、電源断信号を生成するよう
に構成される。
は、前記入力段トランジスタのしきい値電圧により定め
られる電圧値にしたがって、電源断信号を生成するよう
に構成される。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】図１（ａ），（ｂ）はそれぞれ本発明の第
１の実施の形態を説明するための入力初段回路図および
入力信号による消費電流特性図である。まず、図１
（ａ）に示すように、本実施の形態による入力初段回路
１は、入力信号ＶＩＮと基準電圧ＶＲＥＦを比較し、そ
の差分を増幅して出力信号ＶＯＵＴを発生する差動増幅
器２と、供給された入力信号ＶＩＮのレベルがＣＭＯＳ
スタンバイ状態にあるか否かを検知して電源断信号Ｓ
５，Ｓ６を発生し、差動増幅器２の活性、非活性を切り
換えるためのレベル検知回路３とを有している。
１の実施の形態を説明するための入力初段回路図および
入力信号による消費電流特性図である。まず、図１
（ａ）に示すように、本実施の形態による入力初段回路
１は、入力信号ＶＩＮと基準電圧ＶＲＥＦを比較し、そ
の差分を増幅して出力信号ＶＯＵＴを発生する差動増幅
器２と、供給された入力信号ＶＩＮのレベルがＣＭＯＳ
スタンバイ状態にあるか否かを検知して電源断信号Ｓ
５，Ｓ６を発生し、差動増幅器２の活性、非活性を切り
換えるためのレベル検知回路３とを有している。
【００２６】まず、差動増幅器２は、差動対をなすＮチ
ャネルトランジスタ（ＮＭＯＳ）Ｎ１，Ｎ２と、カレン
トミラーを形成するＰチャネルトランジスタ（ＰＭＯ
Ｓ）Ｐ１，Ｐ２と、電源断信号Ｓ５，Ｓ６によって制御
される電源供給スイッチ用のトランジスタＰ３，Ｎ３
と、バイアス電圧（ＶＢＩＡＳ）および差動比較のため
の基準電圧（ＶＲＥＦ）をそれぞれ供給するための異な
った直流電源Ｅ１，Ｅ２と、直流電源Ｅ１からのバイア
ス電圧（ＶＢＩＡＳ）により制御されるＮＭＯＳＮ４と
で構成される。
ャネルトランジスタ（ＮＭＯＳ）Ｎ１，Ｎ２と、カレン
トミラーを形成するＰチャネルトランジスタ（ＰＭＯ
Ｓ）Ｐ１，Ｐ２と、電源断信号Ｓ５，Ｓ６によって制御
される電源供給スイッチ用のトランジスタＰ３，Ｎ３
と、バイアス電圧（ＶＢＩＡＳ）および差動比較のため
の基準電圧（ＶＲＥＦ）をそれぞれ供給するための異な
った直流電源Ｅ１，Ｅ２と、直流電源Ｅ１からのバイア
ス電圧（ＶＢＩＡＳ）により制御されるＮＭＯＳＮ４と
で構成される。
【００２７】また、レベル検知回路３は、電源断信号Ｓ
５を発生するために、電源ＶＣＣおよび接地ＧＮＤ間
に、高抵抗Ｒ１と入力信号ＶＩＮをゲートに供給される
ＮＭＯＳＮ５とを直列接続して形成されたローレベル待
機検知部４と、同様に電源断信号Ｓ６を発生するため
に、高抵抗Ｒ２と入力信号ＶＩＮをゲートに供給される
ＰＭＯＳＰ４とを直列接続して形成されたハイレベル待
機検知部５とから構成される。
５を発生するために、電源ＶＣＣおよび接地ＧＮＤ間
に、高抵抗Ｒ１と入力信号ＶＩＮをゲートに供給される
ＮＭＯＳＮ５とを直列接続して形成されたローレベル待
機検知部４と、同様に電源断信号Ｓ６を発生するため
に、高抵抗Ｒ２と入力信号ＶＩＮをゲートに供給される
ＰＭＯＳＰ４とを直列接続して形成されたハイレベル待
機検知部５とから構成される。
【００２８】特に、このレベル検知回路３は、入力信号
ＶＩＮのレベルをトランジスタのしきい値電圧を利用し
て、ＣＭＯＳスタンバイ状態にあるか否かを判断するも
のであり、電源断信号Ｓ５，Ｓ６を発生し、入力信号Ｖ
ＩＮがＣＭＯＳスタンバイ状態にあるときは、差動増幅
器２の電源供給を中断するものである。
ＶＩＮのレベルをトランジスタのしきい値電圧を利用し
て、ＣＭＯＳスタンバイ状態にあるか否かを判断するも
のであり、電源断信号Ｓ５，Ｓ６を発生し、入力信号Ｖ
ＩＮがＣＭＯＳスタンバイ状態にあるときは、差動増幅
器２の電源供給を中断するものである。
【００２９】次に、図１（ｂ）に示すように、かかる入
力初段回路１は、入力信号ＶＩＮのハイレベル入力、す
なわち電源電圧ＶＣＣから（ＶＣＣ−ＶＴＰ）〔但し、
ＶＴＰはＰＭＯＳのしきい値電圧〕までの電圧、および
入力信号ＶＩＮのローレベル入力、すなわちＧＮＤ電位
からＶＴＮ〔但し、ＶＴＮはＮＭＯＳのしきい値電圧〕
までの電圧では、電源断信号Ｓ５，Ｓ６により、消費電
流として微少電流ＩＳを必要とするが、その間の入力レ
ベル、すなわちＶＴＮから（ＶＣＣ−ＶＴＰ）の間で
は、微少電流ＩＳと固定電流を合せた所定電流ＩＡを必
要としている。
力初段回路１は、入力信号ＶＩＮのハイレベル入力、す
なわち電源電圧ＶＣＣから（ＶＣＣ−ＶＴＰ）〔但し、
ＶＴＰはＰＭＯＳのしきい値電圧〕までの電圧、および
入力信号ＶＩＮのローレベル入力、すなわちＧＮＤ電位
からＶＴＮ〔但し、ＶＴＮはＮＭＯＳのしきい値電圧〕
までの電圧では、電源断信号Ｓ５，Ｓ６により、消費電
流として微少電流ＩＳを必要とするが、その間の入力レ
ベル、すなわちＶＴＮから（ＶＣＣ−ＶＴＰ）の間で
は、微少電流ＩＳと固定電流を合せた所定電流ＩＡを必
要としている。
【００３０】以下、上述した入力初段回路１の回路動作
について、図１（ａ），（ｂ）を参照し、具体的に説明
する。
について、図１（ａ），（ｂ）を参照し、具体的に説明
する。
【００３１】まず、入力信号ＶＩＮのレベルが（ＶＣＣ
−ＶＴＰ）よりも大きいレベルにあるときは、ハイレベ
ル待機検知部５のＰＭＯＳＰ４がオフ状態にあり、高抵
抗Ｒ２によって電源断信号Ｓ６は接地電位（ＧＮＤ）に
なる。一方、ローレベル待機検知部４のＮＭＯＳＮ５が
オン状態にあり、高抵抗Ｒ１による電流供給能力よりも
十分大きい電流能力で電源断信号Ｓ５を接地電位（ＧＮ
Ｄ）にする。このとき、差動増幅器２のＰＭＯＳＰ３は
オン状態、ＮＭＯＳＮ３はオフ状態になるので、差動増
幅器２で消費される電流はＮＭＯＳＮ３で途切れて零に
なる。
−ＶＴＰ）よりも大きいレベルにあるときは、ハイレベ
ル待機検知部５のＰＭＯＳＰ４がオフ状態にあり、高抵
抗Ｒ２によって電源断信号Ｓ６は接地電位（ＧＮＤ）に
なる。一方、ローレベル待機検知部４のＮＭＯＳＮ５が
オン状態にあり、高抵抗Ｒ１による電流供給能力よりも
十分大きい電流能力で電源断信号Ｓ５を接地電位（ＧＮ
Ｄ）にする。このとき、差動増幅器２のＰＭＯＳＰ３は
オン状態、ＮＭＯＳＮ３はオフ状態になるので、差動増
幅器２で消費される電流はＮＭＯＳＮ３で途切れて零に
なる。
【００３２】このため、出力電圧ＶＯＵＴのレベルは、
ＰＭＯＳＰ３，Ｐ２の経路、もしくはＰＭＯＳＰ３，Ｐ
１およびＮＭＯＳＮ１，Ｎ２の経路でハイレベルにな
る。したがって、入力初段回路１で消費される電流は、
ローレベル待機検知部４だけであり、このときの消費電
流は高抵抗Ｒ１で決まる微少電流ＩＳだけとなる。
ＰＭＯＳＰ３，Ｐ２の経路、もしくはＰＭＯＳＰ３，Ｐ
１およびＮＭＯＳＮ１，Ｎ２の経路でハイレベルにな
る。したがって、入力初段回路１で消費される電流は、
ローレベル待機検知部４だけであり、このときの消費電
流は高抵抗Ｒ１で決まる微少電流ＩＳだけとなる。
【００３３】また、入力信号ＶＩＮのレベルがＶＴＮよ
りも小さいレベルにあるときは、ハイレベル待機検知部
５のＰＭＯＳＰ４がオン状態にあり、高抵抗Ｒ２による
電流供給能力よりも十分大きい電流能力で電源断信号Ｓ
６を電源電圧ＶＣＣにする。一方、ローレベル待機検知
部４のＮＭＯＳＮ５はオフ状態にあり、高抵抗Ｒ１によ
って電源断信号Ｓ５は電源電圧ＶＣＣになる。このと
き、差動増幅器２のＰＭＯＳＰ３はオフ状態、ＮＭＯＳ
Ｎ３はオン状態になるので、差動増幅器２で消費される
電流はＰＭＯＳＰ３で途切れて零になる。
りも小さいレベルにあるときは、ハイレベル待機検知部
５のＰＭＯＳＰ４がオン状態にあり、高抵抗Ｒ２による
電流供給能力よりも十分大きい電流能力で電源断信号Ｓ
６を電源電圧ＶＣＣにする。一方、ローレベル待機検知
部４のＮＭＯＳＮ５はオフ状態にあり、高抵抗Ｒ１によ
って電源断信号Ｓ５は電源電圧ＶＣＣになる。このと
き、差動増幅器２のＰＭＯＳＰ３はオフ状態、ＮＭＯＳ
Ｎ３はオン状態になるので、差動増幅器２で消費される
電流はＰＭＯＳＰ３で途切れて零になる。
【００３４】このため、出力電圧ＶＯＵＴのレベルは、
ＮＭＯＳＮ４，Ｎ３，Ｎ２の経路でローレベルになる。
したがって、入力初段回路１で消費される電流は、ハイ
レベル待機検知部５だけであり、このときの消費電流は
高抵抗Ｒ２で決まる微少電流ＩＳだけとなる。
ＮＭＯＳＮ４，Ｎ３，Ｎ２の経路でローレベルになる。
したがって、入力初段回路１で消費される電流は、ハイ
レベル待機検知部５だけであり、このときの消費電流は
高抵抗Ｒ２で決まる微少電流ＩＳだけとなる。
【００３５】さらに、入力信号ＶＩＮのレベルが（ＶＣ
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいレベ
ルにあるときは、ハイレベル待機検知部５のＰＭＯＳＰ
４はオン状態にあり、高抵抗Ｒ２による電流供給能力よ
りも十分大きい電流能力で電源断信号Ｓ６を電源電圧Ｖ
ＣＣにする。一方、ローレベル待機検知部４のＮＭＯＳ
Ｎ５はオン状態にあり、高抵抗Ｒ１による電流供給能力
よりも十分大きい電流能力で電源断信号Ｓ５を接地電位
ＧＮＤにする。このとき、差動増幅器２のＰＭＯＳＰ
３，ＮＭＯＳＮ３は共にオン状態になるので、差動増幅
器２は基準電圧ＶＲＥＦに対して入力信号ＶＩＮのレベ
ルが大きければ出力信号ＶＯＵＴにハイレベルを出力
し、小さければローレベルを出力する。
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいレベ
ルにあるときは、ハイレベル待機検知部５のＰＭＯＳＰ
４はオン状態にあり、高抵抗Ｒ２による電流供給能力よ
りも十分大きい電流能力で電源断信号Ｓ６を電源電圧Ｖ
ＣＣにする。一方、ローレベル待機検知部４のＮＭＯＳ
Ｎ５はオン状態にあり、高抵抗Ｒ１による電流供給能力
よりも十分大きい電流能力で電源断信号Ｓ５を接地電位
ＧＮＤにする。このとき、差動増幅器２のＰＭＯＳＰ
３，ＮＭＯＳＮ３は共にオン状態になるので、差動増幅
器２は基準電圧ＶＲＥＦに対して入力信号ＶＩＮのレベ
ルが大きければ出力信号ＶＯＵＴにハイレベルを出力
し、小さければローレベルを出力する。
【００３６】このため、消費電流は、レベル検知回路３
で消費する微少電流２×ＩＳと、定電流源動作を行うＮ
ＭＯＳＮ４で決まる固定電流とを合わせた所定電流値Ｉ
Ａになる。すなわち、ローレベル待機検知部４で消費電
流ＩＳを流し、ハイレベル待機検知部５でも消費電流Ｉ
Ｓを流すので、（ＩＳ×２倍＋ＮＭＯＳ４の定常電流）
＝ＩＡの関係になる。
で消費する微少電流２×ＩＳと、定電流源動作を行うＮ
ＭＯＳＮ４で決まる固定電流とを合わせた所定電流値Ｉ
Ａになる。すなわち、ローレベル待機検知部４で消費電
流ＩＳを流し、ハイレベル待機検知部５でも消費電流Ｉ
Ｓを流すので、（ＩＳ×２倍＋ＮＭＯＳ４の定常電流）
＝ＩＡの関係になる。
【００３７】上述したように、本実施の形態において
は、差動増幅器にスイッチング用のＰＭＯＳＰ３，ＮＭ
ＯＳＮ３を設けると共に、その前段に待機電圧レベルを
検出して電源断信号Ｓ５，Ｓ６を発生させ、それによっ
てＰＭＯＳＰ３，ＮＭＯＳＮ３を制御するレベル検知回
路を設けることにより、消費電流の低減と、活性／非活
性を切り替える制御を簡単にすることができる。
は、差動増幅器にスイッチング用のＰＭＯＳＰ３，ＮＭ
ＯＳＮ３を設けると共に、その前段に待機電圧レベルを
検出して電源断信号Ｓ５，Ｓ６を発生させ、それによっ
てＰＭＯＳＰ３，ＮＭＯＳＮ３を制御するレベル検知回
路を設けることにより、消費電流の低減と、活性／非活
性を切り替える制御を簡単にすることができる。
【００３８】図２（ａ），（ｂ）はそれぞれ本発明の第
２の実施の形態を説明するための入力初段回路図および
入力信号による消費電流特性図である。まず、図２
（ａ）に示すように、本実施の形態による入力初段回路
１は、前述した図１（ａ）と同様の差動増幅器２と、供
給された入力信号ＶＩＮのレベルがＣＭＯＳスタンバイ
レベルか否かを検知して電源断信号Ｓ７，Ｓ８を発生
し、差動増幅器２の活性、非活性を切り換えるためのレ
ベル検知回路６とを有している。本実施の形態では、レ
ベル検知回路６を簡略化し、電源ＶＣＣおよび接地ＧＮ
Ｄ間に、ＰＭＯＳＰ４，高抵抗Ｒ３およびＮＭＯＳＮ５
を直列接続して形成し、それによって電源断信号Ｓ７，
Ｓ８を発生するように構成したものである。
２の実施の形態を説明するための入力初段回路図および
入力信号による消費電流特性図である。まず、図２
（ａ）に示すように、本実施の形態による入力初段回路
１は、前述した図１（ａ）と同様の差動増幅器２と、供
給された入力信号ＶＩＮのレベルがＣＭＯＳスタンバイ
レベルか否かを検知して電源断信号Ｓ７，Ｓ８を発生
し、差動増幅器２の活性、非活性を切り換えるためのレ
ベル検知回路６とを有している。本実施の形態では、レ
ベル検知回路６を簡略化し、電源ＶＣＣおよび接地ＧＮ
Ｄ間に、ＰＭＯＳＰ４，高抵抗Ｒ３およびＮＭＯＳＮ５
を直列接続して形成し、それによって電源断信号Ｓ７，
Ｓ８を発生するように構成したものである。
【００３９】また、図２（ｂ）に示すように、本実施の
形態の入力初段回路１によれば、前述した図１（ｂ）の
微少電流ＩＳをカットすることができる。
形態の入力初段回路１によれば、前述した図１（ｂ）の
微少電流ＩＳをカットすることができる。
【００４０】以下、同様に入力初段回路１の回路動作に
ついて、図２（ａ），（ｂ）を参照して具体的に説明す
るが、差動増幅器２については、図１（ａ）と同様であ
るので、ここでの説明は省略する。
ついて、図２（ａ），（ｂ）を参照して具体的に説明す
るが、差動増幅器２については、図１（ａ）と同様であ
るので、ここでの説明は省略する。
【００４１】まず、入力信号ＶＩＮのレベルが（ＶＣＣ
−ＶＴＰ）よりも大きいレベルにあるときは、レベル検
知回路６のＰＭＯＳＰ４がオフ状態、ＮＭＯＳＮ５がオ
ン状態になるので、電源断信号Ｓ７はＧＮＤになり、ま
た電源断信号Ｓ８も高抵抗Ｒ３によりＧＮＤになる。す
なわち、この場合は、前述したレベル検知回路３と同じ
動作をする。しかし、このときの消費電流はＰＭＯＳＰ
４がオフ状態であるため、零にすることができる。
−ＶＴＰ）よりも大きいレベルにあるときは、レベル検
知回路６のＰＭＯＳＰ４がオフ状態、ＮＭＯＳＮ５がオ
ン状態になるので、電源断信号Ｓ７はＧＮＤになり、ま
た電源断信号Ｓ８も高抵抗Ｒ３によりＧＮＤになる。す
なわち、この場合は、前述したレベル検知回路３と同じ
動作をする。しかし、このときの消費電流はＰＭＯＳＰ
４がオフ状態であるため、零にすることができる。
【００４２】また、入力信号ＶＩＮのレベルがＶＴＮよ
りも小さいレベルにあるときは、レベル検知回路６のＰ
ＭＯＳＰ４はオン状態、ＮＭＯＳＮ５はオフ状態になる
ので、電源断信号Ｓ８はＶＣＣになり、また電源断信号
Ｓ７も高抵抗Ｒ３によりＶＣＣになる。すなわち、この
場合も、前述したレベル検知回路３と同じ動作をし、こ
のときの消費電流はＮＭＯＳＮ５がオフ状態であるた
め、同様に零にすることができる。
りも小さいレベルにあるときは、レベル検知回路６のＰ
ＭＯＳＰ４はオン状態、ＮＭＯＳＮ５はオフ状態になる
ので、電源断信号Ｓ８はＶＣＣになり、また電源断信号
Ｓ７も高抵抗Ｒ３によりＶＣＣになる。すなわち、この
場合も、前述したレベル検知回路３と同じ動作をし、こ
のときの消費電流はＮＭＯＳＮ５がオフ状態であるた
め、同様に零にすることができる。
【００４３】さらに、入力信号ＶＩＮのレベルが（ＶＣ
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいレベ
ルにあるときは、レベル検知回路６のＰＭＯＳＰ４およ
びＮＭＯＳＮ５は共にオン状態になるので、電源断信号
Ｓ８は高抵抗Ｒ３による電流供給能力よりも十分大きい
電流能力でＶＣＣになり、電源断信号Ｓ７も高抵抗Ｒ３
による電流供給能力よりも十分大きい電流能力でＧＮＤ
になる。すなわち、この場合も、前述したレベル検知回
路３と同じ動作をするが、このときの消費電流は、レベ
ル検知回路６で消費する高抵抗Ｒ３による微少電流と、
定電流源動作を行う差動増幅器２のＮＭＯＳＮ４で決ま
る固定電流とを合わせた所定電流値ＩＡになる。
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいレベ
ルにあるときは、レベル検知回路６のＰＭＯＳＰ４およ
びＮＭＯＳＮ５は共にオン状態になるので、電源断信号
Ｓ８は高抵抗Ｒ３による電流供給能力よりも十分大きい
電流能力でＶＣＣになり、電源断信号Ｓ７も高抵抗Ｒ３
による電流供給能力よりも十分大きい電流能力でＧＮＤ
になる。すなわち、この場合も、前述したレベル検知回
路３と同じ動作をするが、このときの消費電流は、レベ
ル検知回路６で消費する高抵抗Ｒ３による微少電流と、
定電流源動作を行う差動増幅器２のＮＭＯＳＮ４で決ま
る固定電流とを合わせた所定電流値ＩＡになる。
【００４４】これをより具体的に言うと、ＰＭＯＳＰ４
およびＮＭＯＳＮ５がオンしているため、微少電流は零
にはならず、ＰＭＯＳＰ４およびＮＭＯＳＮ５のオン抵
抗を十分小さいと仮定したとき、レベル検知回路６での
消費電流（貫通電流）は、ほぼＶＣＣ／Ｒ３の電流が流
れる。
およびＮＭＯＳＮ５がオンしているため、微少電流は零
にはならず、ＰＭＯＳＰ４およびＮＭＯＳＮ５のオン抵
抗を十分小さいと仮定したとき、レベル検知回路６での
消費電流（貫通電流）は、ほぼＶＣＣ／Ｒ３の電流が流
れる。
【００４５】なお、図１の回路の場合は、ローレベル待
機検知回路４での消費電流がほぼＶＣＣ／Ｒ１、ハイレ
ベル待機検知回路５での消費電流がほぼＶＣＣ／Ｒ２で
あり、図１（ｂ）では説明を簡単にするために、Ｒ１＝
Ｒ２とし、各ＩＳは、ほぼＶＣＣ／Ｒ１，ＶＣＣ／Ｒ２
としているが、ここで上述した抵抗Ｒ１，Ｒ２，Ｒ３は
等しくなくても良い。
機検知回路４での消費電流がほぼＶＣＣ／Ｒ１、ハイレ
ベル待機検知回路５での消費電流がほぼＶＣＣ／Ｒ２で
あり、図１（ｂ）では説明を簡単にするために、Ｒ１＝
Ｒ２とし、各ＩＳは、ほぼＶＣＣ／Ｒ１，ＶＣＣ／Ｒ２
としているが、ここで上述した抵抗Ｒ１，Ｒ２，Ｒ３は
等しくなくても良い。
【００４６】上述したように、本実施の形態において
は、差動増幅器の前段に電源断信号Ｓ７，Ｓ８を発生さ
せる簡略化したレベル検知回路６を設けることにより、
消費電流を一層低減させるとともに、差動増幅器２の活
性／非活性を切り替える制御を簡単にすることができ
る。
は、差動増幅器の前段に電源断信号Ｓ７，Ｓ８を発生さ
せる簡略化したレベル検知回路６を設けることにより、
消費電流を一層低減させるとともに、差動増幅器２の活
性／非活性を切り替える制御を簡単にすることができ
る。
【００４７】図３は本発明の第３の実施の形態を説明す
るための入力初段回路図である。図３に示すように、本
実施の形態による入力初段回路１は、図２（ａ）の差動
増幅器２を変形した差動増幅器７と、前述した図２
（ａ）と同様のレベル検知回路６とを有している。すな
わち、この差動増幅器７は、入力信号ＶＩＮと基準電圧
ＶＲＥＦをそれぞれＰＭＯＳＰ１，Ｐ２に供給する構成
であり、図２（ａ）の差動増幅器２におけるＰＭＯＳと
ＮＭＯＳを入れ替えたものである。
るための入力初段回路図である。図３に示すように、本
実施の形態による入力初段回路１は、図２（ａ）の差動
増幅器２を変形した差動増幅器７と、前述した図２
（ａ）と同様のレベル検知回路６とを有している。すな
わち、この差動増幅器７は、入力信号ＶＩＮと基準電圧
ＶＲＥＦをそれぞれＰＭＯＳＰ１，Ｐ２に供給する構成
であり、図２（ａ）の差動増幅器２におけるＰＭＯＳと
ＮＭＯＳを入れ替えたものである。
【００４８】以下、この回路動作を説明するが、レベル
検知回路６については、前述した図２（ａ）のものと同
様であるので、説明を省略する。
検知回路６については、前述した図２（ａ）のものと同
様であるので、説明を省略する。
【００４９】まず、入力信号ＶＩＮが（ＶＣＣ−ＶＴ
Ｐ）よりも大きいレベルにあるときは、レベル検知回路
６の電源断信号Ｓ７，Ｓ８はＧＮＤになっている。この
とき、差動増幅器７のＰＭＯＳＰ３はオン状態、ＮＭＯ
ＳＮ３はオフ状態になるので、差動増幅器７で消費され
る電流はＮＭＯＳＮ３で途切れて零になる。このため、
出力電圧ＶＯＵＴのレベルは、ＰＭＯＳＰ５，Ｐ３，Ｐ
２の経路、もしくはＰＭＯＳＰ５，Ｐ３，Ｐ１およびＮ
ＭＯＳＮ１，Ｎ２の経路でハイレベルになる。したがっ
て、入力初段回路１で消費される電流はなく、図２
（ａ）の回路と同様、消費電流は零になる。
Ｐ）よりも大きいレベルにあるときは、レベル検知回路
６の電源断信号Ｓ７，Ｓ８はＧＮＤになっている。この
とき、差動増幅器７のＰＭＯＳＰ３はオン状態、ＮＭＯ
ＳＮ３はオフ状態になるので、差動増幅器７で消費され
る電流はＮＭＯＳＮ３で途切れて零になる。このため、
出力電圧ＶＯＵＴのレベルは、ＰＭＯＳＰ５，Ｐ３，Ｐ
２の経路、もしくはＰＭＯＳＰ５，Ｐ３，Ｐ１およびＮ
ＭＯＳＮ１，Ｎ２の経路でハイレベルになる。したがっ
て、入力初段回路１で消費される電流はなく、図２
（ａ）の回路と同様、消費電流は零になる。
【００５０】また、入力信号ＶＩＮのレベルがＶＴＮよ
りも小さいレベルにあるときは、レベル検知回路６の電
源断信号Ｓ７，Ｓ８はＶＣＣになっている。このとき、
差動増幅器７のＰＭＯＳＰ３はオフ状態、ＮＭＯＳＮ３
はオン状態になるので、差動増幅器７で消費される電流
はＰＭＯＳＰ３で途切れて零になる。このため、出力電
圧ＶＯＵＴのレベルは、ＮＭＯＳＮ３，Ｎ２の経路でロ
ーレベルになる。したがって、入力初段回路１で消費さ
れる電流はなく、図２（ａ）の回路と同様、消費電流は
零になる。
りも小さいレベルにあるときは、レベル検知回路６の電
源断信号Ｓ７，Ｓ８はＶＣＣになっている。このとき、
差動増幅器７のＰＭＯＳＰ３はオフ状態、ＮＭＯＳＮ３
はオン状態になるので、差動増幅器７で消費される電流
はＰＭＯＳＰ３で途切れて零になる。このため、出力電
圧ＶＯＵＴのレベルは、ＮＭＯＳＮ３，Ｎ２の経路でロ
ーレベルになる。したがって、入力初段回路１で消費さ
れる電流はなく、図２（ａ）の回路と同様、消費電流は
零になる。
【００５１】さらに、入力信号ＶＩＮのレベルが（ＶＣ
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいレベ
ルにあるときは、レベル検知回路６の電源断信号Ｓ７は
ＧＮＤになり、電源断信号Ｓ７はＶＣＣになっている。
このとき、差動増幅器７のＰＭＯＳＰ３およびＮＭＯＳ
Ｎ３は共にオン状態になるので、差動増幅器７は基準電
圧ＶＲＥＦに対して入力信号ＶＩＮのレベルが大きけれ
ば出力信号ＶＯＵＴにハイレベルを出力し、小さければ
ローレベルを出力する。このため、消費電流は、図２
（ａ）の回路と同様、レベル検知回路６で消費する高抵
抗Ｒ３による微少電流と、定電流源動作を行うＰＭＯＳ
Ｐ５で決まる固定電流とを合わせた所定電流値ＩＡにな
る。
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいレベ
ルにあるときは、レベル検知回路６の電源断信号Ｓ７は
ＧＮＤになり、電源断信号Ｓ７はＶＣＣになっている。
このとき、差動増幅器７のＰＭＯＳＰ３およびＮＭＯＳ
Ｎ３は共にオン状態になるので、差動増幅器７は基準電
圧ＶＲＥＦに対して入力信号ＶＩＮのレベルが大きけれ
ば出力信号ＶＯＵＴにハイレベルを出力し、小さければ
ローレベルを出力する。このため、消費電流は、図２
（ａ）の回路と同様、レベル検知回路６で消費する高抵
抗Ｒ３による微少電流と、定電流源動作を行うＰＭＯＳ
Ｐ５で決まる固定電流とを合わせた所定電流値ＩＡにな
る。
【００５２】上述したように、本実施の形態において
は、図２（ａ）に対し、差動増幅器を形成するＰＭＯ
Ｓ，ＮＭＯＳを入れ替えただけであるので、図２（ａ）
と同様の結果が得られる。
は、図２（ａ）に対し、差動増幅器を形成するＰＭＯ
Ｓ，ＮＭＯＳを入れ替えただけであるので、図２（ａ）
と同様の結果が得られる。
【００５３】図４は本発明の第４の実施の形態を説明す
るための入力初段回路におけるレベル検知回路図であ
る。図４に示すように、本実施の形態による入力初段回
路１の別のレベル検知回路３は、図１（ａ）のローレベ
ル待機検知部４，ハイレベル待機検知部５を変更した例
であり、特に高抵抗Ｒ１，Ｒ２に代えて、それぞれゲー
トにＧＮＤ，ＶＣＣを供給するＰＭＯＳＰ６，ＮＭＯＳ
Ｎ６を用いたものである。これらＰＭＯＳＰ６，ＮＭＯ
ＳＮ６は、共に高抵抗Ｒ１，Ｒ２と同様、電流供給能力
の小さいトランジスタを使用する。
るための入力初段回路におけるレベル検知回路図であ
る。図４に示すように、本実施の形態による入力初段回
路１の別のレベル検知回路３は、図１（ａ）のローレベ
ル待機検知部４，ハイレベル待機検知部５を変更した例
であり、特に高抵抗Ｒ１，Ｒ２に代えて、それぞれゲー
トにＧＮＤ，ＶＣＣを供給するＰＭＯＳＰ６，ＮＭＯＳ
Ｎ６を用いたものである。これらＰＭＯＳＰ６，ＮＭＯ
ＳＮ６は、共に高抵抗Ｒ１，Ｒ２と同様、電流供給能力
の小さいトランジスタを使用する。
【００５４】なお、このレベル検知回路３に接続する差
動増幅器については、図１（ａ）のものと同一の差動増
幅器２を使用できるので、ここでは省略している。
動増幅器については、図１（ａ）のものと同一の差動増
幅器２を使用できるので、ここでは省略している。
【００５５】かかるレベル検知回路３において、入力信
号ＶＩＮが（ＶＣＣ−ＶＴＰ）よりも大きいときは、ハ
イレベル待機検知部５のＰＭＯＳＰ４がオフ状態になる
ので、ＮＭＯＳＮ６によって電源断信号Ｓ６はＧＮＤに
なる。一方、ローレベル待機検知部４のＮＭＯＳＮ５が
オン状態になるので、ＰＭＯＳＰ６による電流供給能力
よりも十分大きい電流能力で電源断信号Ｓ５はＧＮＤに
なる。このときの消費電流は、図１（ｂ）と同様、ＰＭ
ＯＳＰ６で決まる微少電流ＩＳだけである。
号ＶＩＮが（ＶＣＣ−ＶＴＰ）よりも大きいときは、ハ
イレベル待機検知部５のＰＭＯＳＰ４がオフ状態になる
ので、ＮＭＯＳＮ６によって電源断信号Ｓ６はＧＮＤに
なる。一方、ローレベル待機検知部４のＮＭＯＳＮ５が
オン状態になるので、ＰＭＯＳＰ６による電流供給能力
よりも十分大きい電流能力で電源断信号Ｓ５はＧＮＤに
なる。このときの消費電流は、図１（ｂ）と同様、ＰＭ
ＯＳＰ６で決まる微少電流ＩＳだけである。
【００５６】また、入力信号ＶＩＮのレベルがＶＴＮよ
りも小さいときは、ハイレベル待機検知部５のＰＭＯＳ
Ｐ４がオン状態になるので、ＮＭＯＳＮ６による電流供
給能力よりも十分大きい電流能力で電源断信号Ｓ６はＶ
ＣＣになる。一方、ローレベル待機検知部４のＮＭＯＳ
Ｎ５がオフ状態になるので、ＰＭＯＳＰ６によって電源
断信号Ｓ５はＶＣＣになる。このときの消費電流は、図
１（ｂ）と同様、ＮＭＯＳＮ６で決まる微少電流ＩＳだ
けである。
りも小さいときは、ハイレベル待機検知部５のＰＭＯＳ
Ｐ４がオン状態になるので、ＮＭＯＳＮ６による電流供
給能力よりも十分大きい電流能力で電源断信号Ｓ６はＶ
ＣＣになる。一方、ローレベル待機検知部４のＮＭＯＳ
Ｎ５がオフ状態になるので、ＰＭＯＳＰ６によって電源
断信号Ｓ５はＶＣＣになる。このときの消費電流は、図
１（ｂ）と同様、ＮＭＯＳＮ６で決まる微少電流ＩＳだ
けである。
【００５７】さらに、入力信号ＶＩＮのレベルが（ＶＣ
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいとき
は、ハイレベル待機検知部５のＰＭＯＳＰ４がオン状態
になるので、ＮＭＯＳＮ６による電流供給能力よりも十
分大きい電流能力で電源断信号Ｓ６はＶＣＣになる。一
方、ローレベル待機検知部４のＮＭＯＳＮ５がオン状態
になるので、ＰＭＯＳＰ６による電流供給能力よりも十
分大きい電流能力で電源断信号Ｓ５はＧＮＤになる。こ
のときの消費電流は、図１（ｂ）と同様、レベル検知回
路３で消費する微少電流ＩＳ×２倍と、定電流源動作を
行うＮＭＯＳＮ６で決まる固定電流とを合わせた所定電
流値ＩＡになる。
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいとき
は、ハイレベル待機検知部５のＰＭＯＳＰ４がオン状態
になるので、ＮＭＯＳＮ６による電流供給能力よりも十
分大きい電流能力で電源断信号Ｓ６はＶＣＣになる。一
方、ローレベル待機検知部４のＮＭＯＳＮ５がオン状態
になるので、ＰＭＯＳＰ６による電流供給能力よりも十
分大きい電流能力で電源断信号Ｓ５はＧＮＤになる。こ
のときの消費電流は、図１（ｂ）と同様、レベル検知回
路３で消費する微少電流ＩＳ×２倍と、定電流源動作を
行うＮＭＯＳＮ６で決まる固定電流とを合わせた所定電
流値ＩＡになる。
【００５８】図５は本発明の第５の実施の形態を説明す
るための入力初段回路におけるレベル検知回路図であ
る。図５に示すように、本実施の形態による入力初段回
路１の別のレベル検知回路６は、図２（ａ）のレベル検
知回路６を変更した例であり、特に高抵抗Ｒ３に代え
て、それぞれゲートにＶＣＣ，ＧＮＤを供給するＮＭＯ
ＳＮ７，ＰＭＯＳＰ７を用いたものである。これらＮＭ
ＯＳＮ７，ＰＭＯＳＰ７は、共に高抵抗Ｒ３と同様、電
流供給能力の小さいトランジスタを使用する。
るための入力初段回路におけるレベル検知回路図であ
る。図５に示すように、本実施の形態による入力初段回
路１の別のレベル検知回路６は、図２（ａ）のレベル検
知回路６を変更した例であり、特に高抵抗Ｒ３に代え
て、それぞれゲートにＶＣＣ，ＧＮＤを供給するＮＭＯ
ＳＮ７，ＰＭＯＳＰ７を用いたものである。これらＮＭ
ＯＳＮ７，ＰＭＯＳＰ７は、共に高抵抗Ｒ３と同様、電
流供給能力の小さいトランジスタを使用する。
【００５９】なお、このレベル検知回路３に接続する差
動増幅器については、図２（ａ）のものと同一の差動増
幅器２を使用できるので、ここでは省略している。
動増幅器については、図２（ａ）のものと同一の差動増
幅器２を使用できるので、ここでは省略している。
【００６０】かかるレベル検知回路６において、入力信
号ＶＩＮが（ＶＣＣ−ＶＴＰ）よりも大きいときは、レ
ベル検知回路６のＰＭＯＳＰ４がオフ状態、ＮＭＯＳＮ
５はオン状態になるので、電源断信号Ｓ７はＧＮＤにな
り、電源断信号Ｓ８もＮＭＯＳＮ７によりＧＮＤにな
り、図２（ａ）の検知回路と同様の動作を行う。このと
きの消費電流は、ＰＭＯＳＰ４がオフ状態であるため、
図２（ｂ）と同じように零になる。
号ＶＩＮが（ＶＣＣ−ＶＴＰ）よりも大きいときは、レ
ベル検知回路６のＰＭＯＳＰ４がオフ状態、ＮＭＯＳＮ
５はオン状態になるので、電源断信号Ｓ７はＧＮＤにな
り、電源断信号Ｓ８もＮＭＯＳＮ７によりＧＮＤにな
り、図２（ａ）の検知回路と同様の動作を行う。このと
きの消費電流は、ＰＭＯＳＰ４がオフ状態であるため、
図２（ｂ）と同じように零になる。
【００６１】また、入力信号ＶＩＮのレベルがＶＴＮよ
りも小さいときは、レベル検知回路６のＰＭＯＳＰ４が
オン状態、ＮＭＯＳＮ５はオフ状態になるので、電源断
信号Ｓ８はＶＣＣ、電源断信号Ｓ７はＰＭＯＳＰ７によ
りＶＣＣになり、図２（ａ）のレベル検知回路６と同じ
動作をする。このときの消費電流は、ＮＭＯＳＮ５がオ
フ状態であるため、図２（ｂ）と同様零になる。
りも小さいときは、レベル検知回路６のＰＭＯＳＰ４が
オン状態、ＮＭＯＳＮ５はオフ状態になるので、電源断
信号Ｓ８はＶＣＣ、電源断信号Ｓ７はＰＭＯＳＰ７によ
りＶＣＣになり、図２（ａ）のレベル検知回路６と同じ
動作をする。このときの消費電流は、ＮＭＯＳＮ５がオ
フ状態であるため、図２（ｂ）と同様零になる。
【００６２】さらに、入力信号ＶＩＮのレベルが（ＶＣ
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいとき
は、レベル検知回路６のＰＭＯＳＰ４がオン状態、ＮＭ
ＯＳＮ５もオン状態になるので、電源断信号Ｓ８はＰＭ
ＯＳＰ７およびＮＭＯＳＮ７による電流供給能力よりも
十分大きい電流能力でＶＣＣになり、また電源断信号Ｓ
７はＰＭＯＳＰ７およびＮＭＯＳＮ７による電流供給能
力よりも十分大きい電流能力でＧＮＤになり、図２
（ａ）の検知回路と同様の動作を行う。このときの消費
電流は、図２（ｂ）と同様に、レベル検知回路６で消費
するＰＭＯＳＰ７およびＮＭＯＳＮ７による微少電流
と、図２（ａ）の定電流源動作を行うＮＭＯＳＮ４で決
まる固定電流とを合わせた所定電流値ＩＡになる。
Ｃ−ＶＴＰ）よりも小さく且つＶＴＮよりも大きいとき
は、レベル検知回路６のＰＭＯＳＰ４がオン状態、ＮＭ
ＯＳＮ５もオン状態になるので、電源断信号Ｓ８はＰＭ
ＯＳＰ７およびＮＭＯＳＮ７による電流供給能力よりも
十分大きい電流能力でＶＣＣになり、また電源断信号Ｓ
７はＰＭＯＳＰ７およびＮＭＯＳＮ７による電流供給能
力よりも十分大きい電流能力でＧＮＤになり、図２
（ａ）の検知回路と同様の動作を行う。このときの消費
電流は、図２（ｂ）と同様に、レベル検知回路６で消費
するＰＭＯＳＰ７およびＮＭＯＳＮ７による微少電流
と、図２（ａ）の定電流源動作を行うＮＭＯＳＮ４で決
まる固定電流とを合わせた所定電流値ＩＡになる。
【００６３】
【発明の効果】以上説明したように、本発明の入力初段
回路は、差動増幅器の他に、入力信号のレベルを検知し
て電源断信号を作成するレベル検知回路を設け、その電
源断信号により差動増幅器を制御することにより、自分
自身の活性／非活性を制御することができるので、汎用
ＤＲＡＭのＲＡＳＢ信号のように、すべての基準となる
信号の初段回路でも、入力信号が待機状態にあるとき
は、消費電流を低減することができるという効果があ
る。
回路は、差動増幅器の他に、入力信号のレベルを検知し
て電源断信号を作成するレベル検知回路を設け、その電
源断信号により差動増幅器を制御することにより、自分
自身の活性／非活性を制御することができるので、汎用
ＤＲＡＭのＲＡＳＢ信号のように、すべての基準となる
信号の初段回路でも、入力信号が待機状態にあるとき
は、消費電流を低減することができるという効果があ
る。
【００６４】また、本発明の入力初段回路は、活性／非
活性を制御する信号をレベル検出回路で発生させること
により、活性／非活性を切り替える制御を簡単にできる
という効果がある。
活性を制御する信号をレベル検出回路で発生させること
により、活性／非活性を切り替える制御を簡単にできる
という効果がある。
【図１】本発明の第１の実施の形態を説明するための入
力初段回路および入力信号による消費電流特性を表わす
図である。
力初段回路および入力信号による消費電流特性を表わす
図である。
【図２】本発明の第２の実施の形態を説明するための入
力初段回路および入力信号による消費電流特性を表わす
図である。
力初段回路および入力信号による消費電流特性を表わす
図である。
【図３】本発明の第３の実施の形態を説明するための入
力初段回路図である。
力初段回路図である。
【図４】本発明の第４の実施の形態を説明するための入
力初段回路におけるレベル検知回路図である。
力初段回路におけるレベル検知回路図である。
【図５】本発明の第５の実施の形態を説明するための入
力初段回路におけるレベル検知回路図である。
力初段回路におけるレベル検知回路図である。
【図６】従来の一例を説明するための入力初段回路およ
び入力信号による消費電流特性を表わす図である。
び入力信号による消費電流特性を表わす図である。
【図７】図６の回路をより具体化した入力初段回路およ
び各種信号のタイミングを表わす図である。
び各種信号のタイミングを表わす図である。
１ 入力初段回路 ２，７ 差動増幅器 ３，６ レベル検知回路 ４ ローレベル待機検知部 ５ ハイレベル待機検知部 Ｐ１〜Ｐ７ ＰＭＯＳ Ｎ１〜Ｎ７ ＮＭＯＳ Ｒ１〜Ｒ３ 高抵抗 Ｓ５〜Ｓ８ 電源断信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175 G06F 1/32 H03K 17/00
Claims (2)
- 【請求項１】 入力信号を基準電圧と比較し、その差電
圧を増幅する差動増幅器と、前記差動増幅器に接続し、
前記入力信号の待機電圧レベルを検出して電源断信号を
発生するレベル検知回路とを有し、前記レベル検知回路
は、それぞれ入力段トランジスタを備えるとともに、前
記入力信号よりローレベルを検知するローレベル待機検
知部と、ハイレベルを検知するハイレベル待機検知部と
で構成し、前記ローレベル待機検知部は前記入力信号の
レベルが前記入力段トランジスタのしきい値電圧よりも
低いレベルを検出し、前記ハイレベル待機検知部は前記
入力信号のレベルが電源電圧と前記入力段トランジスタ
のしきい値電圧の差分電圧よりも高いレベルを検出し、
そのレベルを検出している期間には、前記差動増幅器へ
の電源供給を中断することを特徴とする入力初段回路。 - 【請求項２】 前記レベル検知回路は、前記入力段トラ
ンジスタのしきい値電圧により定められる電圧値にした
がって、電源断信号を生成する請求項１記載の入力初段
回路。
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|---|---|---|---|
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|---|---|---|---|
| JP09016786A JP3076258B2 (ja) | 1997-01-30 | 1997-01-30 | 入力初段回路 |
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|---|---|---|---|
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| JP2003198472A (ja) * | 2001-12-21 | 2003-07-11 | Mitsubishi Electric Corp | 直流バイアス制御回路、光受信器及び直流バイアス制御方法 |
| EP1351391A1 (en) | 2002-04-02 | 2003-10-08 | Dialog Semiconductor GmbH | Dynamic biasing cuicuit for continuous time comparators |
| KR100500928B1 (ko) * | 2002-06-29 | 2005-07-14 | 주식회사 하이닉스반도체 | 스위칭포인트 감지회로 및 그를 이용한 반도체 장치 |
| KR100857852B1 (ko) * | 2002-07-19 | 2008-09-10 | 주식회사 하이닉스반도체 | 데이터신호의 구간 감지회로 |
| US20060000814A1 (en) * | 2004-06-30 | 2006-01-05 | Bo Gu | Laser-based method and system for processing targeted surface material and article produced thereby |
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| US9882552B2 (en) | 2015-09-25 | 2018-01-30 | International Business Machines Corporation | Low power amplifier |
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|---|---|---|---|---|
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| JPH02265098A (ja) * | 1989-04-05 | 1990-10-29 | Seiko Epson Corp | 半導体記憶装置 |
| JPH03173289A (ja) * | 1989-12-01 | 1991-07-26 | Toshiba Corp | 最大値／最小値回路 |
| US5077491A (en) * | 1990-11-30 | 1991-12-31 | Motorola, Inc. | Low standby current comparator having a zero temperature coefficient with hysterisis |
| DE69334054T2 (de) * | 1992-06-15 | 2006-12-07 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden |
| JPH06260845A (ja) * | 1993-03-04 | 1994-09-16 | Fujitsu Ltd | 差動入力型受信回路 |
| KR0133023B1 (ko) * | 1993-12-17 | 1998-04-16 | 김주용 | 반도체 증폭기 전원 자동 차단 회로 |
| FI97262C (fi) * | 1994-10-03 | 1996-11-11 | Nokia Mobile Phones Ltd | Tulosignaalin kynnysarvon ylityksen virtaa säästävä ilmaisu |
| US5726592A (en) * | 1995-12-18 | 1998-03-10 | International Business Machines Corporation | Self biased low-voltage differential signal detector |
| KR100190763B1 (ko) * | 1995-12-29 | 1999-06-01 | 김영환 | 차동 증폭기 |
| FR2750240B1 (fr) * | 1996-06-20 | 1998-07-31 | Sgs Thomson Microelectronics | Generateur de reference de tension |
-
1997
- 1997-01-30 JP JP09016786A patent/JP3076258B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-22 US US09/010,579 patent/US6028458A/en not_active Expired - Lifetime
- 1998-01-26 TW TW087101067A patent/TW413813B/zh not_active IP Right Cessation
- 1998-01-30 KR KR1019980002563A patent/KR100294519B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR19980070941A (ko) | 1998-10-26 |
| KR100294519B1 (ko) | 2001-07-12 |
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