JP3498451B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
するものであり、特にメモリセルから読み出されたデー
タを増幅する差動増幅器に関するものである。
するものであり、特にメモリセルから読み出されたデー
タを増幅する差動増幅器に関するものである。
【０００２】
【従来の技術】半導体記憶装置では、メモリセルからの
データ読み出しに於ける時間短縮を計る為に、メモリセ
ルからのデータを伝達するデータ線と出力回路との間に
増幅回路を設けて伝達時間を高速化している。
データ読み出しに於ける時間短縮を計る為に、メモリセ
ルからのデータを伝達するデータ線と出力回路との間に
増幅回路を設けて伝達時間を高速化している。
【０００３】図３に示す回路図は、従来のカレントミラ
ー型差動増幅器を示している。図３中のＰチャンネルト
ランジスタ（以下ＰｃｈＴｒと称す）５０１，５０２は
負荷トランジスタであり、ＰｃｈＴｒ５０１のゲートは
そのドレインと接続されて定電流源となっている。Ｐｃ
ｈＴｒ５０２のゲートはＰｃｈＴｒ５０１のドレインに
接続されていて、ＰｃｈＴｒ５０２に正帰還をかけてい
る。Ｎチャンネルトランジスタ（以下ＮｃｈＴｒと称
す）５０３，５０４は入力トランジスタである。Ｎｃｈ
Ｔｒ４０は定電流源でもある動作制御用トランジスタで
あり、活性化信号ＳＡ１によって図３の回路の動作／非
動作を制御する。
ー型差動増幅器を示している。図３中のＰチャンネルト
ランジスタ（以下ＰｃｈＴｒと称す）５０１，５０２は
負荷トランジスタであり、ＰｃｈＴｒ５０１のゲートは
そのドレインと接続されて定電流源となっている。Ｐｃ
ｈＴｒ５０２のゲートはＰｃｈＴｒ５０１のドレインに
接続されていて、ＰｃｈＴｒ５０２に正帰還をかけてい
る。Ｎチャンネルトランジスタ（以下ＮｃｈＴｒと称
す）５０３，５０４は入力トランジスタである。Ｎｃｈ
Ｔｒ４０は定電流源でもある動作制御用トランジスタで
あり、活性化信号ＳＡ１によって図３の回路の動作／非
動作を制御する。
【０００４】図３の動作を説明する。今、図３中のＤｉ
ｎにはＶＤＤ−ΔＶ、ｂＤｉｎにはＶＤＤの電圧がかか
り（つまり入力されるデータはＬｏｗ）、ＮｃｈＴｒ４
０はＯＮ（動作状態）であるとする。ここで、ＶＤＤは
電源電位、ＶＳＳは接地電位、ΔＶはメモリセルから読
み出されたデータによって生じるＤｉｎとｂＤｉｎとの
電位差である。この時、ＮｃｈＴｒ５０３，５０４はＯ
Ｎ状態になってノードａ，ｂ共にＶＳＳ側に電圧降下し
ていく。ＰｃｈＴｒ５０１は定電流源で常時ＯＮ状態、
ＰｃｈＴｒ５０２はノードａの電位を受けてＯＮ状態に
なる。ただし、ＮｃｈＴｒ５０４を流れる電流はそのゲ
ートにかかる電圧がＮｃｈＴｒ５０３よりΔＶ分低いこ
とからＮｃｈＴｒ５０３に比べて少なくなっているた
め、ノードｂはノードａより電圧が高くなり、更にノー
ドａの電圧はＰｃｈＴＲ５０２に帰還がかかって、ノー
ドｂをよりＶＤＤ側に上昇させる。よって最終的にＤｏ
ｕｔにＨｉｇｈのデータが出力され、インバータ等を介
してＬｏｗのデータが出力回路に伝達されることにな
る。
ｎにはＶＤＤ−ΔＶ、ｂＤｉｎにはＶＤＤの電圧がかか
り（つまり入力されるデータはＬｏｗ）、ＮｃｈＴｒ４
０はＯＮ（動作状態）であるとする。ここで、ＶＤＤは
電源電位、ＶＳＳは接地電位、ΔＶはメモリセルから読
み出されたデータによって生じるＤｉｎとｂＤｉｎとの
電位差である。この時、ＮｃｈＴｒ５０３，５０４はＯ
Ｎ状態になってノードａ，ｂ共にＶＳＳ側に電圧降下し
ていく。ＰｃｈＴｒ５０１は定電流源で常時ＯＮ状態、
ＰｃｈＴｒ５０２はノードａの電位を受けてＯＮ状態に
なる。ただし、ＮｃｈＴｒ５０４を流れる電流はそのゲ
ートにかかる電圧がＮｃｈＴｒ５０３よりΔＶ分低いこ
とからＮｃｈＴｒ５０３に比べて少なくなっているた
め、ノードｂはノードａより電圧が高くなり、更にノー
ドａの電圧はＰｃｈＴＲ５０２に帰還がかかって、ノー
ドｂをよりＶＤＤ側に上昇させる。よって最終的にＤｏ
ｕｔにＨｉｇｈのデータが出力され、インバータ等を介
してＬｏｗのデータが出力回路に伝達されることにな
る。
【０００５】図３に於いてＤｉｎにＶＤＤ，ｂＤｉｎに
ＶＤＤ−ΔＶが入力される（つまり入力データがＨｉｇ
ｈ）場合では、ＮｃｈＴｒ５０３，５０４がＯＮ状態に
なってノードａ，ｂがＶＳＳ側に降下し始めるのは前述
の場合と同じであるが、今度はＮｃｈＴｒ５０３を流れ
る電流がＮｃｈＴｒ５０４より少なくなる。このため、
ノードａの電圧がノードｂより高くなり、更にノードａ
の電圧がＰｃｈＴｒ５０２を流れる電流を減少させるた
め、ノードｂをよりＶＳＳ側に降下させる。よって最終
的にＬｏｗのデータが出力され、インバータ等を介して
Ｈｉｇｈのデータが出力回路に伝達される。
ＶＤＤ−ΔＶが入力される（つまり入力データがＨｉｇ
ｈ）場合では、ＮｃｈＴｒ５０３，５０４がＯＮ状態に
なってノードａ，ｂがＶＳＳ側に降下し始めるのは前述
の場合と同じであるが、今度はＮｃｈＴｒ５０３を流れ
る電流がＮｃｈＴｒ５０４より少なくなる。このため、
ノードａの電圧がノードｂより高くなり、更にノードａ
の電圧がＰｃｈＴｒ５０２を流れる電流を減少させるた
め、ノードｂをよりＶＳＳ側に降下させる。よって最終
的にＬｏｗのデータが出力され、インバータ等を介して
Ｈｉｇｈのデータが出力回路に伝達される。
【０００６】図４は従来の差動増幅器の別の例で、ダブ
ルエンド型差動増幅器を示す回路図である。これはカレ
ントミラー型差動増幅器を対にして使用するもので、特
開５９−１３９１９３に開示されている技術である。図
４の回路６０及び回路７０はカレントミラー型差動増幅
器であり、ＮｃｈＴｒ４０は図３のものと同じ機能を果
たす。図４の回路は動作的にカレントミラー型差動増幅
器と同じであるが、相補の出力信号を作れるところが特
徴である。
ルエンド型差動増幅器を示す回路図である。これはカレ
ントミラー型差動増幅器を対にして使用するもので、特
開５９−１３９１９３に開示されている技術である。図
４の回路６０及び回路７０はカレントミラー型差動増幅
器であり、ＮｃｈＴｒ４０は図３のものと同じ機能を果
たす。図４の回路は動作的にカレントミラー型差動増幅
器と同じであるが、相補の出力信号を作れるところが特
徴である。
【０００７】図５に正帰還負荷制御型差動増幅器（以
下、正帰還型差動増幅器と称す）の回路図を示す。この
技術は特公昭５７−５４８７８に開示されている技術で
ある。この回路の動作は以下のようになる。
下、正帰還型差動増幅器と称す）の回路図を示す。この
技術は特公昭５７−５４８７８に開示されている技術で
ある。この回路の動作は以下のようになる。
【０００８】図５のＤｉｎにＶＤＤ，ｂＶｉｎにＶＤＤ
−ΔＶの電圧がかかる（つまりＨｉｇｈのデータが入力
される）とする。これによりＮｃｈＴｒ８０３，８０４
がＯＮ状態になる。よって図５中のノードｃ，ｄの電圧
はＶＳＳ側に降下し始める。しかし、ＮｃｈＴｒ８０３
を流れる電流がＮｃｈＴｒ８０４に比べて低くなってい
る（ゲート電圧がΔＶ分低い）ため、ノードｃの電圧は
ノードｄの電圧より高くなる。そしてノードｃの電圧が
ＰｃｈＴｒ８０２に、ノードｄの電圧がＰｃｈＴｒ８０
１にそれぞれ帰還がかかる。これにより、ＰｃｈＴｒ８
０２を流れる電流が少なくなってノードｄはよりＶＳＳ
側に電圧降下し、これを受けてＰｃｈＴｒ８０１を流れ
る電流が多くなり、ノードｃの電圧はよりＶＤＤ側に電
圧上昇する。以上を繰り返して最終的にＤｏｕｔにＬｏ
ｗ、ｂＤｏｕｔにＨｉｇｈが出力される。このように帰
還がかかることによって、正帰還型差動増幅器は高速・
高増幅で、更に貫通電流が流れる期間が非常に短く低消
費電流である。
−ΔＶの電圧がかかる（つまりＨｉｇｈのデータが入力
される）とする。これによりＮｃｈＴｒ８０３，８０４
がＯＮ状態になる。よって図５中のノードｃ，ｄの電圧
はＶＳＳ側に降下し始める。しかし、ＮｃｈＴｒ８０３
を流れる電流がＮｃｈＴｒ８０４に比べて低くなってい
る（ゲート電圧がΔＶ分低い）ため、ノードｃの電圧は
ノードｄの電圧より高くなる。そしてノードｃの電圧が
ＰｃｈＴｒ８０２に、ノードｄの電圧がＰｃｈＴｒ８０
１にそれぞれ帰還がかかる。これにより、ＰｃｈＴｒ８
０２を流れる電流が少なくなってノードｄはよりＶＳＳ
側に電圧降下し、これを受けてＰｃｈＴｒ８０１を流れ
る電流が多くなり、ノードｃの電圧はよりＶＤＤ側に電
圧上昇する。以上を繰り返して最終的にＤｏｕｔにＬｏ
ｗ、ｂＤｏｕｔにＨｉｇｈが出力される。このように帰
還がかかることによって、正帰還型差動増幅器は高速・
高増幅で、更に貫通電流が流れる期間が非常に短く低消
費電流である。
【０００９】図６に示すブロック図は、従来のダブルエ
ンドカレントミラー型差動増幅器と正帰還型差動増幅器
を組み合わせた場合で、特開平２−２７６０９４及び特
開平６−１２８７９に開示されている技術である。これ
はまず最初にダブルエンドカレントミラー型差動増幅器
で微少電位差を高感度に増幅した後、交差型差動増幅器
で高速に増幅する構成になっている。
ンドカレントミラー型差動増幅器と正帰還型差動増幅器
を組み合わせた場合で、特開平２−２７６０９４及び特
開平６−１２８７９に開示されている技術である。これ
はまず最初にダブルエンドカレントミラー型差動増幅器
で微少電位差を高感度に増幅した後、交差型差動増幅器
で高速に増幅する構成になっている。
【００１０】
【発明が解決しようとする課題】従来の差動増幅器では
以下の長所・短所がある。
以下の長所・短所がある。
【００１１】カレントミラー型差動増幅器は、高感度で
入力レベルが広いという長所がある反面、出力が１本の
為、外部の回路で相補の信号を作成して出力回路に入力
する必要があり、更に負荷トランジスタの１つが定電流
源であるため、貫通電流が流れて消費電流が多くなる、
という短所がある。
入力レベルが広いという長所がある反面、出力が１本の
為、外部の回路で相補の信号を作成して出力回路に入力
する必要があり、更に負荷トランジスタの１つが定電流
源であるため、貫通電流が流れて消費電流が多くなる、
という短所がある。
【００１２】ダブルエンドカレントミラー型はカレント
ミラー型の長所を備えつつ、相補の信号を生成できる
が、貫通電流が流れる為の消費電流増加という短所があ
る。
ミラー型の長所を備えつつ、相補の信号を生成できる
が、貫通電流が流れる為の消費電流増加という短所があ
る。
【００１３】正帰還型差動増幅器は、高速高増幅で貫通
電流が少ないという長所があるが、入力信号の電位差が
微少な場合の入力レベルが狭いという短所がある。
電流が少ないという長所があるが、入力信号の電位差が
微少な場合の入力レベルが狭いという短所がある。
【００１４】ダブルエンドカレントミラー型と正帰還型
との組み合わせでは、ダブルエンドカレントミラー型と
正帰還型の長所を合わせ持つが、素子数が多くなるため
レイアウト面積が大きくなるという短所がある。
との組み合わせでは、ダブルエンドカレントミラー型と
正帰還型の長所を合わせ持つが、素子数が多くなるため
レイアウト面積が大きくなるという短所がある。
【００１５】そこで本発明の目的は、上記の差動増幅器
の長所を有しつつも短所を克服できる差動増幅器を提供
する事にある。
の長所を有しつつも短所を克服できる差動増幅器を提供
する事にある。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルが配置されたメモリセルアレイと
該メモリセルから読み出されたデータをデータ線を介し
て差動増幅器で増幅し、出力回路へ伝達する構成の半導
体記憶装置に於いて、該差動増幅器をカレントミラー型
差動増幅器を２組対称にして構成し、該２組のカレント
ミラー型増幅器の定電流源となる負荷素子への電流供給
を制御する動作モード切り替え回路を備えることによ
り、カレントミラー型差動増幅器を正帰還負荷制御型差
動増幅器として動作させ、該動作モード切り替え回路を
制御するモード切り替え信号は、差動増幅器活性化信号
よりも後に活性化されることを特徴とする。
は、複数のメモリセルが配置されたメモリセルアレイと
該メモリセルから読み出されたデータをデータ線を介し
て差動増幅器で増幅し、出力回路へ伝達する構成の半導
体記憶装置に於いて、該差動増幅器をカレントミラー型
差動増幅器を２組対称にして構成し、該２組のカレント
ミラー型増幅器の定電流源となる負荷素子への電流供給
を制御する動作モード切り替え回路を備えることによ
り、カレントミラー型差動増幅器を正帰還負荷制御型差
動増幅器として動作させ、該動作モード切り替え回路を
制御するモード切り替え信号は、差動増幅器活性化信号
よりも後に活性化されることを特徴とする。
【００１７】又、本発明の別の半導体記憶装置は、複数
のメモリセルが配置されたメモリセルアレイと該メモリ
セルから読み出されたデータをデータ線を介して差動増
幅器で増幅し、出力回路へ伝達する構成の半導体記憶装
置に於いて、該差動増幅器をカレントミラー型差動増幅
器を２組対称にして構成し、該２組のカレントミラー型
増幅器の定電流源となる負荷素子への電流供給を制御す
る動作モード切り替え回路を備えることにより、カレン
トミラー型差動増幅器を正帰還負荷制御型差動増幅器と
して動作させ、該差動増幅器の出力信号を検出して該モ
ード切り替え信号を活性化するための出力信号検出回路
を備えることを特徴とする。
のメモリセルが配置されたメモリセルアレイと該メモリ
セルから読み出されたデータをデータ線を介して差動増
幅器で増幅し、出力回路へ伝達する構成の半導体記憶装
置に於いて、該差動増幅器をカレントミラー型差動増幅
器を２組対称にして構成し、該２組のカレントミラー型
増幅器の定電流源となる負荷素子への電流供給を制御す
る動作モード切り替え回路を備えることにより、カレン
トミラー型差動増幅器を正帰還負荷制御型差動増幅器と
して動作させ、該差動増幅器の出力信号を検出して該モ
ード切り替え信号を活性化するための出力信号検出回路
を備えることを特徴とする。
【００１８】
【作用】動作初期はＳＡ２が非活性状態である為、ダブ
ルエンドカレントミラー型として動作する。出力が出て
からＳＡ２を活性化状態にすると、正帰還型として動作
する。又、出力信号検出回路を備える場合には、差動増
幅器の出力に信号が現れたことを出力信号検出回路が検
出して動作モード切り替え回路を制御することにより、
ダブルエンドカレントミラー型の動作と正帰還型の動作
とを適切なタイミングで自動的に切り替えることができ
る。
ルエンドカレントミラー型として動作する。出力が出て
からＳＡ２を活性化状態にすると、正帰還型として動作
する。又、出力信号検出回路を備える場合には、差動増
幅器の出力に信号が現れたことを出力信号検出回路が検
出して動作モード切り替え回路を制御することにより、
ダブルエンドカレントミラー型の動作と正帰還型の動作
とを適切なタイミングで自動的に切り替えることができ
る。
【００１９】
【発明の実施の形態】図１は本発明の半導体記憶装置の
実施例を示す回路図である。図中の回路１０は動作モー
ド切り替え回路、回路２０，３０はカレントミラー型差
動増幅器、トランジスタ４０は定電流源でもある動作制
御用トランジスタである。
実施例を示す回路図である。図中の回路１０は動作モー
ド切り替え回路、回路２０，３０はカレントミラー型差
動増幅器、トランジスタ４０は定電流源でもある動作制
御用トランジスタである。
【００２０】カレントミラー型差動増幅器である回路２
０は負荷トランジスタ２０１，２０２のドレインに各々
直列接続される入力トランジスタ２０３，２０４で構成
され、負荷トランジスタ２０１，２０２のゲートは２０
２のドレインに接続される。回路３０も同様に、負荷ト
ランジスタ３０１，３０２の各々と入力トランジスタ３
０３，３０４が直列接続され、負荷トランジスタ３０
１，３０２のゲートは３０１のドレインに接続される。
入力トランジスタ２０３と３０３のゲートは共通接続さ
れ、２０４と３０４のゲートが共通接続されて同じ入力
が与えられる。出力はＰｃｈＴｒ２０１と３０２のドレ
インから１つとＰｃｈＴｒ２０２と３０１のドレインか
ら１つの計２つでそれぞれ相補の関係となる。入力トラ
ンジスタのソースは全て共通接続されて、動作制御用ト
ランジスタ４０のドレイン・ソース経路を介してＶＳＳ
に接続されている。動作制御用トランジスタ４０のゲー
トにはＳＡ１が入力される。負荷トランジスタ２０１と
３０２のソースは直接ＶＤＤに接続されているが、２０
２，３０１は各々動作モード切り替え回路を構成してい
るＰｃｈＴｒ１０１，１０２のドレイン・ソース経路を
介してＶＤＤに接続される。ＰｃｈＴｒ１０１，１０２
のゲートにはＳＡ２が入力される。
０は負荷トランジスタ２０１，２０２のドレインに各々
直列接続される入力トランジスタ２０３，２０４で構成
され、負荷トランジスタ２０１，２０２のゲートは２０
２のドレインに接続される。回路３０も同様に、負荷ト
ランジスタ３０１，３０２の各々と入力トランジスタ３
０３，３０４が直列接続され、負荷トランジスタ３０
１，３０２のゲートは３０１のドレインに接続される。
入力トランジスタ２０３と３０３のゲートは共通接続さ
れ、２０４と３０４のゲートが共通接続されて同じ入力
が与えられる。出力はＰｃｈＴｒ２０１と３０２のドレ
インから１つとＰｃｈＴｒ２０２と３０１のドレインか
ら１つの計２つでそれぞれ相補の関係となる。入力トラ
ンジスタのソースは全て共通接続されて、動作制御用ト
ランジスタ４０のドレイン・ソース経路を介してＶＳＳ
に接続されている。動作制御用トランジスタ４０のゲー
トにはＳＡ１が入力される。負荷トランジスタ２０１と
３０２のソースは直接ＶＤＤに接続されているが、２０
２，３０１は各々動作モード切り替え回路を構成してい
るＰｃｈＴｒ１０１，１０２のドレイン・ソース経路を
介してＶＤＤに接続される。ＰｃｈＴｒ１０１，１０２
のゲートにはＳＡ２が入力される。
【００２１】図１の動作を説明する。最初に活性化信号
ＳＡ１がＬｏｗの時は図１の回路は動作しない。ＳＡ１
はメモリセルの読み出し動作が開始されるとＨｉｇｈレ
ベルになって図１の回路を作動状態にする。この時モー
ド切り替え信号ＳＡ２はＬｏｗレベルで動作モード切り
替え回路１０を非活性化（つまりＰｃｈＴｒ１０１，１
０２を共にＯＮ状態）にしている。この状態では図１の
回路はダブルエンドカレントミラー型差動増幅器として
動作する。次に図１の回路の出力にデータが出た時点
で、ＳＡ２をＨｉｇｈレベルにする。すると、動作モー
ド切り替え回路１０を構成するＰｃｈＴｒ１０１，１０
２は共にＯＦＦ状態になる。よって、ＰｃｈＴｒ１０１
に直列接続される負荷トランジスタ２０２及び入力トラ
ンジスタ２０４、ＰｃｈＴｒ１０２に直列接続される負
荷トランジスタ３０１及び入力トランジスタ３０３の経
路は電流が流れなくなる。よって図１の回路は実質、負
荷トランジスタ２０１，３０２及び入力トランジスタ２
０３，３０４で構成され、負荷トランジスタ２０１のゲ
ート及び負荷トランジスタ３０２のゲートが互いのドレ
インに接続される正帰還型差動増幅器になる。
ＳＡ１がＬｏｗの時は図１の回路は動作しない。ＳＡ１
はメモリセルの読み出し動作が開始されるとＨｉｇｈレ
ベルになって図１の回路を作動状態にする。この時モー
ド切り替え信号ＳＡ２はＬｏｗレベルで動作モード切り
替え回路１０を非活性化（つまりＰｃｈＴｒ１０１，１
０２を共にＯＮ状態）にしている。この状態では図１の
回路はダブルエンドカレントミラー型差動増幅器として
動作する。次に図１の回路の出力にデータが出た時点
で、ＳＡ２をＨｉｇｈレベルにする。すると、動作モー
ド切り替え回路１０を構成するＰｃｈＴｒ１０１，１０
２は共にＯＦＦ状態になる。よって、ＰｃｈＴｒ１０１
に直列接続される負荷トランジスタ２０２及び入力トラ
ンジスタ２０４、ＰｃｈＴｒ１０２に直列接続される負
荷トランジスタ３０１及び入力トランジスタ３０３の経
路は電流が流れなくなる。よって図１の回路は実質、負
荷トランジスタ２０１，３０２及び入力トランジスタ２
０３，３０４で構成され、負荷トランジスタ２０１のゲ
ート及び負荷トランジスタ３０２のゲートが互いのドレ
インに接続される正帰還型差動増幅器になる。
【００２２】図２は図１の回路の動作状態を示すグラフ
である。メモリセルからの出力データでもあるＤｉｎは
読み出し開始からＨｉｇｈとＬｏｗに分かれるが、その
差がある程度になる（図２では例として５０ｍＶ）時点
で差動増幅器動作信号ＳＡ１が活性化（Ｈｉｇｈレベ
ル）になって入力を増幅し始める。この時は、高増幅度
のダブルエンドカレントミラー型差動増幅器として動作
している。そしてＤｏｕｔが確定した後動作モード切り
替え信号ＳＡ２が活性化されると、正帰還型差動増幅器
として高速増幅を始めるので、Ｄｏｕｔの電位差が急速
に大きくなる。消費電流も、ＳＡ２が活性化された時点
で貫通電流が流れなくなるので、従来のダブルエンドカ
レントミラー型より低消費電流となる。
である。メモリセルからの出力データでもあるＤｉｎは
読み出し開始からＨｉｇｈとＬｏｗに分かれるが、その
差がある程度になる（図２では例として５０ｍＶ）時点
で差動増幅器動作信号ＳＡ１が活性化（Ｈｉｇｈレベ
ル）になって入力を増幅し始める。この時は、高増幅度
のダブルエンドカレントミラー型差動増幅器として動作
している。そしてＤｏｕｔが確定した後動作モード切り
替え信号ＳＡ２が活性化されると、正帰還型差動増幅器
として高速増幅を始めるので、Ｄｏｕｔの電位差が急速
に大きくなる。消費電流も、ＳＡ２が活性化された時点
で貫通電流が流れなくなるので、従来のダブルエンドカ
レントミラー型より低消費電流となる。
【００２３】図７は本発明の半導体記憶装置の別の実施
例を示した回路図である。図７中の動作モード切り替え
回路をＰｃｈＴｒ１０３の１つで構成した場合である。
図７の動作は図１と同じである。ＰｃｈＴｒ１０３の電
流駆動能力が必要十分であれば素子構成数が少ない回路
である。
例を示した回路図である。図７中の動作モード切り替え
回路をＰｃｈＴｒ１０３の１つで構成した場合である。
図７の動作は図１と同じである。ＰｃｈＴｒ１０３の電
流駆動能力が必要十分であれば素子構成数が少ない回路
である。
【００２４】図８は本発明の半導体記憶装置の別の実施
例を示す回路図で、動作モード切り替え回路を出力検知
回路で制御する例を示している。図８中の回路９０が出
力信号検出回路であり、回路１０は動作モード切り替え
回路である。出力信号検出回路９０の入力は差動増幅器
の出力に接続されており、出力信号検出回路９０の出力
がモード切り替え信号ＳＡ２となっている。
例を示す回路図で、動作モード切り替え回路を出力検知
回路で制御する例を示している。図８中の回路９０が出
力信号検出回路であり、回路１０は動作モード切り替え
回路である。出力信号検出回路９０の入力は差動増幅器
の出力に接続されており、出力信号検出回路９０の出力
がモード切り替え信号ＳＡ２となっている。
【００２５】図８の動作を説明すると、増幅されるべき
データが差動増幅器の入力ＤｉｎとｂＤｉｎに入力さ
れ、始めはダブルエンドカレントミラー型として高感度
な増幅を行う。増幅された信号が出力に現れて出力Ｄｏ
ｕｔ，ｂＤｏｕｔの電位が低下すると出力信号検出回路
がそれを検出してＳＡ２を活性化（この場合Ｈｉｇｈレ
ベル）にする。これにより動作モード切り替え回路１０
が活性化されＰｃｈＴｒ１０４がＯＦＦ状態になるの
で、ダブルエンドカレントミラー型の動作から正帰還型
の動作に切り替わりる。このように出力信号検出回路を
備えると、常に動作モード切り替え回路を適切なタイミ
ングで活性化させることができ、プロセスパラメータや
電源電圧の変動に対しても誤動作の無い高速・低消費電
流な差動増幅器を得ることができる。
データが差動増幅器の入力ＤｉｎとｂＤｉｎに入力さ
れ、始めはダブルエンドカレントミラー型として高感度
な増幅を行う。増幅された信号が出力に現れて出力Ｄｏ
ｕｔ，ｂＤｏｕｔの電位が低下すると出力信号検出回路
がそれを検出してＳＡ２を活性化（この場合Ｈｉｇｈレ
ベル）にする。これにより動作モード切り替え回路１０
が活性化されＰｃｈＴｒ１０４がＯＦＦ状態になるの
で、ダブルエンドカレントミラー型の動作から正帰還型
の動作に切り替わりる。このように出力信号検出回路を
備えると、常に動作モード切り替え回路を適切なタイミ
ングで活性化させることができ、プロセスパラメータや
電源電圧の変動に対しても誤動作の無い高速・低消費電
流な差動増幅器を得ることができる。
【００２６】上述の差動増幅器はＣＭＯＳで構成してあ
るが、これに限定されるものではなく、例えば入力トラ
ンジスタ２０３，２０４，３０３，３０４がバイポーラ
トランジスタ等で構成されていても良い。
るが、これに限定されるものではなく、例えば入力トラ
ンジスタ２０３，２０４，３０３，３０４がバイポーラ
トランジスタ等で構成されていても良い。
【００２７】
【発明の効果】以上の説明でも明らかなように、本発明
を用いることで高速、高感度・高増幅度・低消費電流・
省スペースの差動増幅器を構成することができ、更に出
力信号検出回路を備えた場合では、プロセスパラメータ
や電源電圧の変動に対しても誤動作の無い高安定な差動
増幅器を得ることができる。
を用いることで高速、高感度・高増幅度・低消費電流・
省スペースの差動増幅器を構成することができ、更に出
力信号検出回路を備えた場合では、プロセスパラメータ
や電源電圧の変動に対しても誤動作の無い高安定な差動
増幅器を得ることができる。
【図１】本発明の半導体記憶装置の実施例を示す回路
図。
図。
【図２】本発明の半導体記憶装置の動作状態を示すグラ
フ。
フ。
【図３】従来の半導体記憶装置のカレントミラー型差動
増幅器例を示す回路図。
増幅器例を示す回路図。
【図４】従来の半導体記憶装置のダブルエンドカレント
ミラー型差動増幅器例を示す回路図。
ミラー型差動増幅器例を示す回路図。
【図５】従来の半導体記憶装置の正帰還型差動増幅器例
を示す回路図。
を示す回路図。
【図６】従来の半導体記憶装置のダブルエンドカレント
ミラー型差動増幅器と正帰還型差動増幅器を直列接続し
た例を示すブロック図。
ミラー型差動増幅器と正帰還型差動増幅器を直列接続し
た例を示すブロック図。
【図７】本発明の半導体記憶装置の別の実施例示す回路
図。
図。
【図８】本発明の半導体記憶装置の別の実施例示す回路
図。
図。
１０ ・・・ モード切り
替え回路 １０１ ・・・ ＰｃｈＴｒ １０２ ・・・ ＰｃｈＴｒ １０３ ・・・ ＰｃｈＴｒ １０４ ・・・ ＰｃｈＴｒ ２０，３０，６０，７０ ・・・ カレントミ
ラー型差動増幅器 ２０１，２０２，３０１，３０２ ・・・ 負荷トラン
ジスタ（ＰｃｈＴｒ） ２０３，２０４，３０３，３０４ ・・・ 入力トラン
ジスタ（ＮｃｈＴｒ） ４０ ・・・ 動作制御用
トランジスタ ９０ ・・・ 出力信号検
出回路 ＳＡ１ ・・・ 差動増幅器
活性化信号 ＳＡ２ ・・・ モード切り
替え信号
替え回路 １０１ ・・・ ＰｃｈＴｒ １０２ ・・・ ＰｃｈＴｒ １０３ ・・・ ＰｃｈＴｒ １０４ ・・・ ＰｃｈＴｒ ２０，３０，６０，７０ ・・・ カレントミ
ラー型差動増幅器 ２０１，２０２，３０１，３０２ ・・・ 負荷トラン
ジスタ（ＰｃｈＴｒ） ２０３，２０４，３０３，３０４ ・・・ 入力トラン
ジスタ（ＮｃｈＴｒ） ４０ ・・・ 動作制御用
トランジスタ ９０ ・・・ 出力信号検
出回路 ＳＡ１ ・・・ 差動増幅器
活性化信号 ＳＡ２ ・・・ モード切り
替え信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/41 - 11/419
Claims (3)
- 【請求項１】 複数のメモリセルが配置されたメモリセ
ルアレイと該メモリセルから読み出されたデータをデー
タ線を介して差動増幅器で増幅し、出力回路へ伝達する
構成の半導体記憶装置に於いて、該差動増幅器はカレン
トミラー型差動増幅器を対にして構成されるダブルエン
ドカレントミラー型差動増幅器と、該ダブルエンドカレ
ントミラー型差動増幅器の定電流源となる負荷素子と電
源電位との間に設けた動作モード切り替え回路とを含
み、該動作モード切り替え回路が非活性時は該ダブルエ
ンドカレントミラー型差動増幅器として動作し、該動作
モード切り替え回路が活性時は正帰還負荷制御型差動増
幅器として動作する差動増幅器を有することを特徴とす
る半導体記憶装置。 - 【請求項２】 該動作モード切り替え回路を制御するモ
ード切り替え信号は、差動増幅器活性化信号よりも後に
活性化されることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 該差動増幅器の出力信号を検知して、該
モード切り替え信号を活性化するための出力信号検出回
路を備えることを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316595A JP3498451B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316595A JP3498451B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09147573A JPH09147573A (ja) | 1997-06-06 |
| JP3498451B2 true JP3498451B2 (ja) | 2004-02-16 |
Family
ID=17917675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30316595A Expired - Fee Related JP3498451B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3498451B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018157238A (ja) * | 2015-08-19 | 2018-10-04 | ソニー株式会社 | 半導体装置、オペアンプ及び電子機器 |
-
1995
- 1995-11-21 JP JP30316595A patent/JP3498451B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09147573A (ja) | 1997-06-06 |
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