JP2018157238A - 半導体装置、オペアンプ及び電子機器 - Google Patents

Abstract

【課題】半導体装置を高出力インピーダンス化する。【解決手段】高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ（Ｔｒ）素子と、高電位側電源と低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２Ｔｒ素子と、第１ライン上に介設され、差動対の一方を構成する第２導電型の第３Ｔｒ素子と、第２ライン上に介設され、差動対の他方を構成する第２導電型の第４Ｔｒ素子と、第１Ｔｒ素子と第３Ｔｒ素子との間の第１ラインに接続した第１出力部と、第２Ｔｒ素子と第４Ｔｒ素子との間の第２ラインに接続した第２出力部と、第１Ｔｒ素子の制御端子と第１出力部との間を接続する第１抵抗と、第２Ｔｒ素子の制御端子と第２出力部との間を接続する第２抵抗と、第１Ｔｒ素子の制御端子と第２Ｔｒ素子の制御端子との間を接続する第３抵抗と、を備える半導体装置。【選択図】図１

Description

本技術は、半導体装置、オペアンプ及び電子機器に関する。

図１３は、従来のトランスコンダクタンス回路の基本的な構成を示す図である。

同図に示すトランスコンダクタンス回路は、高電位側電源ＶＤＤと低電位側電源Ｇｎｄとの間を接続するラインＬ１上に介設された負荷ＭＯＳとなるＰＭＯＳ１と、高電位側電源ＶＤＤと低電位側電源Ｇｎｄの間を接続するラインＬ２上に介設された負荷ＭＯＳとなるＰＭＯＳ２と、ラインＬ１上に介設されたＮＭＯＳ３とラインＬ２上に介設されたＮＭＯＳ４とにより構成された差動ペアと、出力の同相電位を設定するための同相帰還回路５と、電流源としてのＮＭＯＳ６と、を有するソース共通差動回路の構成である。

同相帰還回路５は、ＰＭＯＳ１のドレインとＰＭＯＳ２のドレインとの間を、直列接続した抵抗Ｒｆｂ１と抵抗Ｒｆｂ２で接続し、抵抗Ｒｆｂ１と抵抗Ｒｆｂ２の接続点をＰＭＯＳ１のゲート及びＰＭＯＳ２のゲートにそれぞれ接続してある。なお、抵抗Ｒｆｂ１と抵抗Ｒｆｂ２の抵抗値は同一である。これにより、一般的に差動信号を入力とするトランスコンダクタンス回路の出力の同相電位を設定することができる。

上述した同相帰還回路５においては、抵抗Ｒｆｂ１，Ｒｆｂ２が同相電位を検出してＰＭＯＳ１，２のゲートに帰還することになる。これにより、出力同相電位が設定される。このとき、出力同相電位の範囲は、高電位側電源ＶＤＤからＰＭＯＳ１，２の飽和領域動作に必要な電圧Ｖｄｐｓａｔを差し引いた電圧（ＶＤＤ−Ｖｄｐｓａｔ）と、ＮＭＯＳ３又はＮＭＯＳ４の飽和領域動作に必要な電圧ＶｄｎｓａｔにＮＭＯＳ６の飽和領域動作に必要な電圧Ｖｄｎｓａｔを加えた電圧（２Ｖｄｎｓａｔ）との間となる。

抵抗Ｒｆｂ１、Ｒｆｂ２は、差動成分を帰還させないが、差動出力間の負荷となるため、トランスコンダクタンス回路の電圧利得を減じないよう充分高い値に設定しなければならない。例えば、入出力同相電位が同一の場合、ＰＭＯＳ１，２のゲート−ソース間電位であるＶｇｓｐとＮＭＯＳ３，４のゲート−ソース間電位であるＶｇｓｎを４５０ｍＶ（Ｖｔｈ（４００ｍＶ）＋５０ｍＶ）とし、ＮＭＯＳ６のドレイン−ソース間電位を１５０ｍＶとすると、動作下限電圧は、１．０５Ｖとなり、仕様としての最低動作電圧は１．２〜１．３Ｖ程度になってしまう。これを避けるべく、入出力の動作点がＶＤＤよりもＶｇｓｐまで下がらない程度（例えば、ＶＤＤ−２００ｍＶ）に設定した構成として、例えば図１４に示す構成があるが、このように構成すると低電源電圧で動作できるものの電流ブランチが増えて低消費電流特性が悪化する。

また、トランスコンダクタンス回路は、出力インピーダンスが極めて高い特性を有するべきであり、トランスコンダクタンスＧｍがある一定値で、電圧利得が極めて大きくなるべきである。下記（１）式は、図１３に示すトランスコンダクタンス回路の出力インピーダンスＺｏｕｔを示す式である。下記（１）式において、Ｒ_ＦＢは抵抗Ｒｆｂ１，Ｒｆｂ２の抵抗値、Ｒ_ＤＳＮはＮＭＯＳ３，４のドレイン−ソース間抵抗、Ｒ_ＤＳＰはＰＭＯＳ１，２のドレイン−ソース間抵抗を示す。

前記（１）式から分かるように、図１３に示すトランスコンダクタンス回路では、ＰＭＯＳ１，２やＮＭＯＳ３，４の出力インピーダンスが支配的である上、同相帰還回路の抵抗Ｒｆｂ１，Ｒｆｂ２が出力インピーダンスを更に低下させる。しかも、ＬＳＩ技術の進化によるデバイスの微細化に伴い、トランジスタの出力インピーダンスは低下傾向にあり、トランスコンダクタンス回路の出力インピーダンスも低下傾向にある。

本技術は、前記課題に鑑みてなされたもので、半導体装置を高出力インピーダンス化することを目的とし、より望ましくは、更に半導体装置の低動作電圧化及び／又は低消費電力化を実現することを目的とする。

本技術の態様の１つは、高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ素子と、前記高電位側電源と前記低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２トランジスタ素子と、前記第１ライン上に介設され、差動対の一方を構成する第２導電型の第３トランジスタ素子と、前記第２ライン上に介設され、差動対の他方を構成する第２導電型の第４トランジスタ素子と、前記第１トランジスタ素子と前記第３トランジスタ素子との間の前記第１ラインに接続した第１出力部と、前記第２トランジスタ素子と前記第４トランジスタ素子との間の前記第２ラインに接続した第２出力部と、前記第１トランジスタ素子の制御端子と前記第１出力部との間を接続する第１抵抗と、前記第２トランジスタ素子の制御端子と前記第２出力部との間を接続する第２抵抗と、前記第１トランジスタ素子の制御端子と前記第２トランジスタ素子の制御端子との間を接続する第３抵抗と、を備える半導体装置である。

本技術の他の態様の１つは、高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ素子と、前記高電位側電源と前記低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２トランジスタ素子と、前記第１ライン上に介設され、差動対の一方を構成する第２導電型の第３トランジスタ素子と、前記第２ライン上に介設され、差動対の他方を構成する第２導電型の第４トランジスタ素子と、前記第１トランジスタ素子と前記第３トランジスタ素子との間の前記第１ラインに接続した第１出力部と、前記第２トランジスタ素子と前記第４トランジスタ素子との間の前記第２ラインに接続した第２出力部と、前記第１トランジスタ素子の制御端子と前記第１出力部との間を接続する第１抵抗と、前記第２トランジスタ素子の制御端子と前記第２出力部との間を接続する第２抵抗と、前記第１トランジスタ素子の制御端子と前記第２トランジスタ素子の制御端子との間を接続する第３抵抗と、を差動入力段として備えるオペアンプである。

本技術の他の態様の１つは、高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ素子と、前記高電位側電源と前記低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２トランジスタ素子と、前記第１ライン上に介設され、差動対の一方を構成する第２導電型の第３トランジスタ素子と、前記第２ライン上に介設され、差動対の他方を構成する第２導電型の第４トランジスタ素子と、前記第１トランジスタ素子と前記第３トランジスタ素子との間の前記第１ラインに接続した第１出力部と、前記第２トランジスタ素子と前記第４トランジスタ素子との間の前記第２ラインに接続した第２出力部と、前記第１トランジスタ素子の制御端子と前記第１出力部との間を接続する第１抵抗と、前記第２トランジスタ素子の制御端子と前記第２出力部との間を接続する第２抵抗と、前記第１トランジスタ素子の制御端子と前記第２トランジスタ素子の制御端子との間を接続する第３抵抗と、を備える半導体装置を備える電子機器である。

なお、以上説明した半導体装置、オペアンプ、電子機器は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。

本技術によれば、半導体装置を高出力インピーダンス化することが可能となり、更に半導体装置の低動作電圧化及び／又は低消費電力化を実現することも可能となる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。

第１の実施形態に係るトランスコンダクタンス回路の構成を示す図である。 第１の実施形態に係るトランスコンダクタンス回路の電流源負荷の小信号等価回路である。 第１の実施形態に係るトランスコンダクタンス回路の他の構成例を示す図である。 第２の実施形態に係るトランスコンダクタンス回路の構成を示す図である。 第２の実施形態に係るトランスコンダクタンス回路の他の構成例を示す図である。 第２の実施形態に係る電流源生成回路の具体的な一例を示す図である。 第３の実施形態に係るトランスコンダクタンス回路の構成を示す図である。 第３の実施形態に係るトランスコンダクタンス回路の他の構成例を示す図である。 Ｖｃｍ生成回路の具体的な一例を示す図である。 第４の実施形態に係るトランスコンダクタンス回路の構成を示す図である。 第４の実施形態に係るトランスコンダクタンス回路の他の構成例を示す図である。 第４の実施形態に係る電流源生成回路の具体的な一例を示す図である。 従来のトランスコンダクタンス回路の一例を示す図である。 従来のトランスコンダクタンス回路の一例を示す図である。

以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ｄ）第４の実施形態：

（Ａ）第１の実施形態：
図１は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路１００の構成を示す図である。

トランスコンダクタンス回路１００は、ソース共通の差動回路を基本とするトランスコンダクタンス回路であり、負荷となる一対のトランジスタ素子１０、差動ペア２０、第１出力部３０、第２出力部４０、電流源５０、第１抵抗６０、第２抵抗７０、及び、第３抵抗８０を備える。

負荷となる一対のトランジスタ素子１０は、第１導電型の第１トランジスタ素子としてのＰＭＯＳ１１と第１導電型の第２トランジスタとしてのＰＭＯＳ１２により構成される。ＰＭＯＳ１１は、第１ラインとしてのラインＬ１上に介設され、ＰＭＯＳ１２は、第２ラインとしてのラインＬ２上に介設されている。第１ライン及び第２ラインは、高電位側電源としての定電圧源ＶＤＤと低電位側電源としてのグランドＧＮＤとの間をそれぞれ接続するラインである。

差動ペア２０は、第２導電型の第３トランジスタ素子としてのＮＭＯＳ２１と、第２導電型の第４トランジスタ素子としてのＮＭＯＳ２２とにより構成される。ＮＭＯＳ２１は、ラインＬ１上のＰＭＯＳ１１よりも下流側に介設され、ＮＭＯＳ２２は、ラインＬ２上のＰＭＯＳ１２よりも下流側に介設されている。ＮＭＯＳ２１の制御端子としてのゲートには、差動入力電圧の一方を構成する電圧Ｖｉｎｐが入力され、ＮＭＯＳ２２の制御端子としてのゲートには、差動入力電圧の他方を構成する電圧Ｖｉｎｎが入力される。

電流源５０は、差動ペアを構成するＮＭＯＳ２１及びＮＭＯＳ２２と、グランドＧＮＤとの間を接続する第２導電型のトランジスタ素子であるＮＭＯＳ５１により構成されている。ＮＭＯＳ５１のゲートには、定電圧Ｖｇｓｎが印加されている。これにより、ＮＭＯＳ５１に流れる電流を２×Ｉ０とする。

なお、上述したＰＭＯＳ１１，１２及びＮＭＯＳ２１，２２は、それぞれオン抵抗を有しており、図１には、ＰＭＯＳ１１，１２のオン抵抗としてＲｄｓｐを示し、ＮＭＯＳ２１，２２のオン抵抗としてＲｄｓｎを示してある。

第１出力部３０は、ＰＭＯＳ１１とＮＭＯＳ２１との間のラインＬ１に接続されており、第１出力部３０の電圧は、差動出力電圧の一方を構成する電圧Ｖｏｕｔｐを構成する。第２出力部４０は、ＰＭＯＳ１２とＮＭＯＳ２２との間のラインＬ２に接続されており、第２出力部４０の電圧は、差動出力電圧の他方を構成する電圧Ｖｏｕｔｎを構成する。

第１抵抗６０は、ＰＭＯＳ１１のゲートと第１出力部３０との間を接続し、第２抵抗７０は、ＰＭＯＳ１２のゲートと第２出力部４０との間を接続する。これにより、第１抵抗６０はＰＭＯＳ１１のゲートに正帰還をかけ、第２抵抗７０はＰＭＯＳ１２のゲートに正帰還をかける。

第３抵抗８０は、ＰＭＯＳ１１のゲートとＰＭＯＳ１２のゲートとの間を接続している。すなわち、第３抵抗８０は、ＰＭＯＳ１１のゲートに接続された側の第１抵抗６０の端子と、ＰＭＯＳ１２のゲートに接続された側の第２抵抗７０の端子と、の間を接続している。

図２は、このように第３抵抗８０を設けたトランスコンダクタンス回路１００の電流源負荷の小信号等価回路である。同図において、Ｒｆｂは第１抵抗６０及び第２抵抗７０の抵抗値を示し、Ｒｘは第３抵抗８０の抵抗値の半分を示し、Ｇｍはトランスコンダクタンスを示す。

第１出力部３０と第２出力部４０の間の出力インピーダンスは、下記（２）式により表すことができる。式（２）において、（ｋ・Ｇｍ）／２は負性抵抗を示している。

すなわち、負性抵抗を示す項が、Ｒｆｂ、Ｒｘ、Ｒｄｓｎ、Ｒｄｓｐのみで構成される各項を打ち消すようにｋとＧｍを設定すれば、Ｒｆｂをドレイン−ソース間抵抗より十分に大きくする必要なく、非常に高いインピーダンスを得ることができることが分かる。また、抵抗数は従来回路に比べて増えているものの、第１抵抗６０、第２抵抗７０の抵抗値を小さくできるため、従来のトランスコンダクタンス回路と同等の出力インピーダンスを実現する場合には回路面積を１／１０以下で実現可能である。

以上説明したトランスコンダクタンス回路１００は、図３に示すように、電流源５０を設けず、ＮＭＯＳ２１，２２のソース端子を直接にグランドＧＮＤへ接続する構成としてもよい。このように電流源５０を設けないトランスコンダクタンス回路１００においても、高い低周波利得を実現できる。

（Ｂ）第２の実施形態：
図４は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路２００の構成を示す図である。

トランスコンダクタンス回路２００は、第３抵抗８０に代えて抵抗８１と抵抗８２の直列接続を設けるとともに電流源２１０を設けた点を除くと、第１の実施形態に係るトランスコンダクタンス回路１００と同一構成であるため、共通構成についてはトランスコンダクタンス回路１００と同じ符号を付して各構成要素の詳細な説明は省略する。

なお、抵抗８１と抵抗８２の抵抗値は、出力インピーダンスの計算式において、上述した第１の実施形態に係る第３抵抗８０の抵抗値と対応させるため各々の抵抗値をＲｘとして説明を行う。

電流源２１０は、第３抵抗８０の中点である抵抗８１と抵抗８２の接続点ＣとグランドＧＮＤの間を接続しており、電流２×Ｉｂを接続点Ｃから引き抜く構成である。これにより、各抵抗８１，８２にそれぞれ電流Ｉｂが流れ、第１抵抗６０及び第２抵抗７０にもそれぞれ電流Ｉｂが流れることとなり、出力Ｖｏｕｔｐ，ＶｏｕｔｎをＲｆｂ×Ｉｂだけ上昇させることができる。

これにより、ＶＤＤをＲｆｂ×Ｉｂだけ下げても電流源５０のドレイン−ソース間電圧を同一に保つことが可能であり、低電源電圧化することが可能となる。なお、消費電流は２×Ｉｂ分増加するが、この２×Ｉｂが流れる抵抗Ｒｆｂは必然的に高抵抗になるため、２×Ｉｂの電流値は２×Ｉ０の電流値の約１０分の１程度又はそれ以下であり、消費電流の増加は極めて少なくて済む。

また、上述した第１の実施形態と同様に、高出力インピーダンスを実現できる。これにより、低電圧化と低消費電流化および高出力インピーダンス化を両立可能なトランスコンダクタンス回路を実現することができる。

以上説明したトランスコンダクタンス回路２００は、図５に示すように、電流源５０を設けず、ＮＭＯＳ２１，２２のソース端子を直接にグランドＧＮＤへ接続する構成としてもよい。電流源５０を設けないトランスコンダクタンス回路２００においても、低電圧化と低消費電流化および高出力インピーダンス化、並びに、高い低周波利得を実現できる。

図６は、電流源２１０の具体的な一例を示す図である。

同図に示す電流源２１０は、抵抗２１１、電流源２１２、ＰＭＯＳ２１３、抵抗２１４、電流源２１５、演算増幅器２１６、ＮＭＯＳ２１７，２１８，２１９を有する。

抵抗２１１と電流源２１２は、所望の定電圧Ｖ１を発生する回路である。

具体的には、抵抗２１１と電流源２１２は直列接続されており、抵抗２１１を定電圧源ＶＤＤ側、電流源２１２をグランドＧｎｄ側として、定電圧源ＶＤＤとグランドＧｎｄの間を接続している。これにより、抵抗２１１と電流源２１２の電流値に応じた所望の定電圧Ｖ１が発生する。

ＰＭＯＳ２１３、抵抗２１４及び電流源２１５は、トランスコンダクタンス回路２００の左右いずれか一方としての、ＰＭＯＳ１１、電流源５０及び第１抵抗６０（又は、ＰＭＯＳ１２、電流源５０及び第２抵抗７０）を模したレプリカ回路であり、電流源２１０に対応する構成であるＮＭＯＳ２１７に、電流源２１０の電流値の元となる電流源Ｉｂを発生させる回路である。

具体的には、ＰＭＯＳ２１３と電流源２１５も直列接続されており、ＰＭＯＳ２１３のソース端子を定電圧源ＶＤＤ側、電流源２１５をグランドＧｎｄ側として、定電圧源ＶＤＤとグランドＧｎｄの間を接続している。ＰＭＯＳ２１３のゲートードレイン間は第１抵抗６０及び第２抵抗７０と抵抗値が等しい抵抗２１４で接続されている。ＰＭＯＳ２１３のゲートとグランドＧＮＤの間は、ＮＭＯＳ２１７で接続されている。電流源２１５には、電流源５０の半分の電流値に設定してある。これにより、ＰＭＯＳ２１３のドレインと電流源２１５の間に電圧Ｖ２が発生し、この電圧Ｖ２に応じた電流がＮＭＯＳ２１７に流れる。

演算増幅器２１６は、電圧Ｖ２と定電圧Ｖ１とを入力されており、定電圧Ｖ１と電圧Ｖ２の電位差がゼロとなる電圧をＮＭＯＳ２１７のゲートに与える。これにより、ＮＭＯＳ２１７に流れる電流Ｉｂは、定電圧Ｖ１に応じた電流値となる。

ＮＭＯＳ２１７に発生した電流Ｉｂは、ＮＭＯＳ２１８，２１９にカレントミラーされる。ＮＭＯＳ２１８，２１９には、例えばトランジスタサイズを２倍にする等により、ＮＭＯＳ２１７の２倍の電流が発生するように構成されている。これにより、図５の電流源２１０に相当するＮＭＯＳ２１８，２１９に発生する電流２×Ｉｂが電流源２１０がトランスコンダクタンス回路２００に供給する電流として生成される。

このようにして生成された電流２×Ｉｂは、入出力の同相電圧である「ＶＤＤ−Ｖｇｓ＋Ｒｆｂ×Ｉｂ」が、デバイスのバラつき等に依存せず一定とすることができる。

（Ｃ）第３の実施形態：
図７は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路３００の構成を示す図である。

トランスコンダクタンス回路３００は、電流源２１０を設けず、代わりに抵抗３１０を設けた点を除くと、第２の実施形態に係るトランスコンダクタンス回路２００と同一構成であるため、共通構成についてはトランスコンダクタンス回路２００と同じ符号を付して各構成要素の詳細な説明は省略する。

抵抗３１０は、第３抵抗８０の中点である抵抗８１と抵抗８２の接続点Ｃに一方の端子を接続されており、他方の端子には電圧Ｖｃｍが入力されている。このとき、抵抗３１０に流れる電流が上述した電流２×Ｉｂとしてトランスコンダクタンス回路３００に作用する。

このように、トランジスタ素子を含んで構成される電流源を用いることなくトランジスタより電流精度が高い抵抗３１０で同相電流Ｉｂを生成することで、トランスコンダクタンス回路３００の同相電圧をより高精度に設定できる。

以上説明したトランスコンダクタンス回路３００は、図８に示すように、電流源５０を設けず、ＮＭＯＳ２１，２２のソース端子を直接にグランドＧＮＤへ接続する構成としてもよい。このように電流源５０を設けないトランスコンダクタンス回路３００においても、同様の電流精度及び高い低周波利得を実現できる。

図９は、電圧Ｖｃｍを生成するＶｃｍ生成回路の具体的な一例を示す図である。

同図に示すＶｃｍ生成回路３１０は、抵抗３１１、電流源３１２、ＰＭＯＳ３１３、抵抗３１４、電流源３１５、抵抗３１６、及び、演算増幅器３１７を有する。

抵抗３１１と電流源３１２は、所望の定電圧Ｖ１を発生する回路である。

具体的には、抵抗３１１と電流源３１２は直列接続されており、抵抗３１１を定電圧源ＶＤＤ側、電流源３１２をグランドＧｎｄ側として、定電圧源ＶＤＤとグランドＧｎｄの間を接続している。これにより、抵抗３１１と電流源３１２の電流値に応じた所望の定電圧Ｖ１が発生する。

ＰＭＯＳ３１３、抵抗３１４、電流源３１５、抵抗３１６及び演算増幅器３１７は、トランスコンダクタンス回路３００の左右いずれか一方としての、ＰＭＯＳ１１、電流源５０及び第１抵抗６０（又は、ＰＭＯＳ１２、電流源５０及び第２抵抗７０）を模したレプリカ回路であり、抵抗３１０に対応する構成である抵抗３１６の一方の端子に電圧Ｖｃｍを発生させる回路である。

具体的には、ＰＭＯＳ３１３と電流源３１５も直列接続されており、ＰＭＯＳ３１３のソース端子を定電圧源ＶＤＤ側、電流源３１５をグランドＧｎｄ側として、定電圧源ＶＤＤとグランドＧｎｄの間を接続している。ＰＭＯＳ３１３のゲート−ドレイン間は第１抵抗６０及び第２抵抗７０と抵抗値が等しい抵抗３１４で接続されている。ＰＭＯＳ３１３のゲートには抵抗３１６の他方の端子が接続されている。抵抗３１６の抵抗値は、抵抗３１０の２倍としてある。電流源３１５には、電流源５０の半分の電流値に設定してある。これにより、ＰＭＯＳ３１３のドレインと電流源３１５の間に電圧Ｖ２が発生する。

演算増幅器３１７は、電圧Ｖ２と定電圧Ｖ１とを入力されており、出力端子が抵抗３１６を介してＰＭＯＳ３１３のゲートに接続され、直列接続された抵抗３１４，３１６を介して演算増幅器３１７の出力端子と反転入力端子が互いに接続されている。

このとき抵抗３１６に流れる電流がＩｂに相当し、演算増幅器３１７の出力端子側の抵抗３１６の端子に発生する電圧Ｖｃｍは定電圧Ｖ１に応じた値となる。Ｖｃｍ生成回路３１０は、電圧Ｖｃｍの値を調整することにより、抵抗３１０に正の電流又は負の電流が流れる電圧Ｖｃｍを供給することが可能である。

このようにして生成されたＶｃｍによって抵抗３１０に流れる電流２×Ｉｂは、入出力の同相電圧である「ＶＤＤ−Ｖｇｓ＋Ｒｆｂ×Ｉｂ」がデバイスのバラつき等に依存せず一定となる。

（Ｄ）第４の実施形態：
図１０は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路４００の構成を示す図である。

トランスコンダクタンス回路４００は、第３抵抗８０に代えて抵抗８１と抵抗８２の直列接続を設けるとともに、電流源４１０を設けた点を除くと、第１の実施形態に係るトランスコンダクタンス回路１００と同一構成であるため、共通構成についてはトランスコンダクタンス回路１００と同じ符号を付して各構成要素の詳細な説明は省略する。

なお、抵抗８１と抵抗８２の抵抗値は、出力インピーダンスの計算式において、上述した第１の実施形態に係る第３抵抗８０の抵抗値と対応させるため各々の抵抗値をＲｘとして説明を行う。

電流源４１０は、第３抵抗８０の中点である抵抗８１と抵抗８２の接続点Ｃと定電圧源ＶＤＤの間を接続しており、電流２×Ｉｂを接続点Ｃへ流し込む構成である。これにより、各抵抗８１，８２にそれぞれ電流Ｉｂが流れ、第１抵抗６０及び第２抵抗７０にもそれぞれ電流Ｉｂが流れることとなり、定電圧源ＶＤＤをＲｆｂ×Ｉｂだけ下げることができる。

これにより、出力同相基準電位をＶＤＤ／２付近に調整して広いダイナミックレンジを確保することが可能となる。なお、消費電流は２×Ｉｂ分増加するが、この２×Ｉｂが流れる抵抗Ｒｆｂは必然的に高抵抗になるため、２×Ｉｂの電流値は２×Ｉ０の電流値の約１０分の１程度又はそれ以下であり、消費電流の増加は極めて少なくて済む。

また、上述した第１の実施形態と同様に、高出力インピーダンスを実現できる。これにより、低電圧化と低消費電流化および高出力インピーダンス化を両立可能なトランスコンダクタンス回路を実現することができる。

以上説明したトランスコンダクタンス回路４００は、図１１に示すように、電流源５０を設けず、ＮＭＯＳ２１，２２のソース端子を直接にグランドＧＮＤへ接続する構成としてもよい。電流源５０を設けないトランスコンダクタンス回路４００においても、低電圧化と低消費電流化および高出力インピーダンス化、並びに、高い低周波利得を実現できる。

図１２は、電流源４１０の具体的な一例を示す図である。

同図に示す電流源４１０は、抵抗４１１、電流源４１２、ＰＭＯＳ４１３、抵抗４１４、電流源４１５、演算増幅器４１６、ＰＭＯＳ４１７，４１８，４１９を有する。

抵抗４１１と電流源４１２は、電流源５０が発生する電流２×Ｉ０に応じた所望の定電圧Ｖ１を発生する回路である。

具体的には、抵抗４１１と電流源４１２は直列接続されており、抵抗４１１を定電圧源ＶＤＤ側、電流源４１２をグランドＧｎｄ側として、定電圧源ＶＤＤとグランドＧｎｄの間を接続している。これにより、抵抗４１１と電流源４１２の電流値に応じた所望の定電圧Ｖ１が発生する。

ＰＭＯＳ４１３、抵抗４１４及び電流源４１５は、トランスコンダクタンス回路４００の左右いずれか一方としての、ＰＭＯＳ１１、電流源５０及び第１抵抗６０（又は、ＰＭＯＳ１２、電流源５０及び第２抵抗７０）を模したレプリカ回路であり、電流源４１０に対応する構成であるＰＭＯＳ４１７に、電流源４１０の電流値の元となる電流源Ｉｂを発生させる回路である。

具体的には、ＰＭＯＳ４１３と電流源４１５も直列接続されており、ＰＭＯＳ４１３のソース端子を定電圧源ＶＤＤ側、電流源４１５をグランドＧｎｄ側として、定電圧源ＶＤＤとグランドＧｎｄの間を接続している。ＰＭＯＳ４１３のゲートードレイン間は、第１抵抗６０及び第２抵抗７０と抵抗値が等しい抵抗４１４で接続されている。ＰＭＯＳ４１３のゲートとグランドＧＮＤの間は、ＮＭＯＳ４１７で接続されている。電流源４１５には、電流源５０の半分の電流値に設定してある。これにより、ＰＭＯＳ４１３のドレインと電流源４１５の間に電圧Ｖ２が発生し、この電圧Ｖ２に応じた電流がＮＭＯＳ４１７に流れる。

そして、演算増幅器４１６は、電圧Ｖ２と定電圧Ｖ１とを入力されており、定電圧Ｖ１と電圧Ｖ２の電位差がゼロとなる電圧をＮＭＯＳ４１７のゲートに与える。これにより、ＮＭＯＳ４１７に流れる電流Ｉｂは、定電圧Ｖ１に応じた電流値となる。このようにしてＮＭＯＳ４１７に発生した電流Ｉｂは、ＮＭＯＳ４１８，４１９にカレントミラーされる。

ＮＭＯＳ４１８，４１９には、例えばトランジスタサイズを２倍にする等により、ＮＭＯＳ４１７の２倍の電流が発生するように構成されている。これにより、図１１の電流源４１０に相当するＮＭＯＳ４１８，４１９に発生する電流２×Ｉｂが、電流源４１０からトランスコンダクタンス回路４００へ供給する電流として生成される。

このようにして生成された電流２×Ｉｂは、入出力の同相電圧である「ＶＤＤ−Ｖｇｓ＋Ｒｆｂ×Ｉｂ」が、デバイスのバラつき等に依存せず一定とすることができる。

なお、以上説明した本技術に係るトランスコンダクタンス回路１００〜４００は、出力段を付加してオペアンプとして実施されたり、電子機器の回路中に組み込まれて実施されたりするなど各種の態様で実施される。本技術に係るトランスコンダクタンス回路を組み込んで好適な電子回路としては、デバイスの微細化 低電源電圧化、低消費電力化の要請あるデジタル回路及びアナログ回路を有するものが例示される。

なお、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

そして、本技術は、以下のような構成を取ることができる。

（１）
高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２トランジスタ素子と、
前記第１ライン上に介設され、差動対の一方を構成する第２導電型の第３トランジスタ素子と、
前記第２ライン上に介設され、差動対の他方を構成する第２導電型の第４トランジスタ素子と、
前記第１トランジスタ素子と前記第３トランジスタ素子との間の前記第１ラインに接続した第１出力部と、
前記第２トランジスタ素子と前記第４トランジスタ素子との間の前記第２ラインに接続した第２出力部と、
前記第１トランジスタ素子の制御端子と前記第１出力部との間を接続する第１抵抗と、
前記第２トランジスタ素子の制御端子と前記第２出力部との間を接続する第２抵抗と、
前記第１トランジスタ素子の制御端子と前記第２トランジスタ素子の制御端子との間を接続する第３抵抗と、
を備える半導体装置。

（２）
前記第３抵抗の中点から電流を引き抜く第１電流源を更に備える、前記（１）に記載の半導体装置。

（３）
前記第３抵抗の中点へ電流を流し込む第２電流源を更に備える、前記（１）に記載の半導体装置。

（４）
前記第３抵抗の中点と所定の定電圧源との間を接続する抵抗を更に備える、前記（１）に記載の半導体装置。

（５）
高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２トランジスタ素子と、
前記第１ライン上に介設され、差動対の一方を構成する第２導電型の第３トランジスタ素子と、
前記第２ライン上に介設され、差動対の他方を構成する第２導電型の第４トランジスタ素子と、
前記第１トランジスタ素子と前記第３トランジスタ素子との間の前記第１ラインに接続した第１出力部と、
前記第２トランジスタ素子と前記第４トランジスタ素子との間の前記第２ラインに接続した第２出力部と、
前記第１トランジスタ素子の制御端子と前記第１出力部との間を接続する第１抵抗と、
前記第２トランジスタ素子の制御端子と前記第２出力部との間を接続する第２抵抗と、
前記第１トランジスタ素子の制御端子と前記第２トランジスタ素子の制御端子との間を接続する第３抵抗と、を差動入力段として備えるオペアンプ。

（６）
前記（１）〜前記（４）の何れか１つに記載の半導体装置を備える電子機器。

１０…負荷となる一対のトランジスタ素子、２０…差動ペア、３０…第１出力部、４０…第２出力部、５０…電流源、６０…第１抵抗、７０…第２抵抗、８０…第３抵抗、８１…抵抗、８２…抵抗、１００…トランスコンダクタンス回路、２００…トランスコンダクタンス回路、２１０…電流源、３００…トランスコンダクタンス回路、３１０…抵抗、４００…トランスコンダクタンス回路、４１０…電流源

Claims (6)

1. 高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ素子と、
   前記高電位側電源と前記低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２トランジスタ素子と、
   前記第１ライン上に介設され、差動対の一方を構成する第２導電型の第３トランジスタ素子と、
   前記第２ライン上に介設され、差動対の他方を構成する第２導電型の第４トランジスタ素子と、
   前記第１トランジスタ素子と前記第３トランジスタ素子との間の前記第１ラインに接続した第１出力部と、
   前記第２トランジスタ素子と前記第４トランジスタ素子との間の前記第２ラインに接続した第２出力部と、
   前記第１トランジスタ素子の制御端子と前記第１出力部との間を接続する第１抵抗と、
   前記第２トランジスタ素子の制御端子と前記第２出力部との間を接続する第２抵抗と、
   前記第１トランジスタ素子の制御端子と前記第２トランジスタ素子の制御端子との間を接続する第３抵抗と、
   を備える半導体装置。
2. 前記第３抵抗の中点から電流を引き抜く第１電流源を更に備える、請求項１に記載の半導体装置。
3. 前記第３抵抗の中点へ電流を流し込む第２電流源を更に備える、請求項１に記載の半導体装置。
4. 前記第３抵抗の中点と所定の定電圧源との間を接続する抵抗を更に備える、請求項１に記載の半導体装置。
5. 高電位側電源と低電位側電源との間を接続する第１ライン上に介設された第１導電型の第１トランジスタ素子と、
   前記高電位側電源と前記低電位側電源の間を接続する第２ライン上に介設された第１導電型の第２トランジスタ素子と、
   前記第１ライン上に介設され、差動対の一方を構成する第２導電型の第３トランジスタ素子と、
   前記第２ライン上に介設され、差動対の他方を構成する第２導電型の第４トランジスタ素子と、
   前記第１トランジスタ素子と前記第３トランジスタ素子との間の前記第１ラインに接続した第１出力部と、
   前記第２トランジスタ素子と前記第４トランジスタ素子との間の前記第２ラインに接続した第２出力部と、
   前記第１トランジスタ素子の制御端子と前記第１出力部との間を接続する第１抵抗と、
   前記第２トランジスタ素子の制御端子と前記第２出力部との間を接続する第２抵抗と、
   前記第１トランジスタ素子の制御端子と前記第２トランジスタ素子の制御端子との間を接続する第３抵抗と、を差動入力段として備えるオペアンプ。
6. 請求項１に記載の半導体装置を備える電子機器。

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