JP5199222B2 - 演算増幅器および演算増幅装置 - Google Patents

Description

本発明は、演算増幅器にかかり、特に、高速動作に適した演算増幅器および演算増幅装置に関する。

演算増幅器はあらゆるアナログ回路に用いられていて、その上アナログ回路の性能に大きく影響する重要な要素回路である。演算増幅器に要求される代表的な特性には、高速動作、低消費電流等がある。
図８は、一般的な演算増幅器の回路構成を説明するための図である。（非特許文献１を参照）図示した演算増幅器は、差動増幅回路１、出力増幅回路２によって構成されている。

差動増幅回路１は、ドレイン同士が接続されているＭＯＳトランジスタ１３、ＭＯＳトランジスタ１０と、ドレイン同士が接続されているＭＯＳトランジスタ１４、１１とが電源Ｖddと電源Ｖssとの間に並列に接続されて構成されている。
ＭＯＳトランジスタ１３のゲートは、ＭＯＳトランジスタ１０のドレインに接続されていて、ＭＯＳトランジスタ１３、１４はカレントミラーを構成している。ＭＯＳトランジスタ１０、ＭＯＳトランジスタ１１のソースには、電流供給用のＭＯＳトランジスタ１２が接続されている。

また、出力増幅回路２は、ドレイン同士が接続されたＭＯＳトランジスタ１６、１５、ＭＯＳトランジスタ１６のゲート、ドレイン間に接続された、位相補償のための容量素子１８及び抵抗素子としてのＭＯＳトランジスタ１７（以降、抵抗用ＭＯＳトランジスタ１７と記す）によって構成されている。
このような演算増幅器を高速で動作させると、演算増幅器の伝達関数に現れる第２ポール、あるいはそれ以上の高次ポールの影響により、回路動作の安定性を確保することが困難になることがある。この内容について、以下に回路の伝達関数を使って説明する。

演算増幅器の帰還がない場合、つまりオープンループの場合の伝達関数は、近似的に式（１）のように表される。
Ａ（ｓ）＝Ａo・ω1・ω2（１−ｓ／ωｚ）／｛（ｓ＋ω1）（ｓ＋ω2）(１＋ｓ／ω3)｝…式（１）
式（１）中のＡoは演算増幅器のＤＣゲイン、ω1は第１ポールの角周波数、ω2は第２ポールの角周波数、ω3は第３ポールの角周波数である。

ここで、周波数ｆと上記した角周波数ωについて説明する。周波数ｆと角周波数ωの関係は、ω＝２πｆとしてよく知られていて、いずれも信号の周波数の高さを表す用語である。フィルタをはじめとした電気分野において通常は周波数ｆが好んで用いられるが、伝達関数でその周波数特性を記述する場合は、式（２）のように角周波数ωを使用することによって、式の中で２πまたは４π²といった記号の出現を抑えることができる。

このような理由から、本明細書においては、角周波数ωを使って周波数を表している。ただし、周波数、角周波数のいずれもが周波数を表すものであり、本質的に差異がない。従って、以下の説明では角周波数と記述すべきところを周波数と記述する。
また、演算増幅器のＧＢ積は、式（２）のように表すことができる。
ＧＢ＝Ａo・ω1 …式（２）

さらに、図８の小信号等価回路を計算することで式（２）のＧＢは式（３）、式（１）のω2は式（４）のように表すことができる。（参考書：「CMOS Analog Circuit Design」p. 387．Phillip E. Allen, Douglas R. Holdberg 著 Holt, Rinehart Winston, inc.1987年出版）
ＧＢ＝Ａo・ω1＝ｇｍ1／ｃ1 …式（３）
ω2＝ｇｍ2／ｃ2 …式（４）
以上の式において、ｇｍ1はＭＯＳトランジスタ１０、１１のトランスコンダクタンス値、ｇｍ2はＭＯＳトランジスタ１６のトランスコンダクタンス値である。また、ｃ1、ｃ2は容量素子１８、１９の容量値である。トランスコンダクタンス値を、以降ｇｍ値と記す。

第３ポールの周波数ω3は、式（３）、式(４)のような単純な式で表すことは困難である。しかし、第３ポールの周波数ω3は、一般的にＧＢ積や第２ポールの周波数ω2に比べて充分高い周波数にあることが知られている。上記した式（１）は近似式であり、本来第４次ポール以上の高次ポールも含んだ式にすべきであるが、このような高次ポールも充分高い周波数にあるので、伝達関数は式（１）のように近似することができる。

演算増幅器のゲインが０になるゼロ点周波数ωｚは、以下の式（５）によって表される。
ωｚ＝（ｃ2／ｇｍ2−ｃ１・Ｒ）^-1 …式（５）
式（５）において、ＲはＭＯＳトランジスタ１７の抵抗値である。ＧＢ積（Gain-Bandwidth Product）とは、演算増幅器をボルテージフォロワとして用いる場合の帯域を表す。演算増幅器は、ＧＢ積を大きくすることによってより高速に動作することができるようになる。

しかしながら、高速動作させようとしてＧＢ積のみ大きくすると、回路の安定性が保てなくなる。演算増幅器の回路の安定性を保つため、位相余裕を最低４５度、好ましくは６０度に保つ必要があることが非特許文献、「PAUL R. GRAY, ROBERT G. MEYER著 ANLYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS SECOND EDITION, JOHN WILLEY & SONS Inc., page 534．」に記載されている。回路の安定性を保つためには、少なくとも演算増幅器の伝達関数の、第２ポールの周波数ω2をＧＢより大きくする必要がある。第２ポールの周波数ω2を大きくするには、式（４）で示したように、ＭＯＳトランジスタ１６のｇｍ値を大きくする必要がある。ｇｍ値を大きくするための具体的な方法として、ＭＯＳトランジスタ１６に電流を多く流すことが考えられるが、消費電流の増加は、携帯機器の電池寿命の点やＩＣの発熱の点から避けなくてはいけない。また消費電流を大きくするとそれに応じてＭＯＳトランジスタのサイズもまた大きくしなくてはいけない。ＭＯＳトランジスタのサイズを大きくすると第３ポールの周波数ω3が低下して、位相余裕の劣化をもたらす。従って、演算増幅器を高速化するために消費電流を増加させたとしても高速化に限界がある。

また、ＧＢ積とともに第２ポールの周波数を大きくすると、ＧＢと第２ポールの周波数ω2が第３ポールの周波数ω3に近くなり、位相余裕の低下が起こる。ここで、ゼロ点の周波数ωｚを第２ポール周波数のω2と一致させた場合、すなわちωｚ＝−ω2とした場合、式（１）は式（６）のようになり、第２ポールの周波数が伝達関数に及ぼす影響を打ち消すことができる。
Ａ（ｓ）＝Ａo・ω1／（ｓ＋ω1）（１＋ｓ／ω3） …式（６）
式（６）によれば、式（１）から位相遅れに寄与していた(ｓ＋ω2)の成分を除くことができる。このため、図８に示した演算増幅器の位相遅れを改善することができる。位相遅れの改善により、演算増幅器の位相余裕が改善できて、この新たに生じた位相余裕分を使ってＧＢ積向上に使うことができる。式（６）によると、第２ポールω2と無関係にＧＢ積をω3に近づけることができる。

ゼロ点の周波数を第２ポールの周波数に等しくするためには、抵抗用ＭＯＳトランジスタ１７の抵抗値を適正な値にすることが必要になる。そして、抵抗用ＭＯＳトランジスタ１７の適正な抵抗値は、ωｚ＝−ω2に式（４）、式（５）を代入して計算することで式（７）によって与えられる。
Ｒ＝（ｃ1＋ｃ2）／ｃ1／ｇｍ2 …式（７）
すなわち、演算増幅器の伝達関数においては、図８に示した抵抗用ＭＯＳトランジスタ１７を、式（７）に示した抵抗値Ｒを持った抵抗として動作させることにより、第２ポールの周波数の影響を除くことができる。

ROUBIK GREGORIAN, GABOR C. TEMES著 ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING, JOHN WILEY & SONS Inc. page 212．

しかしながら、ＭＯＳトランジスタの抵抗値には、ＭＯＳトランジスタの製造プロセスに起因する特性のばらつき（以降、製造変動と記す）や、ＭＯＳトランジスタの環境温度による特性の変動（以降、温度変動と記す）、電圧電源の変動に伴う特性変動が生じ得る。このため、図８に示した抵抗用ＭＯＳトランジスタ１７の抵抗値を、式（７）に示した抵抗値に常に一致させておくことは困難である。

また、抵抗用ＭＯＳトランジスタ１７の代わりに、ＩＣ上に形成された抵抗を用いることが考えられる。ＩＣ上に形成される抵抗の抵抗値Ｒは製造ばらつきおよび温度変動があるため、目標値に対してある程度の変動ばらつきを考慮する必要がある。この変動ばらつき量は、プロセス条件によって異なるがおよそ±３０〜４０％程度でああることが知られている。
このため、ＩＣ上に形成された抵抗を用いて形成されるゼロ点を用いて第２ポールを打ち消すことはやはり困難である。
本発明は、以上の点に鑑みてなされたものであり、製造変動や温度変動に関わらず、消費電流を抑えながら、充分な位相余裕を持って、高速動作が可能な演算増幅器を提供することを目的とする。

以上の課題を解決するため、請求項１に記載の演算増幅器は、差動増幅回路（例えば図１に示した差動増幅回路１、図７に示した差動増幅回路６７）と、当該差動増幅回路の第１出力端子（例えば図１に示した出力端子２１、図７に示した出力端子７１）に接続される入力端子及び外部に電気信号を出力する第２出力端子（例えば図１に示した出力端子２２、図７に示した出力端子７２）を有する出力増幅回路（例えば図１に示した出力増幅回路２、図７に示した出力増幅回路６８）と、を備えた演算増幅器であって、前記第１出力端子と前記第２出力端子との間に接続される位相補償回路を備え、前記位相補償回路は、容量素子（例えば図１に示した容量素子１８、図７に示した容量素子６１）と、当該容量素子と直列に接続された抵抗回路（例えば図１に示した抵抗回路１７０、図７に示した抵抗回路６２０）と、を含み、前記抵抗回路は、抵抗値を制御するための抵抗用ＭＯＳトランジスタ（例えば図１、図２に示した抵抗用ＭＯＳトランジスタ１７）を含むスレーブ回路と、前記抵抗用ＭＯＳトランジスタのゲートに対し、前記抵抗用ＭＯＳトランジスタのソース、ドレイン間の抵抗値を所定の値にするための抵抗制御信号を供給するマスタ回路（例えば図１、図２に示した制御回路２０、図７、図９に示した制御回路６５）と、を含み、前記マスタ回路は、反転入力端子、非反転入力端子、出力端子を有し、前記非反転入力端子にリファレンス信号電圧が与えられる差動増幅器（例えば図２、図４に示した差動増幅器２０３）と、前記差動増幅器の反転入力端子に接続される出力端子と、差動入力信号が入力される入力端子と、を有し、前記出力増幅回路のトランスコンダクタンス値に比例するトランスコンダクタンス値を有するトランスコンダクタンスアンプ(例えば図２、図４に示したトランスコンダクタンスアンプ２０２）と、前記差動増幅器の反転入力端子にドレイン、またはソースのいずれか一方が接続され、前記差動増幅器の反転入力端子に接続されていない前記ドレイン、または前記ソースに基準電圧が与えられ、ゲートが前記抵抗用ＭＯＳトランジスタのゲート及び前記差動増幅器の出力端子に接続された制御用ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２０１、図９に示したＭＯＳトランジスタ２５１）と、を含むことを特徴とする。

請求項２に記載の演算増幅器は、請求項１において、前記マスタ回路の差動増幅器の非反転入力端子に供給される前記リファレンス信号電圧を生成するリファレンス信号生成回路（例えば図２、図４に示したリファレンス信号生成回路６１０）を備え、前記リファレンス信号生成回路は、前記演算増幅器が備える出力増幅回路に含まれるＭＯＳトランジスタのチャネルのサイズに比例して縮小され、前記縮小の縮小率に応じた電流が供給されるＭＯＳトランジスタ（例えば図６に示したＭＯＳトランジスタ１５０、１６０）を有することを特徴とする。

請求項３に記載の演算増幅器は、請求項１において、前記スレーブ回路は、前記抵抗用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、前記抵抗用ＭＯＳトランジスタと前記内部抵抗素子とは、直列、または並列に接続された組み合わせ抵抗（例えば図４に示した組み合わせ抵抗３０）を構成し、前記マスタ回路は、前記制御用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、前記制御用ＭＯＳトランジスタと前記内部抵抗素子とは、直列または並列に接続された組み合わせ抵抗（例えば図４に示した組み合わせ抵抗４０５）を構成することを特徴とする。

請求項４に記載の演算増幅装置は、差動増幅回路（例えば図１に示した差動増幅回路１）と、当該差動増幅回路の第１出力端子（例えば図１に示した出力端子２１）に接続される入力端子及び外部に電気信号を出力する第２出力端子（例えば図１に示した出力端子２２）を有する出力増幅回路（例えば図１に示した出力増幅回路２）と、前記第１出力端子と前記第２出力端子との間に接続される位相補償回路と、を含み、前記位相補償回路は容量素子（例えば図１に示した容量素子１８）及び当該容量素子と直列に接続された抵抗素子（例えば図１に示した抵抗回路１７０）を有し、前記抵抗素子は抵抗値を制御するための抵抗用ＭＯＳトランジスタ（例えば図１に示した抵抗用ＭＯＳトランジスタ１７）を有するスレーブ回路である、演算増幅器（例えば図１０に示した演算増幅器３０１ａ、３０１ｂ、３０１ｃ）を複数個と、前記複数個の演算増幅器の抵抗用ＭＯＳトランジスタのゲートに対し、前記抵抗用ＭＯＳトランジスタのソース、ドレイン間の抵抗値を所定の値にするための抵抗制御信号を供給するマスタ回路（例えば図１０に示した制御回路２００）と、を備えた演算増幅装置であって、前記マスタ回路は、反転入力端子、非反転入力端子、出力端子を有し、前記非反転入力端子にリファレンス信号電圧が与えられる差動増幅器（例えば図２に示した差動増幅器２０３）と、前記差動増幅器の反転入力端子に接続される出力端子と、差動入力信号が入力される入力端子と、を有し、前記出力増幅回路のトランスコンダクタンス値に比例するトランスコンダクタンス値を有するトランスコンダクタンスアンプ(例えば図２に示したトランスコンダクタンスアンプ２０２）と、前記差動増幅器の反転入力端子にドレイン、またはソースのいずれか一方が接続され、前記差動増幅器の反転入力端子に接続されていない前記ドレイン、または前記ソースに基準電圧が与えられ、ゲートが前記抵抗用ＭＯＳトランジスタのゲート及び前記差動増幅器の出力端子に接続された制御用ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２０１）と、を含むことを特徴とする。

請求項５に記載の演算増幅装置は、請求項４において、前記スレーブ回路は、前記抵抗用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、前記抵抗用ＭＯＳトランジスタと前記内部抵抗素子とは、直列、または並列に接続された組み合わせ抵抗（例えば図４に示した組み合わせ抵抗３０）を構成し、前記マスタ回路は、前記制御用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、前記制御用ＭＯＳトランジスタと前記内部抵抗素子とは、直列または並列に接続された組み合わせ抵抗（例えば図４に示した組み合わせ抵抗４０５）を構成することを特徴とする。

請求項１に記載の発明によれば、差動増幅器から出力される出力電圧に応じた抵抗値を有する抵抗素子としてＭＯＳトランジスタを使用することができる。そして、このＭＯＳトランジスタの抵抗値を、制御用のＭＯＳトランジスタによって制御することができる。また、マスタ回路を、抵抗用ＭＯＳトランジスタと同じ抵抗値を有する制御用ＭＯＳ抵抗トランジスタ、制御用ＭＯＳ抵抗トランジスタの一方の端子に接続される反転入力端子、リファレンス信号電圧が印加される非反転入力端子、抵抗用ＭＯＳトランジスタのゲートに接続される出力端子を有する差動増幅器、出力増幅回路のトランスコンダクタンス値に比例したトランスコンダクタンス値を有し、差動増幅器の反転入力端子に出力信号を供給するトランスコンダクタンスアンプとによって構成しているから、演算増幅器における第２ポールとゼロ点とを打ち消し、位相余裕を高めることができる。そして、位相余裕の向上分をＧＢ積向上に充てることにより、製造変動や温度変動に関わらず、消費電流を抑えながら十分な位相余裕をもって高速動作可能な演算増幅器を提供することができる。

請求項２の発明によれば、出力増幅回路に含まれる全てのＭＯＳトランジスタを一定の縮小比率でトランジスタサイズが縮小された縮小ＭＯＳトランジスタとし、縮小比率に応じて縮小ＭＯＳトランジスタに流れる低減することができる。このため、出力増幅回路において消費される電流を低減し、消費電力を省力化することができる。
請求項３の発明によれば、制御用ＭＯＳトランジスタと制御用ＭＯＳトランジスタと同一の基板上に形成された抵抗素子とを組合せているから、抵抗用ＭＯＳトランジスタの良好な線形性を得ることができる。

請求項４の発明によれば、同じ回路構成の複数個の演算増幅器と、１つのマスタ回路からなる演算増幅装置の場合、演算増幅器の抵抗制御信号は、マスタ回路出力信号を共有することができるので、製造変動や温度変動に関わらず、消費電流を抑えながら十分な位相余裕をもって高速動作が可能で、回路規模を減少することができる。
請求項５の発明によれば、制御用ＭＯＳトランジスタと制御用ＭＯＳトランジスタと同一の基板上に形成された抵抗素子とを組合せているから、抵抗用ＭＯＳトランジスタの良好な線形性を得ることができる。

本発明の実施形態１の演算増幅器を説明するための回路図である。 図１に示した制御回路を説明するための図である。 図２に示したトランスコンダクタンスアンプの回路構成を説明するための図である。 図２に示した制御用ＭＯＳトランジスタに代えて、組み合わせ抵抗を用いたマスタ回路を示した図である。 図４で用いられる組み合わせ抵抗を例示した図である。 図２で用いられているリファレンス信号電圧ＶAを生成する回路を説明するための図である。 本発明の実施形態２の演算増幅器を説明するための回路図である。 一般的な演算増幅器の回路構成を説明するための図である。 図７に示した制御回路を説明するための図である。 本発明の実施形態３の演算増幅装置を説明するための回路図である。

以下、図を参照して本発明に係る実施形態１、実施形態２の演算増幅器、および実施形態３の演算増幅装置を説明する。
（実施形態１）
１ 回路構成
図１は、本発明の実施形態１の演算増幅器を説明するための回路図である。
図示した演算増幅器は、前述した図８の演算増幅器と同様の構成を含む。このため、同様の構成については同様の符号を付し、その説明を一部略すものとする。
図示した演算増幅器は、正の電圧Ｖddが供給される電源（図中にＶddで示し、電源Ｖddとも記す）と、負の電圧Ｖssを供給する電源（図中にＶssで示し、電源Ｖssとも記す）との間に差動増幅回路１、出力増幅回路２が接続されて構成されている。

演算増幅器の差動増幅回路１は、外部から信号が入力されるＭＯＳトランジスタ１０及びＭＯＳトランジスタ１１からなる入力ＭＯＳトランジスタ対、ＭＯＳトランジスタ１０、１１に電流を供給するＭＯＳトランジスタ１２と、ＭＯＳトランジスタ１０のドレインにドレインとゲートが接続されるＭＯＳトランジスタ１３とＭＯＳトランジスタ１１のドレインにドレインが接続されてかつＭＯＳトランジスタ１３のゲートにゲートが接続されるＭＯＳトランジスタ１４からなるロードＭＯＳトランジスタ対を含む。

一方、出力増幅回路２は、ゲートに差動増幅回路１の出力端子２１が接続されるＭＯＳトランジスタ１６と、ＭＯＳトランジスタ１６とドレイン同士が接続されるＭＯＳトランジスタ１５とを含んでいる。
なお、差動増幅回路１のＭＯＳトランジスタ１２のゲート端子をバイアス端子Ｂ1、出力増幅回路２のＭＯＳトランジスタ１５のゲート端子をバイアス端子Ｂ2とも記す。バイアス端子Ｂ1は入力ＭＯＳトランジスタ対に流れる電流を、Ｂ2はＭＯＳトランジスタ１５、ＭＯＳトランジスタ１６に流れる電流を制御するバイアス端子である。

また、実施形態１の演算増幅器は、差動増幅回路１の出力端子２１と出力増幅回路２の出力端子２２との間に接続される容量素子１８及び抵抗用ＭＯＳトランジスタ１７を備えている。容量素子１８、抵抗用ＭＯＳトランジスタ１７は、演算増幅器の、位相補償回路を構成する。また出力端子２２に接続されている容量素子１９は負荷容量である。差動増幅回路１、出力増幅回路２の接続は、出力増幅回路２のＭＯＳトランジスタ１６のゲート端子が、入力端子として差動増幅回路１の出力端子２１に接続されることによって行われている。
さらに、実施形態１の演算増幅器は、抵抗用ＭＯＳトランジスタ１７の抵抗値を制御する制御回路２０を備えている。実施形態１では、抵抗用ＭＯＳトランジスタ１７、制御回路２０を合わせて抵抗回路１７０とする。

２ 制御回路
図２は、図１に示した制御回路２０を説明するための図である。制御回路２０は、図１に示した演算増幅器の抵抗用ＭＯＳトランジスタ１７をスレーブ回路として制御するマスタ回路となっている。抵抗用ＭＯＳトランジスタ１７では、マスタ回路となる制御回路２０によってそのゲート電圧が制御され、ソース、ドレイン間の抵抗（以降、単に抵抗用ＭＯＳトランジスタ１７の抵抗とも記す）が、任意の抵抗値に調整される。

一方、制御回路２０は、差動増幅器２０３、ＭＯＳトランジスタ２０１を備えている。差動増幅器２０３の反転入力端子には、トランスコンダクタンス値（以下、ｇｍ値という）がＧmxであるトランスコンダクタンスアンプ２０２の出力端子が接続される。さらに、制御用のＭＯＳトランジスタである２０１のソースが接続される。差動増幅器２０３の非反転入力端子には、リファレンス信号生成回路６１０からリファレンス信号電圧ＶAが供給される。また、制御用ＭＯＳトランジスタ２０１のドレインには電圧ＶA−Δ1、トランスコンダクタンスアンプ２０２の一方の入力端子には電圧Ｖb−Δ2が、他方の入力端子には電圧Ｖbが供給される。Δ1は、リファレンス信号生成回路６１０から供給される電圧ＶAを基準にしたときの端子ｎ1に対する差電圧であり、Δ2はトランスコンダクタンスアンプの差入力電圧である。

抵抗用ＭＯＳトランジスタ１７は、制御回路２０の制御用ＭＯＳトランジスタ２０１と同じトランジスタサイズ（トランジスタのチャネル長とチャネル幅との比）を有していて、かつゲート・ソース間に印加される電圧の電圧値が等しい場合、これらＭＯＳトランジスタは同一ウエハ上に形成されているので、製造プロセス上で変動が発生したとしてもこの変動は両者に同様に起こるのでいつも両方のＭＯＳトランジスタは、等しい抵抗値を持った抵抗素子となる。

図２の回路では、差動増幅器２０３の出力信号が、ＭＯＳトランジスタ２０１のゲートに供給して、ＭＯＳトランジスタ２０１の抵抗値、言い換えるとノードｎ１からノードｎ２へ流れる電流を制御している。この電流値の増減によってノードｎ２の電圧が制御されて、再び差動増幅器２０３の出力端子に信号が伝わる。すなわち、図２の回路は負帰還回路を形成しており、その結果、差動増幅器２０３の反転入力端子（すなわちノードｎ2）の電圧はいつも非反転入力端子の電圧ＶAに等しくなる。このような条件の下で端子ｎ2に流れ込む電流の総和はキルヒホッフの法則によりゼロになる。図２に示したノードｎ1からノードｎ2に流れる電流Ｉ1は、以下の式（８）によって表される。
Ｉ1＝−Δ1／Ｒ1 …式（８）
式（８）において、Ｒ1は抵抗用ＭＯＳトランジスタ１７の抵抗値及び制御用ＭＯＳトランジスタ２０１の抵抗値である。

また、トランスコンダクタンスアンプ２０２のｇｍ値がＧmxである場合、トランスコンダクタンスアンプ２０２からノードｎ2へ流れる電流Ｉ2は、トランスコンダクタンスアンプ２０２のｇｍ値であるＧmxに、トランスコンダクタンスアンプ２０２の入力電圧差（非反転入力端子電圧から反転入力端子電圧を引いたもの）であるΔ2を乗じて求められる。電流Ｉ2を求める式を、式（９）として以下に記す。
Ｉ2＝Δ2・Ｇmx …式（９）

ノードｎ2に関して、キルヒホッフの法則が成り立つので、式（８）と式（９）より式（１０）が得られる。
Ｉ1＋Ｉ2＝−Δ1／Ｒ1＋Δ2・Ｇmx＝０ …式（１０）
式（１０）より、ＭＯＳトランジスタ２０１の抵抗値Ｒ1とトランスコンダクタンスアンプ２０２のｇｍ値Ｇmxの関係が式（１１）で表される。
Ｒ1＝（Δ1／Δ2）・（１／Ｇmx） …式（１１）

前記したように、制御回路２０の制御用ＭＯＳトランジスタ２０１と抵抗用ＭＯＳトランジスタ１７が同じ抵抗値を持ったものとする。すると、ゼロ点と第２ポールが等しくなるための抵抗用ＭＯＳトランジスタの抵抗値は、式（７）で与えられているので、式（１１）を用いて書き直すと式（１２）のようになる。
Ｇmx＝ｇｍ2・（Δ1／Δ2）・｛ｃ1／（ｃ1＋ｃ2）｝ …式（１２）

すなわちゼロ点角周波数と第２ポール角周波数に等しくするには図２のトランスコンダクタンスアンプ２０２のｇｍ値であるＧｍｘが（１２）式を満足できればよい。一般には、ＭＯＳトランジスタ１６のｇｍ値であるｇｍ2は製造プロセス変動、温度変動の影響を受けるが、実施例１では、図２に用いるトランスコンダクタンスアンプ２０２として、図３に示すような回路を用いることで製造プロセス変動、温度変動によらずいつも式（１２）を満足するようなトランスコンダクタンス値Ｇmxを得ることができる。

ここでｇｍ2について補足説明しておく。ｇｍ2は、図１の出力増幅回路２のＭＯＳトランジスタ１６のｇｍ値であるとともに、出力増幅回路２のｇｍ値（トランスコンダクタンス値）でもある。何故なら、出力増幅回路２を構成する他方のＭＯＳトランシスタ１５のゲートには一定のバイアス電圧が供給されていて、ＡＣ信号としての電流信号に寄与しないからである。

図３は、図２に示したトランスコンダクタンスアンプ２０２の回路構成を説明するための図である。
図２に示したトランスコンダクタンスアンプ２０２は、トランスコンダクタンスアンプ２０２の本体部分１２８、本体部分１２８のＭＯＳトランジスタ１０１のゲート端子へ供給されるバイアス電圧を生成するためのバイアス回路１２９によって構成されている。本体部分１２８は、入力ＭＯＳトランジスタ対を構成するＭＯＳトランジスタ１０２、ＭＯＳトランジスタ１０３と、入力ＭＯＳトランジスタ対に電流を供給する電流源ＭＯＳトランジスタとして動作するＭＯＳトランジスタ１０１と、入力ＭＯＳトランジスタのドレインに接続されるロードＭＯＳトランジスタを構成するＭＯＳトランジスタ１０４、ＭＯＳトランジスタ１０５から構成されている。またバイアス回路１２９は、本体回路１２８のＭＯＳトランジスタ１０１とカレントミラーを構成するＭＯＳトランジスタ１０６と、ＭＯＳトランジスタ１０６に電流を供給するＭＯＳトランジスタ１０７から構成されている。図３のトランスコンダクタンスアンプのｇｍ値は、入力ＭＯＳトランジスタ１０２（または１０３）のｇｍ値に等しいので、次に入力ＭＯＳトランジスタのｇｍ値について説明する。

一般的に、ＭＯＳトランジスタのｇｍ値は、ＭＯＳトランジスタを流れる電流Ｉ、ＭＯＳトランジスタの移動度μ、単位面積あたりのゲート容量Ｃox、トランジスタサイズ（Ｗ（チャネル幅）／Ｌ（チャネル長））を用いて、以下の式（１４）のように表される。
ｇｍ＝２[Ｉ・μ・Ｃox・（Ｗ／Ｌ）]^1/2 …式（１４）

このため、図３の入力ＭＯＳトランジスタ１０２（または１０３）のｇｍ値が、図１のＭＯＳトランジスタ１６のｇｍ値であるｇｍ2の（Δ1／Δ2）・｛ｃ1／（ｃ1＋ｃ2）｝倍のｇｍ値を実現するためには、図３に示したＭＯＳトランジスタ１０２、ＭＯＳトランジスタ１０３のトランジスタサイズ及び、その流れる電流を、図１に示したＭＯＳトランジスタ１６のサイズ及び電流の（Δ1／Δ2）・｛ｃ1／（ｃ1＋ｃ2）｝倍にしなければならない。（正しくは、ＭＯＳトランジスタ１０２のサイズ及び電流の積が、ＭＯＳトランジスタのサイズ及び電流の積の［（Δ1／Δ2）・｛ｃ1／（ｃ1＋ｃ2）｝］²倍にしなければならい。）

ＭＯＳトランジスタ１０２、ＭＯＳトランジスタ１０３に流れる電流を、ＭＯＳトランジスタ１６に流れる電流の（Δ1／Δ2）・｛ｃ1／（ｃ1＋ｃ2）｝倍にするには、図３に示したＭＯＳトランジスタ１０１のトランジスタサイズを、図１に示したＭＯＳトランジスタ１５のサイズの２・（Δ1／Δ2）・｛ｃ1／（ｃ1＋ｃ2）｝倍にして、さらに図１に示したＭＯＳトランジスタ１６に電流を供給する電流源ＭＯＳトランジスタ１５の制御信号を、ＭＯＳトランジスタ１０１のゲート端子に供給すればよい。これは同じ制御信号を用いているのでＭＯＳトランジスタ１５とＭＯＳトランジスタ１０１に流れる電流は製造プロセス変動、温度変動の影響を受けることなくいつも電流比は一定になる。またＭＯＳトランジスタ１６とＭＯＳトランジスタ１０１のサイズ比も一定であるので、トランスコンダクタンスアンプのｇｍ値をＭＯＳトランジスタ１６のｇｍ値に対していつも式（１２）を満足させることができる。なお、実施形態１では、制御信号が、図１に示したＭＯＳトランジスタ１５のゲート端子Ｂ2に印加される。実施形態１では、この制御信号を、以降制御信号Ｂ2とも記す。

なお、図１、図３に示した回路構成では、図１に示した電流源となるＭＯＳトランジスタ１５がＮ型で、図３に示したＭＯＳトランジスタ１０１はＰ型となっている。このため、実施形態１では、図３に示したように、制御信号Ｂ2を、ＭＯＳトランジスタ１０７のゲート端子から入力してフィルタ制御信号に対応する制御電流に変換する。そして、この制御電流を、ＭＯＳトランジスタ１０６とＭＯＳトランジスタ１０１から構成されるカレントミラー回路を用いてＭＯＳトランジスタ１０１に流す。

実施形態１は、以上のようにして、図１に示したＭＯＳトランジスタ１６に流れる電流値の（Δ1／Δ2）・｛ｃ1／（ｃ1＋ｃ2）｝倍の値の電流を、図３に示したＭＯＳトランジスタ１０２、および１０３に供給することができる。このようにすれば、抵抗用ＭＯＳトランジスタ１７の抵抗値の製造変動、温度変動、電源電圧変動に関係なく、演算増幅器のゼロ点の周波数を常に第２ポールの周波数に等しくすることができる。

３ 消費電流の低減
ところで、一般的に、ＭＯＳトランジスタ１６は出力増幅回路の構成要素のひとつなので流れる電流は大きくなりがちである。このため、図３に示したＭＯＳトランジスタ１０２、ＭＯＳトランジスタ１０３に流れる電流は、ＭＯＳトランジスタ１６に流れる電流値に係数（Δ1／Δ2）・｛ｃ１／（ｃ１＋ｃ２）｝がかかっているとはいえ、大きな値になって、演算増幅器全体の消費電流を高める一因となる。
この点を解消するため、実施形態１では、図２に示したマスタ回路の制御用ＭＯＳトランジスタ２０１のトランジスタサイズを、図１に示した抵抗用ＭＯＳトランジスタ１７のトランジスタサイズの１／Ｍ倍にすることが考えられる。

このようにすることで、図２に示した制御用ＭＯＳトランジスタ２０１の抵抗値をＭ倍したことになる。したがって、図２に示したトランスコンダクタンスアンプ２０２のｇｍ値が１／Ｍになり、トランスコンダクタンスアンプを流れる電流を１／Ｍ倍とすることができる。（ｇｍ値を１／Ｍ倍にするには式（１４）によると、電流を１／Ｍ倍にして、かつ入力ＭＯＳトランジスタサイズ（Ｗ／Ｌ）を１／Ｍ倍にすることになる。このようにすることでＭＯＳトランジスタのオーバードライブ電圧は変化しないで済む。）

さらに、実施形態１では、抵抗用ＭＯＳトランジスタ１７をＰ型のＭＯＳトランジスタとしている。しかし、実施形態１は、このように限定されるものでなく、抵抗用ＭＯＳトランジスタとしてＮ型のＭＯＳトランジスタを使って実現することも可能である。Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタのいずれを位相補償用抵抗として使用するかは、オーバードライブ電圧（Ｖｇｓ−Ｖｔｈ）をより大きく確保できるかによって決定することができる。例えば、抵抗用ＭＯＳトランジスタのソース電圧が基準電圧Ｖssに近い場合にはＮ型ＭＯＳトランジスタを、基準電圧Ｖddに近い場合にはＰ型ＭＯＳトランジスタを使用するとよい。
また、Δ1の値は、ＭＯＳ抵抗素子が線形性能を良好に保つために、ＭＯＳ抵抗素子２０１のＶgs−Ｖthに比べて十分小さくする必要がある。ただし、小さすぎるとΔ1およびΔ２の設定電圧からの偏移に対する影響が大きくなるので、適正な値に設定することが望ましい。

４ リファレンス信号電圧
次にリファレンス信号電圧ＶAを生成するためのリファレンス信号生成回路６１０について説明する。前記したように、ＭＯＳトランジスタ２０１、１７の抵抗値は、ＭＯＳトランジスタ２０１、１７各々のゲート・ソース間の電圧で決まる。このため、ＭＯＳトランジスタ２０１、１７において、ゲートの電圧だけでなく、ソース電圧も同じにする必要がある。マスタ回路２０では、ＭＯＳトランジスタ２０１のソース電圧を、図１に示した演算増幅器の抵抗回路１７の両端の電圧に等しくしなければならない。これを実現する方法としては、図１に示した演算増幅器をコピーした、この演算増幅器と同じ回路構成であって、かつ、演算増幅器に含まれる素子のサイズが等しい回路（以下、レプリカ回路Ａと記す）をボルテージフォロワ構成にし、抵抗回路１７の両端子のどちらか一方の電圧信号を、マスタ回路２０の差動増幅器２０３の非反転入力端子へ電圧ＶAとして供給すればよい。すなわちリファレンス信号生成回路６１０として、レプリカ回路Ａを用いて、そのリファレンス信号生成回路６１０から出力されるリファレンス信号電圧ＶAとして、レプリカ回路Ａの中の抵抗回路１７（これもレプリカである）の２つの端子のいずれか一方の信号電圧を用いることができる。

このように構成する場合、レプリカ回路Ａの演算増幅器のトランジスタサイズ等を図１に示した演算増幅器と完全に同じにすると、回路全体のチップサイズや消費電流が増大する。これを解消するために、レプリカ回路Ａの全てのトランジスタサイズとＭＯＳトランジスタを流れる電流の電流値を一律に一定の割合だけ小さくする。トランジスタサイズを小さくして、電流値も同じ割合で小さくすることにより、演算増幅器内の各端子の電圧は図１の演算増幅器と同じになる。このため、抵抗素子１７に相当するレプリカ回路Ａの抵抗素子の端子電圧も図１の演算増幅器と同じになる。

リファレンス信号生成回路６１０に用いる回路として、レプリカ回路Ａよりさらに小規模の回路として構成する例について説明する。
図６は、図１に示した演算増幅器の出力増幅回路２をコピーした、出力増幅回路２と同じ回路構成であって、かつ、演算増幅器に含まれる素子のサイズが等しい回路（以下、レプリカ回路Ｂと記す）を説明するための図である。図示したレプリカ回路Ｂでは、図１に示したＭＯＳトランジスタ１６に対応するＭＯＳトランジスタ１６０、図１に示したＭＯＳトランジスタ１５に対応するＭＯＳトランジスタ１５０が直列に接続されている。ＭＯＳトランジスタ１５０のゲート端子にはＭＯＳトランジスタ１５のゲート端子へ印加される電圧が供給され、ＭＯＳトランジスタ１６０のゲート端子とドレイン端子を接続すると、その接続点の端子１６１に、図１のＭＯＳトランジスタ１６のゲート電圧が形成される。この理由は、図１に示したＭＯＳトランジスタ１６とＭＯＳトランジスタ１６０に同じ電流が流れるので、ＭＯＳトランジスタ１６、ＭＯＳトランジスタ１６０のゲート電圧が等しくなることによる。この端子１６１の電圧は、抵抗用ＭＯＳトランジスタ１７の両端の電圧に等しいので、リファレンス信号電圧ＶAとして、差動増幅器２０３の非反転入力端子に供給することができる。
また、レプリカ回路Ｂにあっても、消費電流低減のため、レプリカ回路に含まれるＭＯＳトランジスタ１５０、１６０のサイズを、図１に示した出力増幅回路２に含まれるＭＯＳトランジスタ１５、１６のサイズに対して一定の割合で縮小してもよい。

５ 組み合わせ抵抗
図２においてＭＯＳトランジスタ１７，２０１のゲート電圧が低いと、抵抗用ＭＯＳトランジスタ１７，２０１の線形性能劣化のために、ＭＯＳトランジスタ１７と２０１の抵抗が同じでなくなる。この理由は、線形領域におけるＳＡＨの式であるＩｄｓ＝Ｋ（Ｖｇｓ−Ｖｔｈ−０．５Ｖｄｓ）Ｖｄｓからもわかるように、ドレイン・ソース間電流Ｉｄｓは、（Ｖｇｓ−Ｖｔｈ）に比べてドレイン・ソース間電圧Ｖｄｓが無視できないくらいに大きい場合には、比例関係から大きく外れるので、抵抗用ＭＯＳトランジスタは最適な抵抗値からずれた値になる。（抵抗値のずれは、ＭＯＳトランジスタ１７，２０１のドレイン・ソース間電圧が異なることに起因している）。

このような点を解消するため、図４では、図１の抵抗用ＭＯＳトランジスタ１７に代えて、組み合わせ抵抗３０を用いるとともに、図２に示した制御用ＭＯＳトランジスタ２０１に代えて、組み合わせ抵抗４０５を設けたマスタ回路２０を、示している。組み合わせ抵抗４０５は、図２の制御用ＭＯＳトランジスタ２０１に、リニア抵抗素子を直列あるいは並列に接続して構成された組み合わせ抵抗である。このような組み合わせ抵抗によれば、抵抗用ＭＯＳトランジスタ１７に印加されるゲート電圧を、充分に高い値に設定できない場合であっても、組み合わせ抵抗によって所望の抵抗値を実現することができる。

図５（ａ）、（ｂ）、（ｃ）は、組み合わせ抵抗４０５を例示した図である。組み合わせ抵抗４０５は、制御用ＭＯＳトランジスタとなるＭＯＳトランジスタ１１１とチップ内リニア抵抗素子１１２を直列、あるいは並列に接続して構成されている。リニア抵抗素子１１２は、ＭＯＳトランジスタと同一のＩＣチップ内に形成される（ＭＯＳトランジスタと同一基板上に形成される）抵抗である。リニア抵抗素子１１２は、例えばポリ抵抗や拡散抵抗として実現される。

ところで、実施形態１の組み合わせ抵抗４０５は、制御回路２０だけでなく、スレーブ回路となる図１の抵抗用ＭＯＳトランジスタ１７の代わりに、制御回路の組み合わせ抵抗４０５と同じ回路構成の組み合わせ抵抗３０に置き換えなければいけない。ここで、ポリ抵抗や拡散抵抗は、いずれも、抵抗値が不純物の量のばらつきや、温度の変動によって変動し、この変動量は、ＭＯＳトランジシタの抵抗値と無関係である。このため、抵抗用ＭＯＳトランジスタ１７の代わりに用いる組み合わせ抵抗３０は、回路構成だけでなくチップ内リニア抵抗素子１１２の抵抗値とＭＯＳトランジスタの抵抗値が比例関係を保つようにしなければならない。言い換えると、組合せ抵抗４０５と組み合わせ抵抗３０の間では、ＭＯＳトランジスタ１１１のサイズの逆数とチップ内リニア抵抗素子１１２の抵抗値が比例の関係を保っていればよい。

次に図４の組み合わせ抵抗を用いた場合の線形性能について説明する。図４に示した回路は、図２に示した回路と同様に動作するので、リニア抵抗素子１１２の抵抗値が小さい場合、組み合わせ抵抗４０５の抵抗値が、トランスコンダクタンスアンプ２０２のｇｍ値の逆数（＝１／Ｇmx）に（Δ1＝Δ2の場合）等しくなるように図４の回路が動作し、結果として組み合わせ抵抗４０５内のＭＯＳ抵抗素子１１１は抵抗値が高くなるように制御される。このため、ＭＯＳトランジスタ１１１に印加されるゲート電圧は低くなり、ＭＯＳトランジスタ１１１の線形性能は劣化する。しかし、リニア抵抗素子１１２の抵抗値と比較してＭＯＳトランジスタの抵抗値は充分高いので、全体としてＭＯＳトランジスタ１１１の影響が小さくなり、全体の抵抗素子の線形性能劣化はわずかである。

また、リニア抵抗素子１１２の抵抗値が高い場合、ＭＯＳトランジスタ１１１の抵抗値は低くなる。このため、ＭＯＳトランジスタ１１１のゲート電圧は高くなり、抵抗値の線形性能は高くなる。図５（ａ）に示したＭＯＳ抵抗素子１１１とリニア抵抗素子１１２との直列接続の場合も同様に線形性能劣化はわずかである。すなわち、リニア抵抗素子１１２とＭＯＳトランジスタ１１１とを組み合わせにより、本実施形態は一層高い線形性能を得ることができるので、組み合わせ抵抗の抵抗値は、ＭＯＳ抵抗素子のみ使用する場合よりもより正確な抵抗値とすることができる。
実施形態１の演算増幅器は、抵抗用ＭＯＳトランジスタ１７または抵抗用ＭＯＳトランジスタ１７に置き換えられている組み合わせ抵抗３０が制御回路２０によって、製造変動や温度変動に関わらず、いつも第２ポールをゼロ点でキャンセルしているので、消費電流を抑えながら、十分な位相余裕をもって高速動作可能な演算増幅器を提供することができる。

（実施形態２）
図７は、本発明の実施形態２の演算増幅器を説明するための回路図である。実施形態１と実施形態２とは、差動増幅回路の回路構成が相違している。すなわち、実施形態２も、実施形態１と同様に、差動増幅回路６７と出力増幅回路６８とを備えている。差動増幅回路６７、出力増幅回路６８の間には、抵抗用ＭＯＳトランジスタ６２と容量素子６１が接続されていて、さらに抵抗用ＭＯＳトランジスタ制御用の制御回路６５が抵抗用ＭＯＳトランジスタ６２のゲートに接続されている。実施形態２では、抵抗用ＭＯＳトランジスタ６２、制御回路６５を合わせて抵抗回路６２０とする。

また、実施形態２において、抵抗用ＭＯＳトランジスタ６２、容量素子６１が、位相補償回路として機能する。位相補償回路は、差動増幅回路６７の出力端子７１と、出力増幅回路６８の出力端子７２との間に接続されている。差動増幅回路６７、出力増幅回路６８の接続は、出力増幅回路６８のＭＯＳトランジスタ５９のゲート端子が、入力端子として差動増幅回路６７の出力端子７１に接続されることによって行われている。また出力端子７２に接続されている容量素子６４は負荷容量である。

差動増幅回路６７は、互いにソース同士が接続されたＭＯＳトランジスタ５０、ＭＯＳトランジスタ５１でなる入力ＭＯＳトランジスタ対と、入力ＭＯＳトランジスタ対のソースにドレインが接続され、入力ＭＯＳトランジスタ対に電流を供給するＭＯＳトランジスタ５２、ＭＯＳトランジスタ５０のドレインにソースが接続されるＭＯＳトランジスタ５５、ＭＯＳトランジスタ５２のドレインにソースが接続されるＭＯＳトランジスタ５６でなるカスコードＭＯＳトランジスタ対と、ＭＯＳトランジスタ５５とドレイン同士が接続されるＭＯＳトランジスタ５７、ＭＯＳトランジスタ５６とドレイン同士が接続されて、ＭＯＳトランジスタ５７とカレントミラーを構成するＭＯＳトランジスタ５８でなるロードＭＯＳトランジスタ対と、ＭＯＳトランジスタ５５のソースにドレインが接続されるＭＯＳトランジスタ５３、ＭＯＳトランジスタ５６のソースにドレインが接続されるＭＯＳトランジスタ５４でなる電流源ＭＯＳトランジスタ対とによって構成されている。このような差動増幅回路は、折り返しカスコード構成と呼ばれている。

出力増幅回路６８は、ゲート端子に差動増幅回路６７の出力端子７１が接続されるＭＯＳトランジスタ５９とＭＯＳトランジスタ５９に電流を供給するＭＯＳトランジスタ６０によって構成されている。
差動増幅回路６７に対応し、出力増幅回路６８では、出力電圧を制御する、いわゆる出力ＭＯＳトランジスタ５９の極性がＮ型になっている。実施形態２においても、式（１）〜式（７）が適用できる。ここで式（３）のｇｍ1はＭＯＳトランジスタ５０、５１のトランスコンダクタンス値、式（４）のｇｍ2はＭＯＳトランジスタ５９のトランスコンダクタンス値である。また、式（３）、（４）のｃ1、ｃ2は容量素子６１、６４の容量値、式（５）のＲはＭＯＳトランジスタ６２の抵抗値である。 ここでｇｍ2について補足説明しておく。ｇｍ2は、図７の出力増幅回路６８のＭＯＳトランジスタ５９のｇｍ値であるとともに、出力増幅回路６８のｇｍ値（トランスコンダクタンス値）でもある。何故なら、出力増幅回路６８を構成する他方のＭＯＳトランシスタ６０のゲートには一定のバイアス電圧が供給されていて、ＡＣ信号としての電流信号に寄与しないからである。

抵抗用ＭＯＳトランジスタ６２のゲートに印加される電圧を制御する制御回路６５は、図９に示すように、図２に示した実施形態１の制御回路と殆ど同様に構成されている。ただし、実施形態２では、実施形態１の抵抗用ＭＯＳトランジスタ１７がＰ型ＭＯＳトランジスタであったのに対し、Ｎ型ＭＯＳトランジスタを抵抗用ＭＯＳトランジスタ６２に使用している。このため、実施形態２では、制御回路６５の制御用ＭＯＳトランジスタ２５１にもＮ型のＭＯＳトランジスタが使用される。尚、図９においてＭＯＳトランジスタ２５１の極性のみを変更するだけだと、正帰還回路になり正しい制御ができなくなる。これを負帰還回路にするために、図９に示すように端子ｎ1に与える電圧をＶA＋Δ1に、トランスコンダクタンスアンプの入力信号対の信号を入れ替えることで電流の向きを変えて負帰還回路にすることができる。

図７に示した制御回路６５を、以上のようにして構成することにより、実施形態１と同様に、第２ポールの周波数を演算増幅器のゼロ点の周波数によってキャンセルすることができる。したがって、実施形態２の演算増幅器によっても、抵抗用ＭＯＳトランジスタ６２が制御回路６５によって、製造変動や温度変動に関わらず、いつも第２ポールをゼロ点でキャンセルしているので、消費電流を抑えながら、十分な位相余裕を持って、高速動作可能な演算増幅器を提供することができる。

（実施形態３）
図１０は、本発明の実施形態３の演算増幅器を説明するための回路図である。実施形態１と実施形態３とは、演算増幅器が１個だけなのか、複数備えているかが相違している。
一般にＩＣ上に回路を構成する場合、演算増幅器を複数備えることが通常よく行われる。このような場合でも、実施形態１のように、１つの演算増幅器に対して、１つの制御回路を用いても良い。しかしながら、制御回路は図２あるいは図４に示すように構成回路規模が大きいため、チップサイズおよび消費電流の増加をもたらす。本実施形態３においては、複数の演算増幅器を１つの制御回路で制御することで、チップサイズおよび消費電流を抑える方法を提示するものである。以下、図１０を用いて説明する。

図１０は、３個の演算増幅器３０１ａ、３０１ｂ、３０１ｃと１個の制御回路２００を備えている。ここで、それぞれの演算増幅器３０１ａ、３０１ｂ、３０１ｃは全て同じ回路構成となっている必要がある。演算増幅器の回路例として、それぞれの演算増幅器は図１において、制御回路２０のみ除去した回路とする。この場合、抵抗用ＭＯＳトランジスタ１７のゲート端子には、制御回路２００から制御信号線３０５を介して、全ての演算増幅器に制御信号が供給される。制御回路２００としては、演算増幅器に図１の回路を用いているので、図２の制御回路を用いることができる。

次に、図１０の回路の動作説明をする。仮に全ての演算増幅器の回路構成が同じで、しかも全てのＭＯＳトランジスタおよび全ての容量素子、抵抗素子が同じサイズであるなら、実施形態１で説明したように、全ての演算増幅器は、図２の制御回路を共用して用いることで製造変動や温度変動に関わらず、いつも第２ポールをゼロ点でキャンセルすることになるので、全ての演算増幅器は、低消費電流で充分な位相余裕を持ち、周波数帯域が広くできる。しかしながら、一般に演算増幅器はそれぞれ要求される特性が異なるため、ＭＯＳトランジスタサイズおよびＭＯＳトランジスタに流れる電流は異なる。このような場合においても、１つの制御回路２００で生成される制御信号を用いて３つの演算増幅器の第２ポールをゼロ点でキャンセルできる。このためには、それぞれの演算増幅器の抵抗用ＭＯＳトランジスタの抵抗値Ｒが、式（７）を満足するようにすればよい。すなわち３つの演算増幅器のそれぞれの容量比（ｃ1＋ｃ2）／ｃ1およびｇｍ2は設計値なので、簡単に計算できるので式（７）を満足するように、それぞれの演算増幅器の抵抗用ＭＯＳトランジスタ１７のサイズを合わせ込むことによって、１つの制御回路２００で全ての演算増幅器の第２ポールをゼロ点でキャンセルできる。より具体的な例を使って説明する。例えば、図１０の回路において、演算増幅器３０１ａと制御回路２００において、実施形態１と同じ方法で、演算増幅器３０１ａの第２ポールをゼロ点でキャンセルするように制御しているとする。仮に演算増幅器３０１ｂの容量比（ｃ1＋ｃ2）／ｃ1が演算増幅器３０１ａの２倍であり、かつ演算増幅器３０１ｂのｇｍ2が演算増幅器３０１ａの３倍とすると、式（７）により演算増幅器３０１ｂの抵抗用ＭＯＳトランジスタの抵抗値は、演算増幅器３０１ａの抵抗用ＭＯＳトランジスタの抵抗値の（２／３）倍であれば、第２ポールをゼロ点でキャンセルすることができる。従って、このような場合は、演算増幅器３０１ｂの抵抗用ＭＯＳトランジスタ１７のサイズは、演算増幅器３０１ａの抵抗用ＭＯＳトランジスタ１７のサイズの（３／２）倍にすればよい。（抵抗値とサイズは逆数の関係にある）同様にして、演算増幅器３０１ｃの抵抗用ＭＯＳトランジスタのサイズも計算して求めることができる。

このように、演算増幅器の回路構成が同じであれば、制御回路は共通にすることができる。上述したように、回路構成が同じである複数の演算増幅器に対して、1つの制御回路で制御しても良いし、複数の演算増幅器を回路構成が同じ複数のグループに分け、それぞれ同じ回路構成とした複数グループ毎にそれぞれの制御回路で制御しても良い。
例えば、図１０の全ての演算増幅器の回路構成が、図７であれば制御回路としては、図９の回路を用いることで、第２ポールをゼロ点でキャンセルできる。

また、仮に図１の回路構成の演算増幅器が複数個あり、かつ図７の回路構成の演算増幅器もまた複数個あるなら、それぞれ同じ回路構成の演算増幅器に対して、図１０のような方法で第２ポールをゼロ点でキャンセルできる。このように実施形態３においては、演算増幅器の回路構成が同じであれば、制御回路を共通に用いることで、回路規模および消費電流を節約することができる。
また、図１０のような複数の演算増幅器を有する演算増幅装置においても、図４、図５で用いた組み合わせ抵抗を、抵抗用ＭＯＳトランジスタ１７の代わりに用いることにより、いつでも最適な抵抗値とすることができる。

本発明の演算増幅器は、低消費電流で、位相余裕が十分ありながら高速動作させたい演算増幅器であれば、どのような構成にも適用することが可能である。

１０〜１６、５０〜６０、１０１〜１０７、１１１ ＭＯＳトランジスタ
１７、６２ 抵抗用ＭＯＳトランジスタ
１８、１９、６１、６２、６４、２０４ 容量素子
２０、６５、２００ 制御回路
１、６７ 差動増幅回路
２、６８ 出力増幅回路
１１２ リニア抵抗素子
２０１、２５１ 制御用ＭＯＳトランジスタ
２０２ トランスコンダクタンスアンプ
２０３ 差動増幅器

Claims (5)

1. 差動増幅回路と、当該差動増幅回路の第１出力端子に接続される入力端子及び外部に電気信号を出力する第２出力端子を有する出力増幅回路と、
   を備えた演算増幅器であって、
   前記第１出力端子と前記第２出力端子との間に接続される位相補償回路を備え、
   前記位相補償回路は、
   容量素子と、当該容量素子と直列に接続された抵抗回路と、を含み、
   前記抵抗回路は、
   抵抗値を制御するための抵抗用ＭＯＳトランジスタを含むスレーブ回路と、
   前記抵抗用ＭＯＳトランジスタのゲートに対し、前記抵抗用ＭＯＳトランジスタのソース、ドレイン間の抵抗値を所定の値にするための抵抗制御信号を供給するマスタ回路と、を含み、
   前記マスタ回路は、
   反転入力端子、非反転入力端子、出力端子を有し、前記非反転入力端子にリファレンス信号電圧が与えられる差動増幅器と、
   前記差動増幅器の反転入力端子に接続される出力端子と、差動入力信号が入力される入力端子と、を有し、前記出力増幅回路のトランスコンダクタンス値に比例するトランスコンダクタンス値を有するトランスコンダクタンスアンプと、
   前記差動増幅器の反転入力端子にドレイン、またはソースのいずれか一方が接続され、前記差動増幅器の反転入力端子に接続されていない前記ドレイン、または前記ソースに基準電圧が与えられ、ゲートが前記抵抗用ＭＯＳトランジスタのゲート及び前記差動増幅器の出力端子に接続された制御用ＭＯＳトランジスタと、
   を含むことを特徴とする演算増幅器。
2. 前記マスタ回路の差動増幅器の非反転入力端子に供給される前記リファレンス信号電圧を生成するリファレンス信号生成回路を備え、
   前記リファレンス信号生成回路は、
   前記演算増幅器が備える出力増幅回路に含まれるＭＯＳトランジスタのチャネルのサイズに比例して縮小され、前記縮小の縮小率に応じた電流が供給されるＭＯＳトランジスタを有することを特徴とする請求項１に記載の演算増幅器。
3. 前記スレーブ回路は、前記抵抗用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、
   前記抵抗用ＭＯＳトランジスタと前記内部抵抗素子とは、直列、または並列に接続された組み合わせ抵抗を構成し、
   前記マスタ回路は、前記制御用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、
   前記制御用ＭＯＳトランジスタと前記内部抵抗素子とは、直列または並列に接続された組み合わせ抵抗を構成することを特徴とする請求項１に記載の演算増幅器。
4. 差動増幅回路と、当該差動増幅回路の第１出力端子に接続される入力端子及び外部に電気信号を出力する第２出力端子を有する出力増幅回路と、前記第１出力端子と前記第２出力端子との間に接続される位相補償回路と、を含み、前記位相補償回路は容量素子及び当該容量素子と直列に接続された抵抗素子を有し、前記抵抗素子は抵抗値を制御するための抵抗用ＭＯＳトランジスタを有するスレーブ回路である、演算増幅器
   を複数個と、
   前記複数個の演算増幅器の抵抗用ＭＯＳトランジスタのゲートに対し、前記抵抗用ＭＯＳトランジスタのソース、ドレイン間の抵抗値を所定の値にするための抵抗制御信号を供給するマスタ回路と、
   を備えた演算増幅装置であって、
   前記マスタ回路は、
   反転入力端子、非反転入力端子、出力端子を有し、前記非反転入力端子にリファレンス信号電圧が与えられる差動増幅器と、
   前記差動増幅器の反転入力端子に接続される出力端子と、差動入力信号が入力される入力端子と、を有し、前記出力増幅回路のトランスコンダクタンス値に比例するトランスコンダクタンス値を有するトランスコンダクタンスアンプと、
   前記差動増幅器の反転入力端子にドレイン、またはソースのいずれか一方が接続され、前記差動増幅器の反転入力端子に接続されていない前記ドレイン、または前記ソースに基準電圧が与えられ、ゲートが前記抵抗用ＭＯＳトランジスタのゲート及び前記差動増幅器の出力端子に接続された制御用ＭＯＳトランジスタと、
   を含むことを特徴とする演算増幅装置。
5. 前記スレーブ回路は、前記抵抗用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、
   前記抵抗用ＭＯＳトランジスタと前記内部抵抗素子とは、直列、または並列に接続された組み合わせ抵抗を構成し、
   前記マスタ回路は、前記制御用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、
   前記制御用ＭＯＳトランジスタと前記内部抵抗素子とは、直列または並列に接続された組み合わせ抵抗を構成することを特徴とする請求項４に記載の演算増幅装置。

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