JPH09162654A - 差動増幅回路を内蔵した半導体集積回路 - Google Patents
差動増幅回路を内蔵した半導体集積回路Info
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- JPH09162654A JPH09162654A JP7315337A JP31533795A JPH09162654A JP H09162654 A JPH09162654 A JP H09162654A JP 7315337 A JP7315337 A JP 7315337A JP 31533795 A JP31533795 A JP 31533795A JP H09162654 A JPH09162654 A JP H09162654A
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Abstract
(57)【要約】
【課題】 演算増幅回路およびコンパレータを備えた従
来のＬＳＩにおいては、別々の回路として構成されてい
たため、必要以上にチップ面積が大きくなっていた。 【解決手段】 動作モード切替え制御信号によって演算
増幅器またはコンパレータとして動作可能な差動増幅回
路を提供し、この差動増幅回路を時分割で演算増幅動作
とコンパレータ動作させることで半導体集積回路のチッ
プ面積を低減させるようにした。
来のＬＳＩにおいては、別々の回路として構成されてい
たため、必要以上にチップ面積が大きくなっていた。 【解決手段】 動作モード切替え制御信号によって演算
増幅器またはコンパレータとして動作可能な差動増幅回
路を提供し、この差動増幅回路を時分割で演算増幅動作
とコンパレータ動作させることで半導体集積回路のチッ
プ面積を低減させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、演算増幅回路およ
び電圧比較回路（以下、コンパレータと称する）を必要
とする半導体集積回路に適用して有効な技術に関し、特
に演算増幅回路の機能とコンパレータの機能を一つの回
路の切り替えで実現できるようにした技術に関する。
び電圧比較回路（以下、コンパレータと称する）を必要
とする半導体集積回路に適用して有効な技術に関し、特
に演算増幅回路の機能とコンパレータの機能を一つの回
路の切り替えで実現できるようにした技術に関する。
【０００２】
【従来の技術】通信用アナログ・ディジタル混載ＬＳＩ
においては、演算増幅回路およびコンパレータを必要と
するものがある。従来、かかるＬＳＩにおいては、図６
に示されているような演算増幅回路と図７に示されてい
るようなコンパレータとを一つの半導体チップ上に形成
してそれぞれ独自の機能を有する回路として構成するよ
うにしていた。
においては、演算増幅回路およびコンパレータを必要と
するものがある。従来、かかるＬＳＩにおいては、図６
に示されているような演算増幅回路と図７に示されてい
るようなコンパレータとを一つの半導体チップ上に形成
してそれぞれ独自の機能を有する回路として構成するよ
うにしていた。
【０００３】
【発明が解決しようとする課題】演算増幅回路およびコ
ンパレータを備えた従来のＬＳＩにおいては、図６と図
７とを比較すると明らかなように、２つの回路はかなり
類似性を有しているにもかかわらず、別々の回路として
構成していたため、必要以上にチップ面積が大きくなっ
ていた。
ンパレータを備えた従来のＬＳＩにおいては、図６と図
７とを比較すると明らかなように、２つの回路はかなり
類似性を有しているにもかかわらず、別々の回路として
構成していたため、必要以上にチップ面積が大きくなっ
ていた。
【０００４】この発明は、上記のような背景のもとにな
されたものでその目的とするところは、演算増幅回路の
機能とコンパレータの機能を備えた半導体集積回路のチ
ップ面積の低減を図ることにある。
されたものでその目的とするところは、演算増幅回路の
機能とコンパレータの機能を備えた半導体集積回路のチ
ップ面積の低減を図ることにある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、動作モード切替え制御信号によ
って演算増幅器またはコンパレータとして動作可能な差
動増幅回路を提供し、この差動増幅回路を時分割で演算
増幅動作とコンパレータ動作させることで半導体集積回
路のチップ面積を低減させるようにしたものである。
って演算増幅器またはコンパレータとして動作可能な差
動増幅回路を提供し、この差動増幅回路を時分割で演算
増幅動作とコンパレータ動作させることで半導体集積回
路のチップ面積を低減させるようにしたものである。
【０００８】さらに、上記差動増幅回路としては、一対
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された直列形態の容量および抵抗からなる位相補
償回路とからなる差動増幅回路を使用し、上記位相補償
回路の抵抗をＭＯＳトランジスタで構成して、このＭＯ
Ｓトランジスタを演算増幅動作時にはオン状態にして抵
抗として動作させることによって位相補償回路を活性化
させるとともに、コンパレータ動作時には上記ＭＯＳト
ランジスタをオフ状態にして位相補償回路が実質的に切
り離された状態にさせるようにする。
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された直列形態の容量および抵抗からなる位相補
償回路とからなる差動増幅回路を使用し、上記位相補償
回路の抵抗をＭＯＳトランジスタで構成して、このＭＯ
Ｓトランジスタを演算増幅動作時にはオン状態にして抵
抗として動作させることによって位相補償回路を活性化
させるとともに、コンパレータ動作時には上記ＭＯＳト
ランジスタをオフ状態にして位相補償回路が実質的に切
り離された状態にさせるようにする。
【０００９】これによって、差動増幅回路を演算増幅回
路とコンパレータとで共用化させることができ、その結
果演算増幅回路およびコンパレータを必要とする半導体
集積回路のチップ面積を低減することができるととも
に、出力信号が入力端子に帰還される演算増幅動作時に
は位相補償回路を活性化させて回路が発振するのを回避
でき、またコンパレータ動作時には位相補償回路を切り
離して負荷を小さくして高速比較動作させることができ
る。
路とコンパレータとで共用化させることができ、その結
果演算増幅回路およびコンパレータを必要とする半導体
集積回路のチップ面積を低減することができるととも
に、出力信号が入力端子に帰還される演算増幅動作時に
は位相補償回路を活性化させて回路が発振するのを回避
でき、またコンパレータ動作時には位相補償回路を切り
離して負荷を小さくして高速比較動作させることができ
る。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１１】図１は本発明に係る差動増幅回路の一実施
形態を示す。この実施例の差動増幅回路は、一対のソー
ス共通接続されたＰチャネル差動ＭＯＳトランジスタＭ
２，Ｍ３とこれらの共通ソースと電源電圧ＶDDとの間に
接続された定電流用ＭＯＳトランジスタＭ１と上記差動
ＭＯＳトランジスタＭ２，Ｍ３のドレインと接地電位Ｇ
ＮＤとの間に接続されたアクティブ負荷としてのＮチャ
ネルＭＯＳトランジスタＭ４，Ｍ５とからなる差動増幅
段１と、該差動増幅段の出力ノードｎ１にゲートが接続
されソースが接地電位ＧＮＤに接続されたＰチャネルＭ
ＯＳトランジスタＭ８と該トランジスタＭ８のドレイン
と電源電圧ＶDDとの間に接続されたＮチャネルＭＯＳト
ランジスタＭ７とからなる出力段２と、該出力段２の出
力ノードｎ２と上記差動増幅段の出力ノードｎ１との間
に接続された直列形態の容量およびＮチャネルＭＯＳト
ランジスタＭ６からなる位相補償回路３とにより構成さ
れている。
形態を示す。この実施例の差動増幅回路は、一対のソー
ス共通接続されたＰチャネル差動ＭＯＳトランジスタＭ
２，Ｍ３とこれらの共通ソースと電源電圧ＶDDとの間に
接続された定電流用ＭＯＳトランジスタＭ１と上記差動
ＭＯＳトランジスタＭ２，Ｍ３のドレインと接地電位Ｇ
ＮＤとの間に接続されたアクティブ負荷としてのＮチャ
ネルＭＯＳトランジスタＭ４，Ｍ５とからなる差動増幅
段１と、該差動増幅段の出力ノードｎ１にゲートが接続
されソースが接地電位ＧＮＤに接続されたＰチャネルＭ
ＯＳトランジスタＭ８と該トランジスタＭ８のドレイン
と電源電圧ＶDDとの間に接続されたＮチャネルＭＯＳト
ランジスタＭ７とからなる出力段２と、該出力段２の出
力ノードｎ２と上記差動増幅段の出力ノードｎ１との間
に接続された直列形態の容量およびＮチャネルＭＯＳト
ランジスタＭ６からなる位相補償回路３とにより構成さ
れている。
【００１２】上記差動ＭＯＳトランジスタＭ２のゲート
が反転入力端子（−）に、またＭ３のゲートが非反転入
力端子（＋）に接続され、出力段２のＭＯＳトランジス
タＭ７，Ｍ８の接続ノードｎ２が回路の出力端子ＯＵＴ
に接続されている。また、出力段２のＭＯＳトランジス
タＭ７のゲートには、差動増幅段１のＭＯＳトランジス
タＭ１のゲートに印加されている電圧と同一のバイアス
電圧ＶＧが印加されており、これによってＭ７は定電流
源として動作する。さらに、上記位相補償回路３のＭＯ
ＳトランジスタＭ６のゲートには、制御信号Ｓによって
制御されるスイッチＳＷＮを介して第２のバイアス電圧
ＶＧＮまたは接地電位が供給可能にされている。
が反転入力端子（−）に、またＭ３のゲートが非反転入
力端子（＋）に接続され、出力段２のＭＯＳトランジス
タＭ７，Ｍ８の接続ノードｎ２が回路の出力端子ＯＵＴ
に接続されている。また、出力段２のＭＯＳトランジス
タＭ７のゲートには、差動増幅段１のＭＯＳトランジス
タＭ１のゲートに印加されている電圧と同一のバイアス
電圧ＶＧが印加されており、これによってＭ７は定電流
源として動作する。さらに、上記位相補償回路３のＭＯ
ＳトランジスタＭ６のゲートには、制御信号Ｓによって
制御されるスイッチＳＷＮを介して第２のバイアス電圧
ＶＧＮまたは接地電位が供給可能にされている。
【００１３】この実施例の差動増幅回路においては、制
御信号Ｓをロウレベルに設定すると、上記スイッチＳＷ
Ｎが図１に示されているようにバイアス電圧ＶＧＮをＭ
ＯＳトランジスタＭ６のゲートに供給している状態とな
る。すると、ＭＯＳトランジスタＭ６はオン状態にされ
て抵抗として作用し、位相補償回路３が機能した状態で
回路は動作することになり、出力電圧を反転入力端子側
に帰還させるように接続して動作させると、回路は演算
増幅回路として動作ししかもこのとき位相補償回路３が
活性化されて回路が発振するのを防止することができ
る。
御信号Ｓをロウレベルに設定すると、上記スイッチＳＷ
Ｎが図１に示されているようにバイアス電圧ＶＧＮをＭ
ＯＳトランジスタＭ６のゲートに供給している状態とな
る。すると、ＭＯＳトランジスタＭ６はオン状態にされ
て抵抗として作用し、位相補償回路３が機能した状態で
回路は動作することになり、出力電圧を反転入力端子側
に帰還させるように接続して動作させると、回路は演算
増幅回路として動作ししかもこのとき位相補償回路３が
活性化されて回路が発振するのを防止することができ
る。
【００１４】一方、制御信号Ｓをハイレベルに設定する
と、上記スイッチＳＷＮが接地電位ＧＮＤをＭＯＳトラ
ンジスタＭ６のゲートに供給する状態となる。すると、
ＭＯＳトランジスタＭ６はオフ状態にされて位相補償回
路３が切り離された状態になり、出力段２に接続される
負荷が小さくなり、回路はコンパレータとして高速比較
動作が可能となる。
と、上記スイッチＳＷＮが接地電位ＧＮＤをＭＯＳトラ
ンジスタＭ６のゲートに供給する状態となる。すると、
ＭＯＳトランジスタＭ６はオフ状態にされて位相補償回
路３が切り離された状態になり、出力段２に接続される
負荷が小さくなり、回路はコンパレータとして高速比較
動作が可能となる。
【００１５】図２には、図１の差動増幅回路のより具体
的な実施例が示されている。この実施例においては、上
記差動増幅段１の定電流用トランジスタＭ１のゲートに
印加されている電圧と同じ第１のバイアス電圧ＶＧがゲ
ートに印加されたＰチャネルＭＯＳトランジスタＭ１９
と直列に、ＰチャネルＭＯＳトランジスタＭ２０および
ＮチャネルＭＯＳトランジスタＭ２１，Ｍ２２が、電源
電圧ＶDDと接地電位ＧＮＤとの間に接続されてバイアス
回路４が構成されており、このバイアス回路４で生成さ
れた電圧が上記位相補償回路３のＭＯＳトランジスタＭ
６のゲートに供給可能に構成されているとともに、バイ
アス回路４のＭＯＳトランジスタＭ２１，Ｍ２２と並列
にＮチャネル形スイッチＭＯＳトランジスタＭ２３が接
続され、このトランジスタＭ２３のゲートに上記制御信
号Ｓが入力されている。また、制御信号Ｓはバイアス回
路４を構成するＭＯＳトランジスタＭ２１のゲートにも
入力されており、Ｍ２１とＭ２３とは相補的にオン、オ
フ制御される。
的な実施例が示されている。この実施例においては、上
記差動増幅段１の定電流用トランジスタＭ１のゲートに
印加されている電圧と同じ第１のバイアス電圧ＶＧがゲ
ートに印加されたＰチャネルＭＯＳトランジスタＭ１９
と直列に、ＰチャネルＭＯＳトランジスタＭ２０および
ＮチャネルＭＯＳトランジスタＭ２１，Ｍ２２が、電源
電圧ＶDDと接地電位ＧＮＤとの間に接続されてバイアス
回路４が構成されており、このバイアス回路４で生成さ
れた電圧が上記位相補償回路３のＭＯＳトランジスタＭ
６のゲートに供給可能に構成されているとともに、バイ
アス回路４のＭＯＳトランジスタＭ２１，Ｍ２２と並列
にＮチャネル形スイッチＭＯＳトランジスタＭ２３が接
続され、このトランジスタＭ２３のゲートに上記制御信
号Ｓが入力されている。また、制御信号Ｓはバイアス回
路４を構成するＭＯＳトランジスタＭ２１のゲートにも
入力されており、Ｍ２１とＭ２３とは相補的にオン、オ
フ制御される。
【００１６】この実施例の差動増幅回路においては、制
御信号Ｓをロウレベルに設定すると、上記ＭＯＳトラン
ジスタＭ２０がオンされ、Ｍ２３がオフされるため、バ
イアス回路４に電流が流れ、これによってノードｎ３に
発生した電圧がバイアス電圧としてＭＯＳトランジスタ
Ｍ６のゲートに供給されてこれをオン状態となす。する
と、ＭＯＳトランジスタＭ６はオン状態にされて抵抗と
して作用し、位相補償回路３が機能した状態で回路は動
作することになり、回路は演算増幅回路として動作し位
相補償回路３が回路の発振を防止する。
御信号Ｓをロウレベルに設定すると、上記ＭＯＳトラン
ジスタＭ２０がオンされ、Ｍ２３がオフされるため、バ
イアス回路４に電流が流れ、これによってノードｎ３に
発生した電圧がバイアス電圧としてＭＯＳトランジスタ
Ｍ６のゲートに供給されてこれをオン状態となす。する
と、ＭＯＳトランジスタＭ６はオン状態にされて抵抗と
して作用し、位相補償回路３が機能した状態で回路は動
作することになり、回路は演算増幅回路として動作し位
相補償回路３が回路の発振を防止する。
【００１７】一方、制御信号Ｓをハイレベルに設定する
と、上記スイッチＭＯＳトランジスタＭ２３がオンされ
てバイアス回路４のノードｎ３の電位は接地電位ＧＮＤ
（０Ｖ）となり、これがをＭＯＳトランジスタＭ６のゲ
ートに供給されると、ＭＯＳトランジスタＭ６はオフ状
態にされて位相補償回路３が切り離された状態になり、
回路はコンパレータとして高速比較動作が可能となる。
と、上記スイッチＭＯＳトランジスタＭ２３がオンされ
てバイアス回路４のノードｎ３の電位は接地電位ＧＮＤ
（０Ｖ）となり、これがをＭＯＳトランジスタＭ６のゲ
ートに供給されると、ＭＯＳトランジスタＭ６はオフ状
態にされて位相補償回路３が切り離された状態になり、
回路はコンパレータとして高速比較動作が可能となる。
【００１８】図３には、図２に示されているＭＯＳトラ
ンジスタを全て逆の導電型のＭＯＳトランジスタで構成
した差動増幅回路が示されている。しかも、制御信号Ｓ
による制御状態を図２の差動増幅回路と合わせるため、
この実施例では制御信号Ｓを反転してＭＯＳトランジス
タＭ４１，Ｍ４３のゲートに与えるインバータＩＮＶ１
が設けられている。これによって、この実施例の差動増
幅回路は、制御信号Ｓに応じて図２の差動増幅回路と同
じように動作する。
ンジスタを全て逆の導電型のＭＯＳトランジスタで構成
した差動増幅回路が示されている。しかも、制御信号Ｓ
による制御状態を図２の差動増幅回路と合わせるため、
この実施例では制御信号Ｓを反転してＭＯＳトランジス
タＭ４１，Ｍ４３のゲートに与えるインバータＩＮＶ１
が設けられている。これによって、この実施例の差動増
幅回路は、制御信号Ｓに応じて図２の差動増幅回路と同
じように動作する。
【００１９】図４には、上記実施例の差動増幅回路を演
算増幅回路とコンパレータとに切り替えながら動作させ
るシステムの一例が示されている。図４において、ＡＭ
Ｐ１が付されているのが、図１〜図３に示されているよ
うな構成を有する差動増幅器である。差動増幅器ＡＭＰ
１の非反転入力端子（＋）はアナロググランド電位ＡＧ
に接続され、出力端子は切り替えスイッチＳＷ５および
フィードバック容量Ｃ０を介して反転入力端子（−）に
接続されている。上記容量Ｃ０と並列にスイッチＳＷ４
が設けられているとともに、差動増幅器ＡＭＰ１の反転
入力端子（−）にはスイッチＳＷ３を介してサンプリン
グ容量Ｃ１，Ｃ２の一方の端子が接続され、サンプリン
グ容量Ｃ１，Ｃ２の他方の端子には切り替えスイッチＳ
Ｗ１，ＳＷ２によって入力信号Ｖ１，Ｖ２または接地電
位が供給可能に構成されている。
算増幅回路とコンパレータとに切り替えながら動作させ
るシステムの一例が示されている。図４において、ＡＭ
Ｐ１が付されているのが、図１〜図３に示されているよ
うな構成を有する差動増幅器である。差動増幅器ＡＭＰ
１の非反転入力端子（＋）はアナロググランド電位ＡＧ
に接続され、出力端子は切り替えスイッチＳＷ５および
フィードバック容量Ｃ０を介して反転入力端子（−）に
接続されている。上記容量Ｃ０と並列にスイッチＳＷ４
が設けられているとともに、差動増幅器ＡＭＰ１の反転
入力端子（−）にはスイッチＳＷ３を介してサンプリン
グ容量Ｃ１，Ｃ２の一方の端子が接続され、サンプリン
グ容量Ｃ１，Ｃ２の他方の端子には切り替えスイッチＳ
Ｗ１，ＳＷ２によって入力信号Ｖ１，Ｖ２または接地電
位が供給可能に構成されている。
【００２０】上記スイッチＳＷ１，ＳＷ２，ＳＷ３，Ｓ
Ｗ４，ＳＷ５は、図５に示すようなタイミングで変化す
る信号φ１，φ２，φ３，φ４，φ５によってスイッチ
ング制御される。図５において、Ｔ１はリセット・サン
プリング期間、Ｔ２は加算サイクル、Ｔ３は比較サイク
ルである。リセット・サンプリング期間Ｔ１において
は、各スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ
５は、図４（ａ）に示すような接続状態にされる。これ
によって、フィードバック容量Ｃ０はリセットされ、サ
ンプリング容量Ｃ１，Ｃ２には入力電圧Ｖ１，Ｖ２に応
じた電荷が蓄積される。
Ｗ４，ＳＷ５は、図５に示すようなタイミングで変化す
る信号φ１，φ２，φ３，φ４，φ５によってスイッチ
ング制御される。図５において、Ｔ１はリセット・サン
プリング期間、Ｔ２は加算サイクル、Ｔ３は比較サイク
ルである。リセット・サンプリング期間Ｔ１において
は、各スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ
５は、図４（ａ）に示すような接続状態にされる。これ
によって、フィードバック容量Ｃ０はリセットされ、サ
ンプリング容量Ｃ１，Ｃ２には入力電圧Ｖ１，Ｖ２に応
じた電荷が蓄積される。
【００２１】次の加算サイクルＴ２においては、各スイ
ッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５は、図４
（ｂ）に示すような接続状態にされる。これによって、
サンプリング容量Ｃ１，Ｃ２に蓄積されていた電荷が加
算されてフィードバック容量Ｃ０に移送される。その結
果、差動増幅器ＡＭＰ１の出力端子には入力電圧Ｖ１，
Ｖ２の加算結果に応じた電圧が現れる。ここで説明を簡
単にするため、アナロググランドＡＧを０Ｖとし、差動
増幅器ＡＭＰ１のオフセット電圧が無視できるほど小さ
いと仮定し、差動増幅器ＡＭＰ１の入力端子の入力容量
を無視すると、差動増幅器ＡＭＰ１の出力電圧Ｖ０は、 Ｖ０＝（Ｃ１／Ｃ２）Ｖ１＋（Ｃ１／Ｃ２）Ｖ２ となる。
ッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５は、図４
（ｂ）に示すような接続状態にされる。これによって、
サンプリング容量Ｃ１，Ｃ２に蓄積されていた電荷が加
算されてフィードバック容量Ｃ０に移送される。その結
果、差動増幅器ＡＭＰ１の出力端子には入力電圧Ｖ１，
Ｖ２の加算結果に応じた電圧が現れる。ここで説明を簡
単にするため、アナロググランドＡＧを０Ｖとし、差動
増幅器ＡＭＰ１のオフセット電圧が無視できるほど小さ
いと仮定し、差動増幅器ＡＭＰ１の入力端子の入力容量
を無視すると、差動増幅器ＡＭＰ１の出力電圧Ｖ０は、 Ｖ０＝（Ｃ１／Ｃ２）Ｖ１＋（Ｃ１／Ｃ２）Ｖ２ となる。
【００２２】次に、比較サイクルＹ３に移ると、各スイ
ッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５は、図４
（ｃ）に示すような接続状態にされる。これによって、
フィードバック容量Ｃ０に蓄積された直前の出力電圧Ｖ
０が差動増幅器ＡＭＰ１の反転入力端子（＋）に反転し
て−Ｖ０として印加され、差動増幅器ＡＭＰ１の非反転
入力端子（＋）に印加されているアナロググランド電圧
ＡＧと比較され、その比較結果に応じた電圧Ｖｏｕｔが
差動増幅器ＡＭＰ１の出力端子から出力される。具体的
には、Ｖ０＞０の場合にはＶｏｕｔはハイレベル、Ｖ０
＜０の場合にはＶｏｕｔはロウレベルとなる。
ッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５は、図４
（ｃ）に示すような接続状態にされる。これによって、
フィードバック容量Ｃ０に蓄積された直前の出力電圧Ｖ
０が差動増幅器ＡＭＰ１の反転入力端子（＋）に反転し
て−Ｖ０として印加され、差動増幅器ＡＭＰ１の非反転
入力端子（＋）に印加されているアナロググランド電圧
ＡＧと比較され、その比較結果に応じた電圧Ｖｏｕｔが
差動増幅器ＡＭＰ１の出力端子から出力される。具体的
には、Ｖ０＞０の場合にはＶｏｕｔはハイレベル、Ｖ０
＜０の場合にはＶｏｕｔはロウレベルとなる。
【００２３】以上説明したように、上記実施例は、一対
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された直列形態の容量および抵抗からなる位相補
償回路とにより構成された差動増幅回路において、上記
位相補償回路の抵抗をＭＯＳトランジスタで構成して、
このＭＯＳトランジスタを演算増幅動作時にはオン状態
にして抵抗として動作させることによって位相補償回路
を活性化させるとともに、コンパレータ動作時には上記
ＭＯＳトランジスタをオフ状態にして位相補償回路が実
質的に切り離された状態にさせるようにしたので、差動
増幅回路を演算増幅回路とコンパレータとで共用化させ
ることができ、その結果演算増幅回路およびコンパレー
タを必要とする半導体集積回路のチップ面積を低減する
ことができるとともに、出力信号が入力端子に帰還され
る演算増幅動作時には位相補償回路を活性化させて回路
が発振するのを回避でき、またコンパレータ動作時には
位相補償回路を切り離して負荷を小さくして高速比較動
作させることができるという効果がある。
のソース共通接続された差動ＭＯＳトランジスタを有す
る差動増幅段と、該差動増幅段の出力ノードにゲートが
接続されたＭＯＳトランジスタを有する出力段と、該出
力段の出力ノードと上記差動増幅段の出力ノードとの間
に接続された直列形態の容量および抵抗からなる位相補
償回路とにより構成された差動増幅回路において、上記
位相補償回路の抵抗をＭＯＳトランジスタで構成して、
このＭＯＳトランジスタを演算増幅動作時にはオン状態
にして抵抗として動作させることによって位相補償回路
を活性化させるとともに、コンパレータ動作時には上記
ＭＯＳトランジスタをオフ状態にして位相補償回路が実
質的に切り離された状態にさせるようにしたので、差動
増幅回路を演算増幅回路とコンパレータとで共用化させ
ることができ、その結果演算増幅回路およびコンパレー
タを必要とする半導体集積回路のチップ面積を低減する
ことができるとともに、出力信号が入力端子に帰還され
る演算増幅動作時には位相補償回路を活性化させて回路
が発振するのを回避でき、またコンパレータ動作時には
位相補償回路を切り離して負荷を小さくして高速比較動
作させることができるという効果がある。
【００２４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、位相補償回路３の抵抗用ＭＯＳトランジス
タＭ１６，Ｍ３６の制御電圧を発生するバイアス回路４
を、差動増幅段１の定電流源ＭＯＳトランジスタＭ１
１，Ｍ３１のゲートに印加されるバイアス電圧ＶＧを発
生するバイアス回路とｇ別個に構成しているが、これら
のバイアス電圧を同一のバイアス回路で発生させるよう
に構成することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、位相補償回路３の抵抗用ＭＯＳトランジス
タＭ１６，Ｍ３６の制御電圧を発生するバイアス回路４
を、差動増幅段１の定電流源ＭＯＳトランジスタＭ１
１，Ｍ３１のゲートに印加されるバイアス電圧ＶＧを発
生するバイアス回路とｇ別個に構成しているが、これら
のバイアス電圧を同一のバイアス回路で発生させるよう
に構成することも可能である。
【００２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２６】すなわち、演算増幅回路の機能とコンパレ
ータの機能を備えた半導体集積回路のチップ面積の低減
を図ることができる。
ータの機能を備えた半導体集積回路のチップ面積の低減
を図ることができる。
【図１】本発明に係る半導体集積回路に使用される差動
増幅回路の一実施形態を示す回路図である。
増幅回路の一実施形態を示す回路図である。
【図２】図１の差動増幅回路のより具体的な例を示す回
路図である。
路図である。
【図３】図１の差動増幅回路の他の構成例を示す回路図
である。
である。
【図４】演算増幅回路の機能とコンパレータの機能を備
えたアナログ信号加算判定回路の一例を示す回路構成図
である。
えたアナログ信号加算判定回路の一例を示す回路構成図
である。
【図５】図４のアナログ信号加算判定回路の動作タイミ
ングを示すタイムチャートである。
ングを示すタイムチャートである。
【図６】従来の演算増幅回路の一例を示す回路図であ
る。
る。
【図７】従来のコンパレータ回路の一例を示す回路図で
ある。
ある。
１ 差動増幅段 ２ 出力段 ３ 位相補償回路 ４ バイアス回路 Ｍ６ 抵抗用ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 動作モード切替え制御信号によって接
続、離反可能な位相補償回路を備え、演算増幅器または
コンパレータとして動作可能な差動増幅回路を内蔵して
なることを特徴とする半導体集積回路。 - 【請求項２】 上記差動増幅回路は、一対のソース共通
接続された差動ＭＯＳトランジスタを有する差動増幅段
と、該差動増幅段の出力ノードにゲートが接続されたＭ
ＯＳトランジスタを有する出力段と、該出力段の出力ノ
ードと上記差動増幅段の出力ノードとの間に接続された
直列形態の容量および抵抗からなる位相補償回路とから
なり、上記位相補償回路の抵抗はＭＯＳトランジスタで
構成され、このＭＯＳトランジスタは、演算増幅動作時
にはオン状態にされて抵抗として動作するとともに、コ
ンパレータ動作時にはオフ状態にされるようにされてな
ることを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 上記位相補償回路の抵抗用ＭＯＳトラン
ジスタの制御電圧を発生するバイアス回路を備え、該バ
イアス回路には動作モード切替え制御信号によってオ
ン、オフ制御されるスイッチＭＯＳトランジスタが設け
られ、該スイッチＭＯＳトランジスタのオン、オフによ
り上記制御電圧が上記抵抗用ＭＯＳトランジスタに供給
もしくは遮断されるように構成されてなることを特徴と
する請求項２に記載の半導体集積回路。 - 【請求項４】 動作モード切替え制御信号によって演算
増幅器またはコンパレータとして動作する差動増幅回路
と、第１のアナログ入力信号をサンプリングする第１の
スイッチおよび第１のサンプリング容量と、第２のアナ
ログ入力信号をサンプリングする第２のスイッチおよび
第２のサンプリング容量と、上記第１のサンプリング容
量および第２のサンプリング容量の結合点と上記差動増
幅回路の反転入力端子との間に接続された第３のスイッ
チと、上記差動増幅回路の出力端子と反転入力端子との
間に接続されたフィードバック容量と、該フィードバッ
ク容量と並列に接続された第４のスイッチと、上記フィ
ードバック容量と直列に接続された第５のスイッチとか
らなるアナログ信号加算判定回路を備えてなることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7315337A JPH09162654A (ja) | 1995-12-04 | 1995-12-04 | 差動増幅回路を内蔵した半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7315337A JPH09162654A (ja) | 1995-12-04 | 1995-12-04 | 差動増幅回路を内蔵した半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162654A true JPH09162654A (ja) | 1997-06-20 |
Family
ID=18064202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7315337A Pending JPH09162654A (ja) | 1995-12-04 | 1995-12-04 | 差動増幅回路を内蔵した半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162654A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110835A (ja) * | 2005-10-13 | 2007-04-26 | Rohm Co Ltd | スイッチング電源装置およびその制御回路、ならびにそれを用いた電子機器 |
| JP2007235436A (ja) * | 2006-02-28 | 2007-09-13 | Sunx Ltd | 電子回路及び光電センサ |
| US7652530B2 (en) | 2006-10-18 | 2010-01-26 | Samsung Electronics Co., Ltd. | Amplifier circuit and method of generating bias voltage in amplifier circuit |
| JP2011114665A (ja) * | 2009-11-27 | 2011-06-09 | Asahi Kasei Electronics Co Ltd | 演算増幅器および演算増幅装置 |
-
1995
- 1995-12-04 JP JP7315337A patent/JPH09162654A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110835A (ja) * | 2005-10-13 | 2007-04-26 | Rohm Co Ltd | スイッチング電源装置およびその制御回路、ならびにそれを用いた電子機器 |
| JP2007235436A (ja) * | 2006-02-28 | 2007-09-13 | Sunx Ltd | 電子回路及び光電センサ |
| US7652530B2 (en) | 2006-10-18 | 2010-01-26 | Samsung Electronics Co., Ltd. | Amplifier circuit and method of generating bias voltage in amplifier circuit |
| JP2011114665A (ja) * | 2009-11-27 | 2011-06-09 | Asahi Kasei Electronics Co Ltd | 演算増幅器および演算増幅装置 |
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