JP2581387B2 - 入力増幅回路 - Google Patents
入力増幅回路Info
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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Description
【０００１】
【産業上の利用分野】本発明は、携帯電話機などに用い
られる入力増幅回路に関し、特に、相補形絶縁ゲート電
界効果トランジスタ（ＣＭＯＳＦＥＴ）を用いた入力増
幅回路に関するものである。
られる入力増幅回路に関し、特に、相補形絶縁ゲート電
界効果トランジスタ（ＣＭＯＳＦＥＴ）を用いた入力増
幅回路に関するものである。
【０００２】
【従来の技術】従来から知られるこの種の入力増幅回路
を図５に示す。同図において、信号源１５がコンデンサ
Ｃ１を介して接続される入力端子ＩＮ１は、この入力増
幅回路１１の一部を構成するナンド回路（ＮＡＮＤ回
路）１２の一方の入力端に接続され、イネーブル端子Ｉ
Ｎ２はこのナンド回路１２の他方の入力端に接続され
る。このナンド回路１２の出力端は、出力端子ＯＵＴに
接続されるとともに、ＮチャンネルＭＯＳトランジスタ
Ｍ３とＰチャンネルＭＯＳトランジスタＭ４の並列回路
からなるスイッチ回路１３を介してナンド回路１２の一
方の入力端に接続される。ここで、Ｎチャンネルトラン
ジスタＭ３のゲート端子には直流電源ＶＤＤ（なお、電
圧値もＶＤＤとする）が加えられ、Ｐチャンネルトラン
ジスタＭ４のゲート端子は接地されており、両方のトラ
ンジスタＭ３，Ｍ４はオン状態で使用される。また、直
流電源ＶＤＤとナンド回路１２の一方の入力端およびこ
の入力端と接地間には、ＰチャンネルＭＯＳトランジス
タＭ５１およびＮチャンネルＭＯＳトランジスタＭ５２
がそれぞれ接続されている。ここで、Ｐチャンネルトラ
ンジスタＭ５１のゲート端子には直流電源ＶＤＤが加え
られ、ＮチャンネルトランジスタＭ５２のゲート端子は
接地されている。
を図５に示す。同図において、信号源１５がコンデンサ
Ｃ１を介して接続される入力端子ＩＮ１は、この入力増
幅回路１１の一部を構成するナンド回路（ＮＡＮＤ回
路）１２の一方の入力端に接続され、イネーブル端子Ｉ
Ｎ２はこのナンド回路１２の他方の入力端に接続され
る。このナンド回路１２の出力端は、出力端子ＯＵＴに
接続されるとともに、ＮチャンネルＭＯＳトランジスタ
Ｍ３とＰチャンネルＭＯＳトランジスタＭ４の並列回路
からなるスイッチ回路１３を介してナンド回路１２の一
方の入力端に接続される。ここで、Ｎチャンネルトラン
ジスタＭ３のゲート端子には直流電源ＶＤＤ（なお、電
圧値もＶＤＤとする）が加えられ、Ｐチャンネルトラン
ジスタＭ４のゲート端子は接地されており、両方のトラ
ンジスタＭ３，Ｍ４はオン状態で使用される。また、直
流電源ＶＤＤとナンド回路１２の一方の入力端およびこ
の入力端と接地間には、ＰチャンネルＭＯＳトランジス
タＭ５１およびＮチャンネルＭＯＳトランジスタＭ５２
がそれぞれ接続されている。ここで、Ｐチャンネルトラ
ンジスタＭ５１のゲート端子には直流電源ＶＤＤが加え
られ、ＮチャンネルトランジスタＭ５２のゲート端子は
接地されている。
【０００３】このように構成される入力増幅回路では、
ナンド回路１２の出力端をＭＯＳ抵抗分を持つスイッチ
回路１３を介して帰還させたこのナンド回路１２の一方
の入力端を増幅回路１１の入力端子ＩＮ１としており、
ナンド回路１２の他方の入力端をイネーブル端子ＩＮ２
としている。そして、このイネーブル端子ＩＮ２に入力
される制御信号（イネーブル信号ＥＮ）によって、この
入力増幅回路１１を動作状態または非動作状態とするこ
とができる。また、ＰチャンネルＭＯＳトランジスタＭ
５１とＮチャンネルＭＯＳトランジスタＭ５２は、両者
がともにオフした状態で使用され、これらトランジスタ
Ｍ５１，Ｍ５２のサイズを大きく選ぶことにより、ナン
ド回路１２などを静電気から保護することができる。す
なわち、オフのトランジスタＭ５１は直流電源ＶＤＤ側
をカソードとするダイオードに等価され、オフのトラン
ジスタＭ５２は入力端子ＩＮ１側をカソードとするダイ
オードに等価される。したがって、入力端子ＩＮ１にＶ
ＤＤを超える電圧が印加されたり、接地レベルよりも低
い電圧が印加されたときに、等価的なダイオードを通し
てこれらのノイズ電圧を逃がすことができ、ナンド回路
１２やトランジスタＭ３，Ｍ４の素子に過大な負荷がか
からないようにすることができる。
ナンド回路１２の出力端をＭＯＳ抵抗分を持つスイッチ
回路１３を介して帰還させたこのナンド回路１２の一方
の入力端を増幅回路１１の入力端子ＩＮ１としており、
ナンド回路１２の他方の入力端をイネーブル端子ＩＮ２
としている。そして、このイネーブル端子ＩＮ２に入力
される制御信号（イネーブル信号ＥＮ）によって、この
入力増幅回路１１を動作状態または非動作状態とするこ
とができる。また、ＰチャンネルＭＯＳトランジスタＭ
５１とＮチャンネルＭＯＳトランジスタＭ５２は、両者
がともにオフした状態で使用され、これらトランジスタ
Ｍ５１，Ｍ５２のサイズを大きく選ぶことにより、ナン
ド回路１２などを静電気から保護することができる。す
なわち、オフのトランジスタＭ５１は直流電源ＶＤＤ側
をカソードとするダイオードに等価され、オフのトラン
ジスタＭ５２は入力端子ＩＮ１側をカソードとするダイ
オードに等価される。したがって、入力端子ＩＮ１にＶ
ＤＤを超える電圧が印加されたり、接地レベルよりも低
い電圧が印加されたときに、等価的なダイオードを通し
てこれらのノイズ電圧を逃がすことができ、ナンド回路
１２やトランジスタＭ３，Ｍ４の素子に過大な負荷がか
からないようにすることができる。
【０００４】この入力増幅回路１１を動作状態とするに
は、高レベル”Ｈ”のイネーブル信号ＥＮを端子ＩＮ２
に加えるようにする。このとき、ナンド回路１１はトラ
ンジスタＭ３，Ｍ４のＭＯＳ抵抗分により入力端子ＩＮ
１に自己バイアスをかけた状態となり、信号源１５から
の入力信号がコンデンサＣ１を介してこの自己バイアス
点に加られることで、入力信号を増幅した出力がナンド
回路１２の出力端、すなわち入力増幅回路１１の出力端
子ＯＵＴから取り出される。一方、イネーブル信号ＥＮ
を低レベル”Ｌ”にすると、ナンド回路１２の出力が強
制的に高レベルとなるので、この入力増幅回路１１は非
動作状態となる。
は、高レベル”Ｈ”のイネーブル信号ＥＮを端子ＩＮ２
に加えるようにする。このとき、ナンド回路１１はトラ
ンジスタＭ３，Ｍ４のＭＯＳ抵抗分により入力端子ＩＮ
１に自己バイアスをかけた状態となり、信号源１５から
の入力信号がコンデンサＣ１を介してこの自己バイアス
点に加られることで、入力信号を増幅した出力がナンド
回路１２の出力端、すなわち入力増幅回路１１の出力端
子ＯＵＴから取り出される。一方、イネーブル信号ＥＮ
を低レベル”Ｌ”にすると、ナンド回路１２の出力が強
制的に高レベルとなるので、この入力増幅回路１１は非
動作状態となる。
【０００５】
【発明が解決しようとする課題】上述した従来の入力増
幅回路では、イネーブル端子ＩＮ２に低レベルのイネー
ブル信号ＥＮが加えられて非動作状態となっているとき
に、入力端子ＩＮ１がＭＯＳ抵抗分を介して高レベル状
態（ＶＤＤのレベル）となっており、コンデンサＣ１に
はＶＤＤの電圧が蓄積された状態となっている。この状
態からイネーブル信号ＥＮを高レベルにして動作状態と
させるときには、入力端子ＩＮ１にナンド回路１２の出
力端からスイッチ回路１３のＭＯＳ抵抗分を介して自己
バイアスがかかり、中点付近の電圧に最終的に安定す
る。この際、コンデンサＣ１の蓄積電荷はスイッチ回路
１３のＭＯＳ抵抗分を介してナンド回路１２の出力端側
に放電することになる。ナンド回路１２の閾値電圧Ｖｔ
ｈは、このバランスした中間電圧である。
幅回路では、イネーブル端子ＩＮ２に低レベルのイネー
ブル信号ＥＮが加えられて非動作状態となっているとき
に、入力端子ＩＮ１がＭＯＳ抵抗分を介して高レベル状
態（ＶＤＤのレベル）となっており、コンデンサＣ１に
はＶＤＤの電圧が蓄積された状態となっている。この状
態からイネーブル信号ＥＮを高レベルにして動作状態と
させるときには、入力端子ＩＮ１にナンド回路１２の出
力端からスイッチ回路１３のＭＯＳ抵抗分を介して自己
バイアスがかかり、中点付近の電圧に最終的に安定す
る。この際、コンデンサＣ１の蓄積電荷はスイッチ回路
１３のＭＯＳ抵抗分を介してナンド回路１２の出力端側
に放電することになる。ナンド回路１２の閾値電圧Ｖｔ
ｈは、このバランスした中間電圧である。
【０００６】しかし、この中点付近の電圧に入力端子Ｉ
Ｎ１が安定して入力増幅回路として動作するには、スイ
ッチ回路１３のＭＯＳ抵抗分とコンデンサＣ１による結
合容量で決まる時定数が影響するため、図６に示すよう
に増幅回路１１が動作状態となるまでに時間を要すると
いう問題点があった。図中、Ｔ１は立上げ時間であり、
Ｔ２は入力増幅回路としての動作期間である。なお、ｔ
ｏはイネーブル信号ＥＮを低レベルから高レベルに切り
替えたタイミングを示す。Ｖｔｈはナンド回路１２の入
力端子ＩＮ１が有する閾値である。
Ｎ１が安定して入力増幅回路として動作するには、スイ
ッチ回路１３のＭＯＳ抵抗分とコンデンサＣ１による結
合容量で決まる時定数が影響するため、図６に示すよう
に増幅回路１１が動作状態となるまでに時間を要すると
いう問題点があった。図中、Ｔ１は立上げ時間であり、
Ｔ２は入力増幅回路としての動作期間である。なお、ｔ
ｏはイネーブル信号ＥＮを低レベルから高レベルに切り
替えたタイミングを示す。Ｖｔｈはナンド回路１２の入
力端子ＩＮ１が有する閾値である。
【０００７】したがって、入力増幅回路１１を間欠的に
使用したい場合などは、イネーブル端子ＩＮ２の信号Ｅ
Ｎをかなり前から立ち上げておかなければならず、その
分消費電力のロスをまねくという問題が生じる。そこ
で、入力増幅回路１１を動作状態とするまでの時間Ｔ１
を短縮するために、スイッチ回路１３のＭＯＳ抵抗分を
小さくすることが考えられるが、このようにした場合
は、逆に入力増幅回路としての利得が下がり、安定動作
が得られなくなるという問題が生じるようになる。
使用したい場合などは、イネーブル端子ＩＮ２の信号Ｅ
Ｎをかなり前から立ち上げておかなければならず、その
分消費電力のロスをまねくという問題が生じる。そこ
で、入力増幅回路１１を動作状態とするまでの時間Ｔ１
を短縮するために、スイッチ回路１３のＭＯＳ抵抗分を
小さくすることが考えられるが、このようにした場合
は、逆に入力増幅回路としての利得が下がり、安定動作
が得られなくなるという問題が生じるようになる。
【０００８】本発明は、このような従来の技術が有する
課題を解決するために提案されたものであり、動作状態
に立ち上がるまでの時間を短縮できる入力増幅回路の提
供を目的とする。
課題を解決するために提案されたものであり、動作状態
に立ち上がるまでの時間を短縮できる入力増幅回路の提
供を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明は、第一の入力端にコンデンサを介して被増幅
信号が入力されるとともに、第二の入力端に入力される
イネーブル信号のオン・オフによって動作状態と非動作
状態がそれぞれ選択される増幅用論理ゲート回路と、上
記イネーブル信号がオフのときオフ制御される、上記増
幅用論理ゲート回路の出力端と上記第一の入力端の間に
接続される抵抗分を含むスイッチ回路と、直流電源と上
記第一の入力端の間およびこの第一の入力端と接地間に
それぞれ接続される、上記イネーブル信号がオフのとき
オンまたはオフ制御されるＭＯＳトランジスタとを具備
した構成としてあり、上記増幅用ゲート回路をＮＡＮＤ
回路またはＮＯＲ回路により構成してある。
に本発明は、第一の入力端にコンデンサを介して被増幅
信号が入力されるとともに、第二の入力端に入力される
イネーブル信号のオン・オフによって動作状態と非動作
状態がそれぞれ選択される増幅用論理ゲート回路と、上
記イネーブル信号がオフのときオフ制御される、上記増
幅用論理ゲート回路の出力端と上記第一の入力端の間に
接続される抵抗分を含むスイッチ回路と、直流電源と上
記第一の入力端の間およびこの第一の入力端と接地間に
それぞれ接続される、上記イネーブル信号がオフのとき
オンまたはオフ制御されるＭＯＳトランジスタとを具備
した構成としてあり、上記増幅用ゲート回路をＮＡＮＤ
回路またはＮＯＲ回路により構成してある。
【００１０】
【作用】上述した構成によれば、イネーブル信号のオフ
によって増幅用論理ゲート回路が非動作状態とされてい
るときに、直流電源と上記第一の入力端の間およびこの
第一の入力端と接地間に挿入されたＭＯＳトランジスタ
をオン状態とすることで、非動作状態時に増幅用論理ゲ
ート回路の第一の入力端に両者のＭＯＳトランジスタの
抵抗分で分圧されるバイアス電圧を予め印加しておくこ
とができる。これにより、イネーブル信号の切り替えに
より増幅用論理ゲート回路を動作状態に立ち上げるのに
必要な時間を短縮できる。
によって増幅用論理ゲート回路が非動作状態とされてい
るときに、直流電源と上記第一の入力端の間およびこの
第一の入力端と接地間に挿入されたＭＯＳトランジスタ
をオン状態とすることで、非動作状態時に増幅用論理ゲ
ート回路の第一の入力端に両者のＭＯＳトランジスタの
抵抗分で分圧されるバイアス電圧を予め印加しておくこ
とができる。これにより、イネーブル信号の切り替えに
より増幅用論理ゲート回路を動作状態に立ち上げるのに
必要な時間を短縮できる。
【００１１】
【実施例】以下、本発明による入力増幅回路の具体的な
実施例を図面に基づき詳細に説明する。図１に、この入
力増幅回路の第一実施例を示す。この図で、信号源５が
コンデンサＣ１を介して接続されるこの増幅回路１の入
力端子ＩＮ１は、増幅動作を行なうナンド回路（ＮＡＮ
Ｄ回路）２の一方の入力端（第一の入力端）に接続さ
れ、イネーブル端子ＩＮ２はこのナンド回路２の他方の
入力端（第二の入力端）に接続される。このイネーブル
信号ＥＮのオン・オフによりナンド回路２の動作状態と
非動作状態とがそれぞれ選択される。なお、増幅用論理
ゲート回路をなすこのナンド回路２はＭＯＳトランジス
タによって構成されている。このナンド回路２の出力端
は、増幅回路１の出力端子ＯＵＴとなるとともに、Ｎチ
ャンネルＭＯＳトランジスタＭ１とＰチャンネルＭＯＳ
トランジスタＭ２の並列回路からなるスイッチ回路３を
介してナンド回路２の一方の入力端に接続され、ナンド
回路２の出力が一方の入力に帰還される。このＮチャン
ネルＭＯＳトランジスタＭ１のゲート端子にはイネーブ
ル信号ＥＮが加えられるともに、ＰチャンネルＭＯＳト
ランジスタＭ２のゲート端子にはイネーブル信号をイン
バータ４で反転した反転信号（ＥＮのバーで示す）が加
えられる。
実施例を図面に基づき詳細に説明する。図１に、この入
力増幅回路の第一実施例を示す。この図で、信号源５が
コンデンサＣ１を介して接続されるこの増幅回路１の入
力端子ＩＮ１は、増幅動作を行なうナンド回路（ＮＡＮ
Ｄ回路）２の一方の入力端（第一の入力端）に接続さ
れ、イネーブル端子ＩＮ２はこのナンド回路２の他方の
入力端（第二の入力端）に接続される。このイネーブル
信号ＥＮのオン・オフによりナンド回路２の動作状態と
非動作状態とがそれぞれ選択される。なお、増幅用論理
ゲート回路をなすこのナンド回路２はＭＯＳトランジス
タによって構成されている。このナンド回路２の出力端
は、増幅回路１の出力端子ＯＵＴとなるとともに、Ｎチ
ャンネルＭＯＳトランジスタＭ１とＰチャンネルＭＯＳ
トランジスタＭ２の並列回路からなるスイッチ回路３を
介してナンド回路２の一方の入力端に接続され、ナンド
回路２の出力が一方の入力に帰還される。このＮチャン
ネルＭＯＳトランジスタＭ１のゲート端子にはイネーブ
ル信号ＥＮが加えられるともに、ＰチャンネルＭＯＳト
ランジスタＭ２のゲート端子にはイネーブル信号をイン
バータ４で反転した反転信号（ＥＮのバーで示す）が加
えられる。
【００１２】また、直流電源ＶＤＤとナンド回路２の一
方の入力端の間には、ＰチャンネルＭＯＳトランジスタ
Ｍ１１のソースおよびドレインがそれぞれ接続され、こ
の入力端と接地間には、ＮチャンネルＭＯＳトランジス
タＭ１２のドレインおよびソースがそれぞれ接続され
る。このＰチャンネルトランジスタＭ１１のゲート端子
にはイネーブル信号ＥＮが加えられ、Ｎチャンネルトラ
ンジスタＭ１２のゲート端子には反転イネーブル信号
（ＥＮのバー）が加えられる。
方の入力端の間には、ＰチャンネルＭＯＳトランジスタ
Ｍ１１のソースおよびドレインがそれぞれ接続され、こ
の入力端と接地間には、ＮチャンネルＭＯＳトランジス
タＭ１２のドレインおよびソースがそれぞれ接続され
る。このＰチャンネルトランジスタＭ１１のゲート端子
にはイネーブル信号ＥＮが加えられ、Ｎチャンネルトラ
ンジスタＭ１２のゲート端子には反転イネーブル信号
（ＥＮのバー）が加えられる。
【００１３】このように構成される入力増幅回路では、
ＮチャンネルＭＯＳトランジスタＭ１がイネーブル信号
ＥＮによって制御されるとともに、ＰチャンネルＭＯＳ
トランジスタＭ２が反転イネーブル信号（ＥＮのバー）
によって制御されるので、イネーブル信号ＥＮをオフ、
すなわち低レベル”Ｌ”としたときに、トランジスタＭ
１，Ｍ２からなるスイッチ回路３がオフされ、ナンド回
路２の入力端と出力端とは切り離される。また、ナンド
回路２の他方の入力端子は、イネーブル信号ＥＮによっ
て制御され、このイネーブル信号ＥＮがオフのとき、出
力端子ＯＵＴが高レベルに確定される。したがって、出
力端子ＯＵＴに次段のＣＭＯＳゲート回路が接続される
場合に、不安定状態なくスタンバイでき、次段以降の消
費電力を低減できる。
ＮチャンネルＭＯＳトランジスタＭ１がイネーブル信号
ＥＮによって制御されるとともに、ＰチャンネルＭＯＳ
トランジスタＭ２が反転イネーブル信号（ＥＮのバー）
によって制御されるので、イネーブル信号ＥＮをオフ、
すなわち低レベル”Ｌ”としたときに、トランジスタＭ
１，Ｍ２からなるスイッチ回路３がオフされ、ナンド回
路２の入力端と出力端とは切り離される。また、ナンド
回路２の他方の入力端子は、イネーブル信号ＥＮによっ
て制御され、このイネーブル信号ＥＮがオフのとき、出
力端子ＯＵＴが高レベルに確定される。したがって、出
力端子ＯＵＴに次段のＣＭＯＳゲート回路が接続される
場合に、不安定状態なくスタンバイでき、次段以降の消
費電力を低減できる。
【００１４】一方、直流電源ＶＤＤとナンド回路２の一
方の入力端およびこの入力端と接地間にそれぞれ接続さ
れるトランジスタＭ１１，Ｍ１２のゲート端子には、イ
ネーブル信号ＥＮと反転イネーブル信号（ＥＮのバー）
がそれぞれ加えられているので、イネーブル信号ＥＮを
オフしたとき、すなわち増幅回路１が非動作状態にある
ときには、トランジスタＭ１１，Ｍ１２がともにオンさ
れ、直流電源ＶＤＤをこれらトランジスタＭ１１，Ｍ１
２のＭＯＳ抵抗分で分割したバイアス電圧ＶＡが入力端
子ＩＮ１に印加されている。このバイアス電圧ＶＡは０
＜ＶＡ＜ＶＤＤであり、ほぼＶＤＤ／２となる。この状
態からイネーブル信号ＥＮをオン、すなわち高レベル”
Ｌ”にすると、トランジスタＭ１１，Ｍ１２がオフさ
れ、入力端子ＩＮ１は直流電源ＶＤＤと接地から切り離
されるので、入力増幅回路１はナンド回路２の自己バイ
アスによって動作状態となる。
方の入力端およびこの入力端と接地間にそれぞれ接続さ
れるトランジスタＭ１１，Ｍ１２のゲート端子には、イ
ネーブル信号ＥＮと反転イネーブル信号（ＥＮのバー）
がそれぞれ加えられているので、イネーブル信号ＥＮを
オフしたとき、すなわち増幅回路１が非動作状態にある
ときには、トランジスタＭ１１，Ｍ１２がともにオンさ
れ、直流電源ＶＤＤをこれらトランジスタＭ１１，Ｍ１
２のＭＯＳ抵抗分で分割したバイアス電圧ＶＡが入力端
子ＩＮ１に印加されている。このバイアス電圧ＶＡは０
＜ＶＡ＜ＶＤＤであり、ほぼＶＤＤ／２となる。この状
態からイネーブル信号ＥＮをオン、すなわち高レベル”
Ｌ”にすると、トランジスタＭ１１，Ｍ１２がオフさ
れ、入力端子ＩＮ１は直流電源ＶＤＤと接地から切り離
されるので、入力増幅回路１はナンド回路２の自己バイ
アスによって動作状態となる。
【００１５】このように、イネーブル信号ＥＮを低レベ
ルから高レベルに切り替えるときに、予め入力端子ＩＮ
１にバイアス電圧ＶＡを印加してあるので、スイッチ回
路３とコンデンサＣ１の時定数に影響されることなく、
図２に示すように入力増幅回路１を速やかに動作状態に
立ち上げることができる。なお、入力増幅回路１が動作
状態のときオフとなるトランジスタＭ１１，Ｍ１２は、
従来の技術で説明した同じ作用により保護素子として機
能し、ナンド回路２やトランジスタＭ１，Ｍ２を静電気
から保護できる。また、ＣＭＯＳトランジスタＭ１１，
Ｍ１２のゲート長を長くし、ソースサイズを小さくする
ことにより、非動作状態のときに流れるバイアス電流を
微小にすることができる。
ルから高レベルに切り替えるときに、予め入力端子ＩＮ
１にバイアス電圧ＶＡを印加してあるので、スイッチ回
路３とコンデンサＣ１の時定数に影響されることなく、
図２に示すように入力増幅回路１を速やかに動作状態に
立ち上げることができる。なお、入力増幅回路１が動作
状態のときオフとなるトランジスタＭ１１，Ｍ１２は、
従来の技術で説明した同じ作用により保護素子として機
能し、ナンド回路２やトランジスタＭ１，Ｍ２を静電気
から保護できる。また、ＣＭＯＳトランジスタＭ１１，
Ｍ１２のゲート長を長くし、ソースサイズを小さくする
ことにより、非動作状態のときに流れるバイアス電流を
微小にすることができる。
【００１６】つぎに、図３に示す第二の実施例の入力増
幅回路を説明する。図１の入力増幅回路１では、ナンド
回路２の一方の入力端にトランジスタＭ１１，Ｍ１２の
ドレイン側が直接接続されているが、この実施例ではＰ
チャンネルＭＯＳトランジスタＭ２１とＮチャンネルＭ
ＯＳトランジスタＭ２２のドレイン側をナンド回路２の
一方の入力端に共通接続し、直流電源ＶＤＤとこのトラ
ンジスタＭ２１のソースとの間にトランジスタＭ１１を
接続するとともに、トランジスタＭ２２のソースと接地
間にトランジスタＭ１２を接続している。また、トラン
ジスタＭ２１のゲート端子にイネーブル信号ＥＮが加え
られているとともに、トランジスタＭ２２のゲート端子
に反転イネーブル信号（ＥＮのバー）が加えられてい
る。
幅回路を説明する。図１の入力増幅回路１では、ナンド
回路２の一方の入力端にトランジスタＭ１１，Ｍ１２の
ドレイン側が直接接続されているが、この実施例ではＰ
チャンネルＭＯＳトランジスタＭ２１とＮチャンネルＭ
ＯＳトランジスタＭ２２のドレイン側をナンド回路２の
一方の入力端に共通接続し、直流電源ＶＤＤとこのトラ
ンジスタＭ２１のソースとの間にトランジスタＭ１１を
接続するとともに、トランジスタＭ２２のソースと接地
間にトランジスタＭ１２を接続している。また、トラン
ジスタＭ２１のゲート端子にイネーブル信号ＥＮが加え
られているとともに、トランジスタＭ２２のゲート端子
に反転イネーブル信号（ＥＮのバー）が加えられてい
る。
【００１７】このように構成される入力増幅回路６で
は、トランジスタＭ２１，Ｍ２２のサイズを大きくして
おくことにより、ナンド回路２の一方の入力端のゲート
部を静電気から保護できる。また、トランジスタＭ２
１，Ｍ２２のサイズを大きしたことで、イネーブル信号
ＥＮがオフのときにこれらトランジスタＭ２１，Ｍ２２
の抵抗値は小さくなる。しかしながら、トランジスタＭ
１１，Ｍ１２のゲート長を長くし、ソースおよびドレイ
ン幅を小さくすると、非動作状態時にこれらトランジス
タＭ１１，Ｍ１２が高抵抗となるので、電源ＶＤＤから
接地に流れるバイアス電流を微小にできる。
は、トランジスタＭ２１，Ｍ２２のサイズを大きくして
おくことにより、ナンド回路２の一方の入力端のゲート
部を静電気から保護できる。また、トランジスタＭ２
１，Ｍ２２のサイズを大きしたことで、イネーブル信号
ＥＮがオフのときにこれらトランジスタＭ２１，Ｍ２２
の抵抗値は小さくなる。しかしながら、トランジスタＭ
１１，Ｍ１２のゲート長を長くし、ソースおよびドレイ
ン幅を小さくすると、非動作状態時にこれらトランジス
タＭ１１，Ｍ１２が高抵抗となるので、電源ＶＤＤから
接地に流れるバイアス電流を微小にできる。
【００１８】つぎに、図４に示す第三の実施例の入力増
幅回路を説明する。この実施例では、図３におけるナン
ド回路２をノア回路（ＮＯＲ回路）８で置き換え、増幅
用ゲート回路をなすこのノア回路８の一方の入力端をこ
の増幅回路７の入力端子ＩＮ１とするとともに、このノ
ア回路８の他方の入力端に反転イネーブル信号（ＥＮの
バー）を加えている。この入力増幅回路７では、イネー
ブル信号ＥＮが低レベルのときにノア回路８の出力が低
レベルに確定される以外は、図３の第二実施例のものと
同様に動作する。
幅回路を説明する。この実施例では、図３におけるナン
ド回路２をノア回路（ＮＯＲ回路）８で置き換え、増幅
用ゲート回路をなすこのノア回路８の一方の入力端をこ
の増幅回路７の入力端子ＩＮ１とするとともに、このノ
ア回路８の他方の入力端に反転イネーブル信号（ＥＮの
バー）を加えている。この入力増幅回路７では、イネー
ブル信号ＥＮが低レベルのときにノア回路８の出力が低
レベルに確定される以外は、図３の第二実施例のものと
同様に動作する。
【００１９】
【発明の効果】以上説明したように本発明によれば、増
幅回路が非動作状態のときに予め入力端子にバイアス電
圧を印加してあるので、イネーブル信号を切り替えて増
幅回路を動作状態に移行させるのに必要な時間を大幅に
短くできる。このように動作状態への立ち上げを速やか
に行なえるようにしたことで、増幅回路を間欠動作させ
る際に、予めイネーブル信号を入力しておく時間を短縮
でき、全体周期に対するイネーブル時間の割合である間
欠率が良好とすることができことで、消費電力を削減で
きる。したがって、このような入力増幅回路を電池の寿
命が重要視される携帯電話機などに用いることで、機器
の電池の寿命を延すことができるという利点がある。
幅回路が非動作状態のときに予め入力端子にバイアス電
圧を印加してあるので、イネーブル信号を切り替えて増
幅回路を動作状態に移行させるのに必要な時間を大幅に
短くできる。このように動作状態への立ち上げを速やか
に行なえるようにしたことで、増幅回路を間欠動作させ
る際に、予めイネーブル信号を入力しておく時間を短縮
でき、全体周期に対するイネーブル時間の割合である間
欠率が良好とすることができことで、消費電力を削減で
きる。したがって、このような入力増幅回路を電池の寿
命が重要視される携帯電話機などに用いることで、機器
の電池の寿命を延すことができるという利点がある。
【図１】本発明による入力増幅回路の第一実施例を示す
回路図である。
回路図である。
【図２】図１の入力増幅回路の動作を説明するための入
出力波形図である。
出力波形図である。
【図３】本発明による入力増幅回路の第二実施例を示す
回路図である。
回路図である。
【図４】本発明による入力増幅回路の第三実施例を示す
回路図である。
回路図である。
【図５】従来の入力増幅回路を示す回路図である。
【図６】従来の入力増幅回路の動作を説明するための入
力出力波形図である。
力出力波形図である。
１，６，７ 入力増幅回路 ２ ＮＡＮＤ回路 ３ スイッチ回路 ４ インバータ ５ 信号源 ８ ＮＯＲ回路 Ｍ１，Ｍ１２，Ｍ２２ ＮチャンネルＭＯＳトランジス
タ Ｍ２，Ｍ１１，Ｍ２１ ＰチャンネルＭＯＳトランジス
タ
タ Ｍ２，Ｍ１１，Ｍ２１ ＰチャンネルＭＯＳトランジス
タ
Claims (3)
- 【請求項１】 第一の入力端にコンデンサを介して被増
幅信号が入力されるとともに、第二の入力端に入力され
るイネーブル信号のオン・オフによって動作状態と非動
作状態がそれぞれ選択される増幅用論理ゲート回路と、 上記イネーブル信号がオフのときオフ制御される、上記
増幅用論理ゲート回路の出力端と上記第一の入力端の間
に接続される抵抗分を含むスイッチ回路と、 直流電源と上記第一の入力端の間およびこの第一の入力
端と接地間にそれぞれ接続される、上記イネーブル信号
がオフのときオン制御されるＭＯＳトランジスタと を具
備したことを特徴とする入力増幅回路。 - 【請求項２】 第一の入力端にコンデンサを介して被増
幅信号が入力されるとともに、第二の入力端に入力され
るイネーブル信号のオン・オフによって動作状態と非動
作状態がそれぞれ選択されるナンド回路と、 上記イネーブル信号がオフのときオフ制御される、上記
ナンド回路の出力端と上記第一の入力端の間に接続され
る抵抗分を含むスイッチ回路と、 直流電源と上記第一の入力端の間およびこの第一の入力
端と接地間にそれぞれ接続される、上記イネーブル信号
がオフのときオン制御されるＭＯＳトランジスタと を具
備したことを特徴とする入力増幅回路。 - 【請求項３】 第一の入力端にコンデンサを介して被増
幅信号が入力されるとともに、第二の入力端に入力され
るイネーブル信号のオン・オフによって動作状態と非動
作状態がそれぞれ選択されるノア回路と、 上記イネーブル信号がオフのときオフ制御される、上記
ノア回路の出力端と上記第一の入力端の間に接続される
抵抗分を含むスイッチ回路と、 直流電源と上記第一の入力端の間およびこの第一の入力
端と接地間にそれぞれ接続される、上記イネーブル信号
がオフのときオフ制御されるＭＯＳトランジスタと を具
備したことを特徴とする入力増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4359826A JP2581387B2 (ja) | 1992-12-28 | 1992-12-28 | 入力増幅回路 |
| US08/165,931 US5502417A (en) | 1992-12-28 | 1993-12-14 | Input amplifier circuit |
| CA002112203A CA2112203C (en) | 1992-12-28 | 1993-12-22 | Input amplifier circuit |
| EP93310546A EP0605233B1 (en) | 1992-12-28 | 1993-12-24 | Input amplifier circuit |
| DE69317240T DE69317240T2 (de) | 1992-12-28 | 1993-12-24 | Eingangs-Verstärkerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4359826A JP2581387B2 (ja) | 1992-12-28 | 1992-12-28 | 入力増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204818A JPH06204818A (ja) | 1994-07-22 |
| JP2581387B2 true JP2581387B2 (ja) | 1997-02-12 |
Family
ID=18466496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4359826A Expired - Fee Related JP2581387B2 (ja) | 1992-12-28 | 1992-12-28 | 入力増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5502417A (ja) |
| EP (1) | EP0605233B1 (ja) |
| JP (1) | JP2581387B2 (ja) |
| CA (1) | CA2112203C (ja) |
| DE (1) | DE69317240T2 (ja) |
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| JP2001195383A (ja) * | 2000-01-11 | 2001-07-19 | Mitsubishi Electric Corp | マイクロコンピュータ |
| KR100616711B1 (ko) * | 2003-06-20 | 2006-08-28 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동회로 |
| JP4167952B2 (ja) * | 2003-07-24 | 2008-10-22 | セイコーエプソン株式会社 | 表示ドライバ、電気光学装置及び駆動方法 |
| JP4625732B2 (ja) * | 2005-07-25 | 2011-02-02 | 富士通セミコンダクター株式会社 | 入力増幅回路 |
| KR100799132B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 초기값변경이 가능한 모드레지스터셋회로. |
| US8937468B2 (en) | 2012-08-13 | 2015-01-20 | Northrop Grumman Systems Corporation | Power supply systems and methods |
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|---|---|---|---|---|
| US3812384A (en) * | 1973-05-17 | 1974-05-21 | Rca Corp | Set-reset flip-flop |
| JPS59134918A (ja) * | 1983-01-24 | 1984-08-02 | Toshiba Corp | ラツチ回路 |
| JPS59156007A (ja) * | 1983-02-25 | 1984-09-05 | Hitachi Ltd | 増幅回路 |
| JPS60142610A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | コンパレ−タ回路 |
| JPS6226910A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | 入力アンプ回路 |
| JPS62145906A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 増幅回路 |
| JPH063679B2 (ja) * | 1987-10-30 | 1994-01-12 | 株式会社東芝 | 半導体装置の制御回路 |
| JPH0636482B2 (ja) * | 1988-08-30 | 1994-05-11 | 日本電気株式会社 | 入力アンプ回路 |
| US4963769A (en) * | 1989-05-08 | 1990-10-16 | Cypress Semiconductor | Circuit for selective power-down of unused circuitry |
| US5115150A (en) * | 1990-11-19 | 1992-05-19 | Hewlett-Packard Co. | Low power CMOS bus receiver with small setup time |
| US5311070A (en) * | 1992-06-26 | 1994-05-10 | Harris Corporation | Seu-immune latch for gate array, standard cell, and other asic applications |
-
1992
- 1992-12-28 JP JP4359826A patent/JP2581387B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-14 US US08/165,931 patent/US5502417A/en not_active Expired - Fee Related
- 1993-12-22 CA CA002112203A patent/CA2112203C/en not_active Expired - Fee Related
- 1993-12-24 EP EP93310546A patent/EP0605233B1/en not_active Expired - Lifetime
- 1993-12-24 DE DE69317240T patent/DE69317240T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2112203C (en) | 1997-09-09 |
| CA2112203A1 (en) | 1994-06-29 |
| EP0605233B1 (en) | 1998-03-04 |
| JPH06204818A (ja) | 1994-07-22 |
| DE69317240T2 (de) | 1998-06-25 |
| EP0605233A3 (en) | 1994-08-24 |
| EP0605233A2 (en) | 1994-07-06 |
| DE69317240D1 (de) | 1998-04-09 |
| US5502417A (en) | 1996-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |