JPS59156007A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS59156007A JPS59156007A JP58029310A JP2931083A JPS59156007A JP S59156007 A JPS59156007 A JP S59156007A JP 58029310 A JP58029310 A JP 58029310A JP 2931083 A JP2931083 A JP 2931083A JP S59156007 A JPS59156007 A JP S59156007A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- differential amplifier
- capacitor
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、増幅動作の立ち上がり速度を速めた増幅回路
に関するものである。
に関するものである。
従来のＶＴＲサーボ系において、テープに記録形成され
た映像トランクを再生時にビデオヘッドが正しくトレー
スできるように、テープ端部に記録されたコントロール
信号を再生し、この信号と基準信号の位相比較を行い、
テープ走行を制御している。また、シリンダモータ、キ
ャプスタンモータの速度制御は周波数発生器から得られ
る信号（ＦＧ倍信号を周波数弁別して、その誤差信号を
もとに行われる。これらのコントロール信号やＥＧ倍信
号一般に非常に小さいレベルであるため、これを十分大
きなレベルまで増幅するために従来は、大きな増幅度を
持つ負帰還増幅回路を用いていた。
た映像トランクを再生時にビデオヘッドが正しくトレー
スできるように、テープ端部に記録されたコントロール
信号を再生し、この信号と基準信号の位相比較を行い、
テープ走行を制御している。また、シリンダモータ、キ
ャプスタンモータの速度制御は周波数発生器から得られ
る信号（ＦＧ倍信号を周波数弁別して、その誤差信号を
もとに行われる。これらのコントロール信号やＥＧ倍信
号一般に非常に小さいレベルであるため、これを十分大
きなレベルまで増幅するために従来は、大きな増幅度を
持つ負帰還増幅回路を用いていた。
第１図は従来用いられていた負帰還増幅回路の例を示す
。その構成と動作について、図に従って次に説明する。
。その構成と動作について、図に従って次に説明する。
１は信号入力端子、２は出力端子、４は電源電圧Ｖｃｃ
の電源供給端子である。５は入力信号の直流分を遮断す
る結合コンデンサであり、６７はそれぞれ抵抗を示し、
電源電圧ｐｃｃｔｙｉの抵抗比で分割して、入力信号に
バイアス電圧を供給する。８は差動増幅器であり、前記
入力信号は、Ａ点でバイアス電圧〆Ａが与えられて、該
差動増幅器８の非反転入力端子（以下＋側入力端子と称
する）に入力される。差動増幅器８の出力は負帰還抵抗
１２を介して、前記差動増幅器８０反転側入力端子Ｃ以
下−個入力端子と称する）に負帰還される。また差動増
幅器８の一側入力端子は抵抗１１とコンデンサ１０を介
して交流的に接地される。次にその動作を説明する。
の電源供給端子である。５は入力信号の直流分を遮断す
る結合コンデンサであり、６７はそれぞれ抵抗を示し、
電源電圧ｐｃｃｔｙｉの抵抗比で分割して、入力信号に
バイアス電圧を供給する。８は差動増幅器であり、前記
入力信号は、Ａ点でバイアス電圧〆Ａが与えられて、該
差動増幅器８の非反転入力端子（以下＋側入力端子と称
する）に入力される。差動増幅器８の出力は負帰還抵抗
１２を介して、前記差動増幅器８０反転側入力端子Ｃ以
下−個入力端子と称する）に負帰還される。また差動増
幅器８の一側入力端子は抵抗１１とコンデンサ１０を介
して交流的に接地される。次にその動作を説明する。
電源オンと同時に、差動増幅器８の＋側入力端子のＡ点
に前述したごとく、抵抗６，７の比で決るバイアス電圧
ＶＡが印加される。一方、差動増幅器８の一側入力端子
の０点における直流電位１／ｃは、コンデンサ１０の充
電にともなって除徐に上昇し、Ｖｉ ： Ｖｃに到達し
た時点より、入力端子１に印加される入力信号の増幅動
作が正常に行われる。この時の差動増幅器８の増幅度Ｇ
は抵抗１１および１２の抵抗値を各々、 Ｒ１，Ｒ２と
すると、次式で近似できる。
に前述したごとく、抵抗６，７の比で決るバイアス電圧
ＶＡが印加される。一方、差動増幅器８の一側入力端子
の０点における直流電位１／ｃは、コンデンサ１０の充
電にともなって除徐に上昇し、Ｖｉ ： Ｖｃに到達し
た時点より、入力端子１に印加される入力信号の増幅動
作が正常に行われる。この時の差動増幅器８の増幅度Ｇ
は抵抗１１および１２の抵抗値を各々、 Ｒ１，Ｒ２と
すると、次式で近似できる。
Ｒ１＋ Ｒ２
Ｇ＝ □ ・・・・・・・・・・・・・・・・・・（
１）１ よって、入力信号レベルが非常に小さい場合増幅度Ｇを
大きくするために、Ｒ２を大きな値にする必要がある。
１）１ よって、入力信号レベルが非常に小さい場合増幅度Ｇを
大きくするために、Ｒ２を大きな値にする必要がある。
一方、抵抗１ｊ、１２、コンデンサ１０で構成される時
定数回路において、コンデンサ１０の容量なＣ１とする
と、その時定数τは、次式で表わされる。
定数回路において、コンデンサ１０の容量なＣ１とする
と、その時定数τは、次式で表わされる。
τ＝ Ｃ’１（Ｒ１＋ Ｒ２）・・・・・・・・・・・
・・・・（２１したがって、Ｒ２が太きいため、時定数
τも大きな値となり、コンデンサ１０の端子Ｂの電位Ｖ
ｓ（これは、差動増幅器８の一側力端子側Ｃ点の電位Ｖ
ｃにほぼ等しい）が、Ａ点のバイアス電圧ＶＡに到達す
るのに非常に長い時間を要していた。。
・・・・（２１したがって、Ｒ２が太きいため、時定数
τも大きな値となり、コンデンサ１０の端子Ｂの電位Ｖ
ｓ（これは、差動増幅器８の一側力端子側Ｃ点の電位Ｖ
ｃにほぼ等しい）が、Ａ点のバイアス電圧ＶＡに到達す
るのに非常に長い時間を要していた。。
第３図のＩは、この時のＶＢの立上り特性を示したもの
で、電源万ンと同時にｌ／ｓは図のように上昇し、かな
りの時間を経て、ＶＡの値に到達している。
で、電源万ンと同時にｌ／ｓは図のように上昇し、かな
りの時間を経て、ＶＡの値に到達している。
したがって、増幅動作の立ち上がりが遅く、たとえば、
このような回路をＶＴＲサーボ糸などに使用した場合は
、制御動作の開始時期が遅れて、制御系の同期引込みに
要する時間が長くなり、映像記録再生の開始が著しく遅
れるという欠点を有していた。
このような回路をＶＴＲサーボ糸などに使用した場合は
、制御動作の開始時期が遅れて、制御系の同期引込みに
要する時間が長くなり、映像記録再生の開始が著しく遅
れるという欠点を有していた。
本発明の目的は、上記した従来技術の欠点をなくし、増
幅動作を開始する迄の立ち上がり時間を短縮した負帰還
増幅回路を提供することにある。
幅動作を開始する迄の立ち上がり時間を短縮した負帰還
増幅回路を提供することにある。
ｒ発明の概要Ｊ
本発明は上記の目的を達成するために、負帰還増幅回路
の負帰還抵抗と並列に、絶縁ゲート型Ｐ’ Ｅ Ｔを設
け、かつ、その基板がソースに対して同電位になるよう
に構成して、該絶縁ゲート型Ｐ’ Ｅ Ｔのしきい値電
圧を低くし、電源オンの後、上記＃’ Ｅ Ｔを一時的
に導通させて、そのドレイン・ソース間のオン抵抗値を
小さくシ、負帰還抵抗を等制約に減少させて、回路の充
電時定数を小さくし、増幅動作の立ち上がり特性を改善
したものである。
の負帰還抵抗と並列に、絶縁ゲート型Ｐ’ Ｅ Ｔを設
け、かつ、その基板がソースに対して同電位になるよう
に構成して、該絶縁ゲート型Ｐ’ Ｅ Ｔのしきい値電
圧を低くし、電源オンの後、上記＃’ Ｅ Ｔを一時的
に導通させて、そのドレイン・ソース間のオン抵抗値を
小さくシ、負帰還抵抗を等制約に減少させて、回路の充
電時定数を小さくし、増幅動作の立ち上がり特性を改善
したものである。
以下本発明を第２図の実施例により説明する。
この増幅回路の従来例との相異点は、絶縁ゲート型ＮＥ
Ｔ（以下Ｍｏ５ＦＥＴと略す）９を帰還抵抗１２と並列
に接続し、かつ、該Ｍｏ Ｓ Ｐ’ ＥＴ９のゲートｙ
に接続された、制御信号を入力する、入力端子６を設け
たことである。その他の回路構成は、第１図の従来例と
同一であり、同一機能の部品には同一番号を付した。次
に本発明の構成と動作を説明する。
Ｔ（以下Ｍｏ５ＦＥＴと略す）９を帰還抵抗１２と並列
に接続し、かつ、該Ｍｏ Ｓ Ｐ’ ＥＴ９のゲートｙ
に接続された、制御信号を入力する、入力端子６を設け
たことである。その他の回路構成は、第１図の従来例と
同一であり、同一機能の部品には同一番号を付した。次
に本発明の構成と動作を説明する。
ＭＯＳ ＦＥＴ ９は、Ｎ形であって端子３を介して、
ゲート１に印加される高・低の電圧レベルにしたがって
ドレインｄとソースＳの間を、はぼ短絡状態または開放
状態に切替えるスインチング機能を有する。該Ｍ ０５
Ｆ Ｅ Ｔ ９ ハ、帰還抵抗１２と並列に、即ち、
そのドレインｄを差動増幅器８の出力側に、ソースＳを
一側力端子側に接続する。そして、基板すは゛ノース５
と接続し、基板すとソースＳは同電位とする。
ゲート１に印加される高・低の電圧レベルにしたがって
ドレインｄとソースＳの間を、はぼ短絡状態または開放
状態に切替えるスインチング機能を有する。該Ｍ ０５
Ｆ Ｅ Ｔ ９ ハ、帰還抵抗１２と並列に、即ち、
そのドレインｄを差動増幅器８の出力側に、ソースＳを
一側力端子側に接続する。そして、基板すは゛ノース５
と接続し、基板すとソースＳは同電位とする。
該増幅回路の電源をオンすると同時に入力端子６に高レ
ベルの電圧を入力して、ＭＵＳＦＥＴ９のゲートｌに高
レベルの電圧が印加されると、該Ｍ Ｕ Ｓ ／” Ｅ
Ｔ ９はオンとなり、ドレイン・ソース間は導通状態
となり、そのドレイン・ソース間抵抗値Ｒｄｓは前述の
負帰還抵抗１２の抵抗値Ｒ２と比べて、極めて小さい値
となる。よって、この場合の等価的な負帰還抵抗値Ｒ２
’は、８２’＜＜Ｒ２となるので、この場合のコンデン
サ１００九電時定数τ′は、 τ’ ： Ｃ”＋ （Ｒ１＋ Ｒ２’） ・・・・・
・・・山・・・・（３）となるから、（２１式と比べ、
τ′（τとなる。
ベルの電圧を入力して、ＭＵＳＦＥＴ９のゲートｌに高
レベルの電圧が印加されると、該Ｍ Ｕ Ｓ ／” Ｅ
Ｔ ９はオンとなり、ドレイン・ソース間は導通状態
となり、そのドレイン・ソース間抵抗値Ｒｄｓは前述の
負帰還抵抗１２の抵抗値Ｒ２と比べて、極めて小さい値
となる。よって、この場合の等価的な負帰還抵抗値Ｒ２
’は、８２’＜＜Ｒ２となるので、この場合のコンデン
サ１００九電時定数τ′は、 τ’ ： Ｃ”＋ （Ｒ１＋ Ｒ２’） ・・・・・
・・・山・・・・（３）となるから、（２１式と比べ、
τ′（τとなる。
ここで、一般にＭ ０５ ＃’ Ｅ Ｔのドレイン・ソ
ース間抵抗値ｆｕｒｓは、ゲート・ソース間電圧をＶＯ
３，シきい値電圧なＶｒｎとした時、鍋和領域において
、 ＲＤＳ〆□ ・・・・・・・・・・・・・・・・・・（
４）Ｖｒ、ｓ −Ｖｒｉ の関係がある。したがって、（４）式より、しきい値電
圧Ｖｒｘを小さくすればＲＤＳは小さくなる。
ース間抵抗値ｆｕｒｓは、ゲート・ソース間電圧をＶＯ
３，シきい値電圧なＶｒｎとした時、鍋和領域において
、 ＲＤＳ〆□ ・・・・・・・・・・・・・・・・・・（
４）Ｖｒ、ｓ −Ｖｒｉ の関係がある。したがって、（４）式より、しきい値電
圧Ｖｒｘを小さくすればＲＤＳは小さくなる。
ところでＭＵＳＦＥＴでは、シきい値電圧は、ソースに
対する基板の電圧（基板バイアス電圧）の値によって変
化し、−例として、Ｎ形ＭＵＳＦＥＴの場合、概ね、第
４図に示すように、基板バイアス電圧Ｖｓｓが増加する
と、しきい値電圧の変化ΔＶｒｔｔも増大することが知
られている。
対する基板の電圧（基板バイアス電圧）の値によって変
化し、−例として、Ｎ形ＭＵＳＦＥＴの場合、概ね、第
４図に示すように、基板バイアス電圧Ｖｓｓが増加する
と、しきい値電圧の変化ΔＶｒｔｔも増大することが知
られている。
したがって、本発明のごとく、第２図に示すように、Ｍ
ＯＳＦ’ Ｅ Ｔ ９の基板すとソースＩを同電位に
する。即ち、基板バイアス電圧ＶｓｓをＯＶにすること
により、しきい値電圧Ｖｒｎを最小値にすることができ
、ドレイン・ソース間抵抗ｆ（Ｄ５を最小にすることが
できる。
ＯＳＦ’ Ｅ Ｔ ９の基板すとソースＩを同電位に
する。即ち、基板バイアス電圧ＶｓｓをＯＶにすること
により、しきい値電圧Ｖｒｎを最小値にすることができ
、ドレイン・ソース間抵抗ｆ（Ｄ５を最小にすることが
できる。
したがって例えば、ＭＵＳＦＥＴ９の基板すを接地して
、基板バイアス電圧（ソースＳに対して）を与えた場合
に比べて、本発明のごとく、Ｖｂｓ ＝ ＯＶとした効
果により、前述の等価的な負帰還抵抗値Ｒ２’を一島小
さくでき、（３）式で表わされるτ′は最小値となる。
、基板バイアス電圧（ソースＳに対して）を与えた場合
に比べて、本発明のごとく、Ｖｂｓ ＝ ＯＶとした効
果により、前述の等価的な負帰還抵抗値Ｒ２’を一島小
さくでき、（３）式で表わされるτ′は最小値となる。
以上説明した理由により、Ｍｏ５ＦＥＴｑのオン状態に
より、コンデンサ１０の端子電圧Ｖａ。
より、コンデンサ１０の端子電圧Ｖａ。
即ち、差動増幅器８の一入力端Ｃ点の電位Ｖｃは、電源
ＯＮの後、直ちに、差動増幅器８の十入力側Ａ点の電圧
ＶＡに到達する。第３図に示す曲線■は、この場合のｉ
／ａの立ち上がり特性を示し、ＶａがほぼＶＡに到達す
る時間は従来例における曲線■と比べて非常に短く、増
幅動作の立ち上がり時間が大幅に短縮される。また、Ｖ
ａがＶＩＪＣ到達した後、（１）式で表わされる、増幅
度Ｇを得るには、もちるん、直ちに負帰還抵抗値を、Ｒ
２’からＭＵＳＦＥＴ９のない場合のＲ２に戻す必要が
あ° るが、これには、 Ｖｎキｈとなった直後、たと
えば電源オン後時間Ｔｓの後に、第５図に示すように、
Ｍｏ５ＦＥＴｑｆ）グー１１Ｅ圧、即チＶＤヲ高レベル
から低レベルへ切り替えて、ＭＵＳＦＥＴ９が開放状態
になるように端子６に制御信号を入力す゛ればよい。な
お、本実施例では、ＭυＳＩ’ＥＴ９を差動増幅器８の
出方側と一側入方端子の間に接続したが、差動増幅器８
の出力側とコンデンサ１ｏの端子Ｂとの間に配置しても
同様の機能をもつ。また、Ｎ形ＭＯ５ＦＥＴ９をＰ形Ｍ
Ｕ Ｓ Ｐ’ Ｅ ７にかえて、ゲートに印加する電
圧の極性を、前述のＮ形ＭＯ５ＦＥＴの場合の極性と反
転させれば、全く、同一機能が得られる。
ＯＮの後、直ちに、差動増幅器８の十入力側Ａ点の電圧
ＶＡに到達する。第３図に示す曲線■は、この場合のｉ
／ａの立ち上がり特性を示し、ＶａがほぼＶＡに到達す
る時間は従来例における曲線■と比べて非常に短く、増
幅動作の立ち上がり時間が大幅に短縮される。また、Ｖ
ａがＶＩＪＣ到達した後、（１）式で表わされる、増幅
度Ｇを得るには、もちるん、直ちに負帰還抵抗値を、Ｒ
２’からＭＵＳＦＥＴ９のない場合のＲ２に戻す必要が
あ° るが、これには、 Ｖｎキｈとなった直後、たと
えば電源オン後時間Ｔｓの後に、第５図に示すように、
Ｍｏ５ＦＥＴｑｆ）グー１１Ｅ圧、即チＶＤヲ高レベル
から低レベルへ切り替えて、ＭＵＳＦＥＴ９が開放状態
になるように端子６に制御信号を入力す゛ればよい。な
お、本実施例では、ＭυＳＩ’ＥＴ９を差動増幅器８の
出方側と一側入方端子の間に接続したが、差動増幅器８
の出力側とコンデンサ１ｏの端子Ｂとの間に配置しても
同様の機能をもつ。また、Ｎ形ＭＯ５ＦＥＴ９をＰ形Ｍ
Ｕ Ｓ Ｐ’ Ｅ ７にかえて、ゲートに印加する電
圧の極性を、前述のＮ形ＭＯ５ＦＥＴの場合の極性と反
転させれば、全く、同一機能が得られる。
以上述べたように、増幅回路の立ち上がり動作を速める
ために、Ｍ ＯＳＰ’ Ｅ Ｔ ９をスイッチング動作
させるが、第２図の実施例においては、このスイッチン
グ動作は、増＠回路の電源オンと同時に、端子６に第５
図に示す電圧Ｖａを印加し、ＭＵＳＦＥＴ９がゲートＩ
に高レベルの電圧を印加し、ＩｄＵＳＦＥＴｑをオンさ
せるようにした。しかし必ずしも増幅回路の電源オンと
同時ＦｃＭＯ５ｆｉ’ＥＴ９をスイッチング動作させる
必要はなく、増幅回路を動作させる必要がある時にのみ
ＭＵＳＦＥＴ９を開放状態となし、それ以外では導通状
態となすように制御動作させても良く、この場合におい
ても本発明の趣旨をそれるものではない。
ために、Ｍ ＯＳＰ’ Ｅ Ｔ ９をスイッチング動作
させるが、第２図の実施例においては、このスイッチン
グ動作は、増＠回路の電源オンと同時に、端子６に第５
図に示す電圧Ｖａを印加し、ＭＵＳＦＥＴ９がゲートＩ
に高レベルの電圧を印加し、ＩｄＵＳＦＥＴｑをオンさ
せるようにした。しかし必ずしも増幅回路の電源オンと
同時ＦｃＭＯ５ｆｉ’ＥＴ９をスイッチング動作させる
必要はなく、増幅回路を動作させる必要がある時にのみ
ＭＵＳＦＥＴ９を開放状態となし、それ以外では導通状
態となすように制御動作させても良く、この場合におい
ても本発明の趣旨をそれるものではない。
また、第２図の実施例では、非反転増幅回路で示したが
、第６図に示すように、差動増幅器８０−個入力端子に
入力信号が入力される反転増幅回路においても、Ｍ （
ｊ Ｓ ／’ Ｅ Ｔ ｑを差動増幅器８の出力側と一
側入力端子の間に接続することで前記とまったく同様の
効果を得ることができる。第６図で第２図の実施例と同
一機能の部品には同一番号を示した。１３ 、１４はそ
れぞれ一側入力端子に接続する抵抗及びコンデンサであ
る。なお第６図では、ＭＯ５ＦＥＴ９を差動増幅器８の
出力側と一側入力端子の間に配置したが、差動増幅器８
の出力側とコンデンサ１４と抵抗１３の接続点との間に
配置しても同様の機能をもつ。
、第６図に示すように、差動増幅器８０−個入力端子に
入力信号が入力される反転増幅回路においても、Ｍ （
ｊ Ｓ ／’ Ｅ Ｔ ｑを差動増幅器８の出力側と一
側入力端子の間に接続することで前記とまったく同様の
効果を得ることができる。第６図で第２図の実施例と同
一機能の部品には同一番号を示した。１３ 、１４はそ
れぞれ一側入力端子に接続する抵抗及びコンデンサであ
る。なお第６図では、ＭＯ５ＦＥＴ９を差動増幅器８の
出力側と一側入力端子の間に配置したが、差動増幅器８
の出力側とコンデンサ１４と抵抗１３の接続点との間に
配置しても同様の機能をもつ。
以上述べた°ように本発明によれば、負帰還増幅回路に
おいて、電源オン後の増幅動作の立ち上がり速度を改善
し、従来の増幅回路の立ち上がり時間を大幅に短縮でき
、したがって、例えばＶＴＲのサーボ系などで、正常な
制御動作が開始されるまでの時間を短縮し、システムの
連応性を大幅に改善できる。
おいて、電源オン後の増幅動作の立ち上がり速度を改善
し、従来の増幅回路の立ち上がり時間を大幅に短縮でき
、したがって、例えばＶＴＲのサーボ系などで、正常な
制御動作が開始されるまでの時間を短縮し、システムの
連応性を大幅に改善できる。
第１図は、従来の負帰還増幅回路の例を示す回路図、第
２図は、本発明による負帰還増幅回路の一実施例を示す
回路図、第６図は増幅回路の立ち上がり特性を示す特性
図、第４図はＭＯＳ ＦＥＴにおける、基板バイアス電
圧に対するしきい値電圧変化を表わす特性図、第５図は
本発明で用いる電源と制御信号のタイεフグ図、第６図
は本発明の他の一実施例を示す回路図である。 １．６・・・入力端子、 ８・・・・・・・・・差動増幅器、 ９・・・・・・・・・Ｍ ＯＳＰ’ Ｅ Ｔ 。 １０・・・・・・・・・コンデンサ、 １２・・・・・・・・・負帰還抵抗。 第１匣 第３胆
２図は、本発明による負帰還増幅回路の一実施例を示す
回路図、第６図は増幅回路の立ち上がり特性を示す特性
図、第４図はＭＯＳ ＦＥＴにおける、基板バイアス電
圧に対するしきい値電圧変化を表わす特性図、第５図は
本発明で用いる電源と制御信号のタイεフグ図、第６図
は本発明の他の一実施例を示す回路図である。 １．６・・・入力端子、 ８・・・・・・・・・差動増幅器、 ９・・・・・・・・・Ｍ ＯＳＰ’ Ｅ Ｔ 。 １０・・・・・・・・・コンデンサ、 １２・・・・・・・・・負帰還抵抗。 第１匣 第３胆
Claims (1)
- 差動増幅器において、その出力を抵抗を介して反転入力
側に入力する手段と、その非反転入力側に信号を入力し
て、その反転入力側をコンデンサを介して交流的に接地
し、あるいは反転入力側にコンデンサを介して信号を入
力する手段を有し、上記差動増幅器の出力側と上記コン
デンサの反転入力側に接続される側の端子間に１、絶縁
ゲート型ＦＥＴのドレイン及びソースを接続し、かつ、
該Ｆ Ｅ ’Ｔの基板とソースを同電位とし、／” Ｅ
Ｔのドレイン・ソース間を一時的に導通させる手段を
設けたことを特徴とする増幅器１ＩＩ１．。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029310A JPS59156007A (ja) | 1983-02-25 | 1983-02-25 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029310A JPS59156007A (ja) | 1983-02-25 | 1983-02-25 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59156007A true JPS59156007A (ja) | 1984-09-05 |
Family
ID=12272643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58029310A Pending JPS59156007A (ja) | 1983-02-25 | 1983-02-25 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59156007A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0605233A2 (en) * | 1992-12-28 | 1994-07-06 | Nec Corporation | Input amplifier circuit |
| GB2441360A (en) * | 2006-08-31 | 2008-03-05 | Wolfson Microelectronics Plc | Suppressing power-down transients in an audio circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104145A (en) * | 1977-02-22 | 1978-09-11 | Licentia Gmbh | Ac voltage amplifier capable of controlling amplification factor |
-
1983
- 1983-02-25 JP JP58029310A patent/JPS59156007A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104145A (en) * | 1977-02-22 | 1978-09-11 | Licentia Gmbh | Ac voltage amplifier capable of controlling amplification factor |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0605233A2 (en) * | 1992-12-28 | 1994-07-06 | Nec Corporation | Input amplifier circuit |
| EP0605233A3 (en) * | 1992-12-28 | 1994-08-24 | Nippon Electric Co | Input amplifier circuit. |
| US5502417A (en) * | 1992-12-28 | 1996-03-26 | Nec Corporation | Input amplifier circuit |
| GB2441360A (en) * | 2006-08-31 | 2008-03-05 | Wolfson Microelectronics Plc | Suppressing power-down transients in an audio circuit |
| GB2441360B (en) * | 2006-08-31 | 2011-09-21 | Wolfson Microelectronics Plc | Amplifier apparatus and method |
| US8208658B2 (en) | 2006-08-31 | 2012-06-26 | Wolfson Microelectronics Plc | Amplifier apparatus and method |
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