JP2500762Y2 - クランプ回路 - Google Patents
クランプ回路Info
- Publication number
- JP2500762Y2 JP2500762Y2 JP1985052653U JP5265385U JP2500762Y2 JP 2500762 Y2 JP2500762 Y2 JP 2500762Y2 JP 1985052653 U JP1985052653 U JP 1985052653U JP 5265385 U JP5265385 U JP 5265385U JP 2500762 Y2 JP2500762 Y2 JP 2500762Y2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- clamp
- transistor
- circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Picture Signal Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、例えば映像信号の水平同期期間を所定レベ
ルにクランプするためのクランプ回路に関する。
ルにクランプするためのクランプ回路に関する。
本考案はクランプ回路に関し、出力バッファ素子の電
圧降下を補償することにより、降下電圧のばらつきや1/
fノイズを抑制して、確実なクランプ動作が得られるよ
うにするものである。
圧降下を補償することにより、降下電圧のばらつきや1/
fノイズを抑制して、確実なクランプ動作が得られるよ
うにするものである。
例えば映像信号の水平同期期間を所定レベルにクラン
プする回路として、第６図に示すような回路がある。図
において、入力端子（１）がクランプ用のコンデンサ
（２）の一端に接続され、このコンデンサ（２）の他端
が端子（３）に供給されるクランプパルスφCLでオンさ
れるゲート用のMOSトランジスタ（４）を通じてVCLのク
ランプ電圧源（５）に接続される。さらにコンデンサ
（２）の他端がバッファ回路を構成する差動接続された
MOSトランジスタ（61）（62）の一方のゲートに接続さ
れる。この一方のトランジスタ（61）のドレインはVDD
の電源端子（６）に接続され、トランジスタ（61）（6
2）のソースが互いに接続されてIoの定電流源（63）を
通じて接地される。そして他方のトランジスタ（62）の
ドレインがIo/2の定電流源（64）を通じて電源端子
（６）に接続されると共に、このドレインがソースホロ
アのMOSトランジスタ（７）を通じて出力端子（８）に
接続される。さらにこの出力端子（７）がトランジスタ
（62）のゲートに接続されると共に、Ｉの定電流源
（９）を通じて接地される。
プする回路として、第６図に示すような回路がある。図
において、入力端子（１）がクランプ用のコンデンサ
（２）の一端に接続され、このコンデンサ（２）の他端
が端子（３）に供給されるクランプパルスφCLでオンさ
れるゲート用のMOSトランジスタ（４）を通じてVCLのク
ランプ電圧源（５）に接続される。さらにコンデンサ
（２）の他端がバッファ回路を構成する差動接続された
MOSトランジスタ（61）（62）の一方のゲートに接続さ
れる。この一方のトランジスタ（61）のドレインはVDD
の電源端子（６）に接続され、トランジスタ（61）（6
2）のソースが互いに接続されてIoの定電流源（63）を
通じて接地される。そして他方のトランジスタ（62）の
ドレインがIo/2の定電流源（64）を通じて電源端子
（６）に接続されると共に、このドレインがソースホロ
アのMOSトランジスタ（７）を通じて出力端子（８）に
接続される。さらにこの出力端子（７）がトランジスタ
（62）のゲートに接続されると共に、Ｉの定電流源
（９）を通じて接地される。
この回路において、例えば水平同期期間にクランプパ
ルスφCLが形成されると、コンデンサ（２）の他端の電
位がVCLにされ、このときの電位差がコンデンサ（２）
に保持されてクランプが行われる。そしてこのクランプ
された信号がバッファ回路を通じて出力端子（８）に取
出される。
ルスφCLが形成されると、コンデンサ（２）の他端の電
位がVCLにされ、このときの電位差がコンデンサ（２）
に保持されてクランプが行われる。そしてこのクランプ
された信号がバッファ回路を通じて出力端子（８）に取
出される。
ところがこの回路において、バッファ回路を構成する
トランジスタ（61）（62）のゲートソース間電圧VGSに
ばらつきによる差を生じるとクランプエラーの原因とな
る。また上述の差のゆらぎによっていわゆる1/fノイズ
が発生する。さらに回路構成が帰還型なので周波数特性
が良好にならなかった。
トランジスタ（61）（62）のゲートソース間電圧VGSに
ばらつきによる差を生じるとクランプエラーの原因とな
る。また上述の差のゆらぎによっていわゆる1/fノイズ
が発生する。さらに回路構成が帰還型なので周波数特性
が良好にならなかった。
ところで本願出願人は先にVGSの影響を除いたサンプ
ルホールド回路を提案した（特願昭58-219062号）。こ
の先願はトランジスタのゲートソース間にスイッチ手段
を介してコンデンサを接続し、信号の不要期間にスイッ
チ手段をオンにしてトランジスタのVGSに相当する電荷
をコンデンサに保持し、信号をこのコンデンサを介して
トランジスタのゲートに供給することによってVGSを除
去するものである。本願はこの先願を応用するものであ
る。
ルホールド回路を提案した（特願昭58-219062号）。こ
の先願はトランジスタのゲートソース間にスイッチ手段
を介してコンデンサを接続し、信号の不要期間にスイッ
チ手段をオンにしてトランジスタのVGSに相当する電荷
をコンデンサに保持し、信号をこのコンデンサを介して
トランジスタのゲートに供給することによってVGSを除
去するものである。本願はこの先願を応用するものであ
る。
従来のクランプ回路は上述のように構成されていた。
このためVGSの影響によるクランプエラーや1/fノイズの
発生、周波数特性の悪化などの問題点があった。
このためVGSの影響によるクランプエラーや1/fノイズの
発生、周波数特性の悪化などの問題点があった。
本考案は、入力端子（１）をクランプコンデンサ
（２）の一端に接続し、このクランプコンデンサの他端
をクランプパルスφCLでオンされる第１のゲート回路
（トランジスタ（４））を介してクランプ電圧源（５）
に接続し、上記クランプコンデンサの他端を上記クラン
プパルス以外の期間φEFFにオンされる第２のゲート回
路（トランジスタ（11））を介してコンデンサ（13）の
一端に接続し、このコンデンサの他端をエミッタホロア
またはソースホロアのバッファ回路（トランジスタ
（７））を介して出力端子（８）に接続すると共に、こ
の出力端子を第１のスイッチ手段（トランジスタ（1
6））を介して上記コンデンサの一端に接続し、任意の
直流電圧源（上記クランプ電圧源（５）と共用してもよ
いし、独立の電圧源を用意してもよい）を第２のスイッ
チ手段（トランジスタ（17））を介して上記コンデンサ
の他端に接続し、上記第１、第２のスイッチ手段を上記
クランプパルスφCLでオンさせて、上記コンデンサに上
記バッファ回路のオフセット電圧を充電させるようにし
たことを特徴とするクランプ回路である。
（２）の一端に接続し、このクランプコンデンサの他端
をクランプパルスφCLでオンされる第１のゲート回路
（トランジスタ（４））を介してクランプ電圧源（５）
に接続し、上記クランプコンデンサの他端を上記クラン
プパルス以外の期間φEFFにオンされる第２のゲート回
路（トランジスタ（11））を介してコンデンサ（13）の
一端に接続し、このコンデンサの他端をエミッタホロア
またはソースホロアのバッファ回路（トランジスタ
（７））を介して出力端子（８）に接続すると共に、こ
の出力端子を第１のスイッチ手段（トランジスタ（1
6））を介して上記コンデンサの一端に接続し、任意の
直流電圧源（上記クランプ電圧源（５）と共用してもよ
いし、独立の電圧源を用意してもよい）を第２のスイッ
チ手段（トランジスタ（17））を介して上記コンデンサ
の他端に接続し、上記第１、第２のスイッチ手段を上記
クランプパルスφCLでオンさせて、上記コンデンサに上
記バッファ回路のオフセット電圧を充電させるようにし
たことを特徴とするクランプ回路である。
この回路によれば、VGSの影響を除くことができ、こ
れによってクランプエラーや1/fノイズの発生を防止す
ることができる。
れによってクランプエラーや1/fノイズの発生を防止す
ることができる。
第１図において、入力端子（１）には第２図Ａに示す
ような水平同期期間を有する入力信号Vinが供給され
る。この入力信号がクランプ用のコンデンサ（２）の一
端に供給され、このコンデンサ（２）の他端に端子
（３）に供給される第２図Ｂに示すようなクランプパル
スφCLでオンされるゲート用のMOSトランジスタ（４）
を通じてクランプ電圧源（５）からのクランプ電圧VCL
が供給される。
ような水平同期期間を有する入力信号Vinが供給され
る。この入力信号がクランプ用のコンデンサ（２）の一
端に供給され、このコンデンサ（２）の他端に端子
（３）に供給される第２図Ｂに示すようなクランプパル
スφCLでオンされるゲート用のMOSトランジスタ（４）
を通じてクランプ電圧源（５）からのクランプ電圧VCL
が供給される。
このコンデンサ（２）の他端に得られる信号がゲート
回路を構成するMOSトランジスタ（11）に供給され、こ
のトランジスタ（11）のゲートに第２図Ｃに示すような
入力信号の信号期間に相当するパルス信号φEFFが端子
（12）を通じて供給される。このトランジスタ（11）か
らの信号がコンデンサ（13）の一端に供給され、このコ
ンデンサ（13）の他端の信号がバッファ回路を構成する
MOSトランジスタ（７）のゲートに供給される。このト
ランジスタ（７）のドレインに電源端子（６）からの電
源VDDが供給され、ソースに得られる信号が出力端子
（８）に供給されると共に、このソースが定電流源
（９）を通じて接地される。さらにこの出力端子（８）
に得られる信号が第１のスイッチ手段を構成するMOSト
ランジスタ（16）を通じてコンデンサ（13）の一端に供
給されると共に、直流電圧源を兼ねているクランプ電圧
源（５）からの電圧が第２のスイッチ手段を構成するMO
Sトランジスタ（17）を通じてコンデンサ（13）の他端
に供給される。そしてこのトランジスタ（16）（17）の
ゲートに上述のクランプパルスφCLが供給される。
回路を構成するMOSトランジスタ（11）に供給され、こ
のトランジスタ（11）のゲートに第２図Ｃに示すような
入力信号の信号期間に相当するパルス信号φEFFが端子
（12）を通じて供給される。このトランジスタ（11）か
らの信号がコンデンサ（13）の一端に供給され、このコ
ンデンサ（13）の他端の信号がバッファ回路を構成する
MOSトランジスタ（７）のゲートに供給される。このト
ランジスタ（７）のドレインに電源端子（６）からの電
源VDDが供給され、ソースに得られる信号が出力端子
（８）に供給されると共に、このソースが定電流源
（９）を通じて接地される。さらにこの出力端子（８）
に得られる信号が第１のスイッチ手段を構成するMOSト
ランジスタ（16）を通じてコンデンサ（13）の一端に供
給されると共に、直流電圧源を兼ねているクランプ電圧
源（５）からの電圧が第２のスイッチ手段を構成するMO
Sトランジスタ（17）を通じてコンデンサ（13）の他端
に供給される。そしてこのトランジスタ（16）（17）の
ゲートに上述のクランプパルスφCLが供給される。
この回路において、トランジスタ（４）（７）（11）
（16）（17）を全てＮチャンネルMOSトランジスタとし
た場合に、クランプパルスφCLがハイレベルになるとト
ランジスタ（４）（16）（17）がオンし、コンデンサ
（２）にクランプの差電圧に相当する電荷が保持される
と共に、コンデンサ（13）にトランジスタ（７）のVGS
に相当する電荷が保持される。次にパルス信号φEFFが
ハイレベルになりトランジスタ（11）がオンすると、入
力端子（１）からの入力信号Vinにクランプの差電圧ΔV
CLが加算され、コンデンサ（13）の一端側の電位はVin
＋ΔVCLになる。そしてこのときコンデンサ（13）には
上述の電位に相当する電荷が保持されているので、この
コンデンサ（13）の他端側の電位は（Vin＋ΔVCL+VGS）
になる。従って出力端子（８）の電位は（Vin＋ΔVCL）
となり、出力信号Voutが入力信号Vinに対して所定の電
位VCLにクランプされる。
（16）（17）を全てＮチャンネルMOSトランジスタとし
た場合に、クランプパルスφCLがハイレベルになるとト
ランジスタ（４）（16）（17）がオンし、コンデンサ
（２）にクランプの差電圧に相当する電荷が保持される
と共に、コンデンサ（13）にトランジスタ（７）のVGS
に相当する電荷が保持される。次にパルス信号φEFFが
ハイレベルになりトランジスタ（11）がオンすると、入
力端子（１）からの入力信号Vinにクランプの差電圧ΔV
CLが加算され、コンデンサ（13）の一端側の電位はVin
＋ΔVCLになる。そしてこのときコンデンサ（13）には
上述の電位に相当する電荷が保持されているので、この
コンデンサ（13）の他端側の電位は（Vin＋ΔVCL+VGS）
になる。従って出力端子（８）の電位は（Vin＋ΔVCL）
となり、出力信号Voutが入力信号Vinに対して所定の電
位VCLにクランプされる。
こうして信号のクランプが行われるわけであるが、こ
の回路によれば、VGSの影響が除去されるので、温度ド
リフト等によるクランプエラーや1/fノイズ等の問題を
生じるおそれが全くない。
の回路によれば、VGSの影響が除去されるので、温度ド
リフト等によるクランプエラーや1/fノイズ等の問題を
生じるおそれが全くない。
すなわち第３図は実験によって得られた信号の波形図
であって、入力信号Vinが下側に示すクランプパルスφ
CLによってクランプ電圧VCLにクランプされ、出力信号V
outが得られる。なおこの図によって、クランプパルス
φCLの印加時に出力信号Voutの電位が大幅に低下されて
いる。この低下はクランプコンデンサ（２）の充放電に
よって生じる変動である。このためこの回路を用いる場
合には、この電位の変動分回路のダイナミックレンジを
広く設ける必要がある。
であって、入力信号Vinが下側に示すクランプパルスφ
CLによってクランプ電圧VCLにクランプされ、出力信号V
outが得られる。なおこの図によって、クランプパルス
φCLの印加時に出力信号Voutの電位が大幅に低下されて
いる。この低下はクランプコンデンサ（２）の充放電に
よって生じる変動である。このためこの回路を用いる場
合には、この電位の変動分回路のダイナミックレンジを
広く設ける必要がある。
これに対して第４図は上述の出力電位の変動を防止す
るものであって、図においてコンデンサ（13）の他端が
トランジスタ（17）を介して（VCL+VGS）の電位を有す
る直流電圧端子（41）に接続される。これによれば、ク
ランプコンデンサ（２）の充放電の影響はトランジスタ
（11）で遮断されるので、出力電圧に電位変動は発生せ
ず、ダイナミックレンジを小さくすることができる。
るものであって、図においてコンデンサ（13）の他端が
トランジスタ（17）を介して（VCL+VGS）の電位を有す
る直流電圧端子（41）に接続される。これによれば、ク
ランプコンデンサ（２）の充放電の影響はトランジスタ
（11）で遮断されるので、出力電圧に電位変動は発生せ
ず、ダイナミックレンジを小さくすることができる。
さらに上述の回路において、トランジスタ（７）のゲ
ート容量によって動作速度が多少減じられる。これが問
題とされる場合には、第５図に示すようにコンデンサ
（13）、トランジスタ（17）に並列にコンデンサ（5
1）、トランジスタ（52）の回路を設け、この接続中点
をトランジスタ（７）に直列に設けたトランジスタ（5
3）のゲートに接続し、トランジスタ（52）の他端を直
流電圧端子（54）に接続する。この回路において端子
（41）（54）の電圧をそれぞれのトランジスタ（７）
（53）の動作点に合せることにより、トランジスタ
（７）のゲートドレインが信号に対して等しく動くこと
になり、ゲート容量を見掛け上“0"にすることができ
る。
ート容量によって動作速度が多少減じられる。これが問
題とされる場合には、第５図に示すようにコンデンサ
（13）、トランジスタ（17）に並列にコンデンサ（5
1）、トランジスタ（52）の回路を設け、この接続中点
をトランジスタ（７）に直列に設けたトランジスタ（5
3）のゲートに接続し、トランジスタ（52）の他端を直
流電圧端子（54）に接続する。この回路において端子
（41）（54）の電圧をそれぞれのトランジスタ（７）
（53）の動作点に合せることにより、トランジスタ
（７）のゲートドレインが信号に対して等しく動くこと
になり、ゲート容量を見掛け上“0"にすることができ
る。
従ってこの回路によれば、ゲート容量を“0"と見倣せ
るので、動作速度が早くなり、電力消費が削減され、回
路の周波数特性を良好にすることができる。
るので、動作速度が早くなり、電力消費が削減され、回
路の周波数特性を良好にすることができる。
なお上述の例はMOSトランジスタを用いる場合につい
て述べたが、これはバイポーラあるいは薄膜トランジス
タを用いても全く同様の作用効果が得られる。
て述べたが、これはバイポーラあるいは薄膜トランジス
タを用いても全く同様の作用効果が得られる。
本考案によれば、VGSの影響を除くことができ、これ
によってクランプエラーや1/fノイズの発生を防止する
ことができるようになった。
によってクランプエラーや1/fノイズの発生を防止する
ことができるようになった。
第１図は本考案の一例の構成図、第２図〜第５図はその
説明のための図、第６図は従来の回路の構成図である。 （１）は入力端子、（２）はクランプ用コンデンサ、
（４）はクランプ用ゲート回路、（５）はクランプ電圧
源、（７）はバッファ用トランジスタ、（８）は出力端
子、（11）はゲート用トランジスタ、（13）はコンデン
サ、（16）（17）はスイッチ用トランジスタである。
説明のための図、第６図は従来の回路の構成図である。 （１）は入力端子、（２）はクランプ用コンデンサ、
（４）はクランプ用ゲート回路、（５）はクランプ電圧
源、（７）はバッファ用トランジスタ、（８）は出力端
子、（11）はゲート用トランジスタ、（13）はコンデン
サ、（16）（17）はスイッチ用トランジスタである。
フロントページの続き (56)参考文献 特開 昭59−165571（ＪＰ，Ａ) 特開 昭59−19469（ＪＰ，Ａ) 特開 昭59−171367（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力端子をクランプコンデンサの一端に接
続し、このクランプコンデンサの他端をクランプパルス
でオンされる第１のゲート回路を介してクランプ電圧源
に接続し、 上記クランプコンデンサの他端を上記クランプパルス以
外の期間にオンされる第２のゲート回路を介してコンデ
ンサの一端に接続し、 このコンデンサの他端をエミッタホロアまたはソースホ
ロアのバッファ回路を介して出力端子に接続すると共
に、 この出力端子を第１のスイッチ手段を介して上記コンデ
ンサの一端に接続し、 任意の直流電圧源を第２のスイッチ手段を介して上記コ
ンデンサの他端に接続し、 上記第１、第２のスイッチ手段を上記クランプパルスで
オンさせて、上記コンデンサに上記バッファ回路のオフ
セット電圧を充電させるようにしたことを特徴とするク
ランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985052653U JP2500762Y2 (ja) | 1985-04-09 | 1985-04-09 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985052653U JP2500762Y2 (ja) | 1985-04-09 | 1985-04-09 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168764U JPS61168764U (ja) | 1986-10-20 |
| JP2500762Y2 true JP2500762Y2 (ja) | 1996-06-12 |
Family
ID=30572800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985052653U Expired - Lifetime JP2500762Y2 (ja) | 1985-04-09 | 1985-04-09 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500762Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165571A (ja) * | 1983-03-09 | 1984-09-18 | Hitachi Ltd | 直流再生回路 |
-
1985
- 1985-04-09 JP JP1985052653U patent/JP2500762Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168764U (ja) | 1986-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5847601A (en) | Switched capacitor common mode feedback circuit for differential operational amplifier and method | |
| JP2762868B2 (ja) | 電圧比較回路 | |
| EP0190973A2 (en) | Sample-and-hold circuit | |
| EP0205201B1 (en) | Sample-and-hold circuit arrangement | |
| JP3431119B2 (ja) | 電流検出回路 | |
| US4633101A (en) | Semiconductor sample and hold switching circuit | |
| JP2500762Y2 (ja) | クランプ回路 | |
| JP2777302B2 (ja) | オフセット検出回路、出力回路および半導体集積回路 | |
| JPH0617280Y2 (ja) | サンプルホ−ルド回路 | |
| JPH07113862B2 (ja) | 基準電圧発生回路 | |
| JPS60229420A (ja) | 非重畳２相タイミング信号発生器用雑音抑圧インターフエース回路 | |
| JPH01317077A (ja) | クランプ回路 | |
| JPS5847837Y2 (ja) | インバ−タ | |
| JPH05127764A (ja) | ボルテージレギユレータ | |
| JPS6396800A (ja) | Ｃｍｏｓサンプルホ−ルド回路 | |
| JP2723562B2 (ja) | オフセット補正回路 | |
| JP2757991B2 (ja) | 直並列型ａｄコンバータ用チョッパ型比較器 | |
| JPS5947396B2 (ja) | ホ−ルド回路 | |
| JPH0727422B2 (ja) | 基準電圧発生回路 | |
| JPS61167282A (ja) | レベルシフト回路 | |
| JPH0548389A (ja) | スイツチトキヤパシタ回路 | |
| JPH0340300A (ja) | サンプルホールド回路 | |
| JPS6257317A (ja) | クロツク回路 | |
| JP2601399Y2 (ja) | 昇圧回路 | |
| JPH0324809B2 (ja) |