JPH0727422B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH0727422B2 JPH0727422B2 JP63330890A JP33089088A JPH0727422B2 JP H0727422 B2 JPH0727422 B2 JP H0727422B2 JP 63330890 A JP63330890 A JP 63330890A JP 33089088 A JP33089088 A JP 33089088A JP H0727422 B2 JPH0727422 B2 JP H0727422B2
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- JP
- Japan
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- electrode
- channel type
- mosfet
- drain electrode
- channel
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- Electronic Switches (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体集積回路に搭載
される電源変動抑圧比の極めて高い基準電圧発生回路の
回路構成に関する。
される電源変動抑圧比の極めて高い基準電圧発生回路の
回路構成に関する。
従来この種の回路はΔＶＴ型定電圧発生回路と呼ばれ、
第２図に一例を示すようにＮチャネルMOS型電界効果ト
ランジスター（以下MOSFETと略称する）201、及びＮチ
ャネルディプリーションMOS型電界効果トランジスター
（以下DNMOSFETと略称する）202により構成される差動
入力部213と、この差動入力部の出力を増幅する増幅部2
14（第２図では、206及び207で構成される１段インバー
タ）と、これら差動入力部及び増幅部とカレントミラー
構成で接続される定電圧発生回路215（第２図では、20
8,209,210,211で構成される）と、回路を安定に動作さ
せるための位相補償回路219から成り、差動入力部の正
転入力であるDNMOSFET202のゲート電極が接地されてい
る。
第２図に一例を示すようにＮチャネルMOS型電界効果ト
ランジスター（以下MOSFETと略称する）201、及びＮチ
ャネルディプリーションMOS型電界効果トランジスター
（以下DNMOSFETと略称する）202により構成される差動
入力部213と、この差動入力部の出力を増幅する増幅部2
14（第２図では、206及び207で構成される１段インバー
タ）と、これら差動入力部及び増幅部とカレントミラー
構成で接続される定電圧発生回路215（第２図では、20
8,209,210,211で構成される）と、回路を安定に動作さ
せるための位相補償回路219から成り、差動入力部の正
転入力であるDNMOSFET202のゲート電極が接地されてい
る。
尚、第２図中MOSFET203,204,206,208,210,212はＰチャ
ネルMOS型電界効果トランジスター（以下PMOSFETと略称
する、残りのMOSFETは全てNMOSFETであり、PMOSFETの基
板電位は全て電源電圧に接続され、NMOSFETの基板電位
は全て接地されている。
ネルMOS型電界効果トランジスター（以下PMOSFETと略称
する、残りのMOSFETは全てNMOSFETであり、PMOSFETの基
板電位は全て電源電圧に接続され、NMOSFETの基板電位
は全て接地されている。
但し、DNMOSFET202は、基板バイアスがかかった状態で
飽和領域動作するような閾値に設計されていなければな
らない。
飽和領域動作するような閾値に設計されていなければな
らない。
又、一般には出力216と反転入力201の間には、トリミン
グ回路と呼ばれる出力電圧補整回路が設けられるが本発
明とは直接関係がないので省略している。
グ回路と呼ばれる出力電圧補整回路が設けられるが本発
明とは直接関係がないので省略している。
回路動作の概要は、次の通りである。
反転入力のNMOSFET201に出力216が入力されているので
負帰還がかかり、出力216にはNMOSFET201及び202に流れ
るドレイン電流比がPMOSFET203及び204のW/Lの比と同じ
になるような電圧が現われ、その他は次式で表わされ
る。
負帰還がかかり、出力216にはNMOSFET201及び202に流れ
るドレイン電流比がPMOSFET203及び204のW/Lの比と同じ
になるような電圧が現われ、その他は次式で表わされ
る。
但し、μは移動度、Ｃｉは単位面積当りのゲート容量、
ＶGSはゲートソース間電圧、ＶＴは閾値電圧であり、各
トランジスターのμ,IＤ,VGS,VＴを、それぞれのMOSFET
番号の最下位桁と同じ添字で示し（即ち、例えばμ1MOS
FET101の移動度を示し） であるものとする。
ＶGSはゲートソース間電圧、ＶＴは閾値電圧であり、各
トランジスターのμ,IＤ,VGS,VＴを、それぞれのMOSFET
番号の最下位桁と同じ添字で示し（即ち、例えばμ1MOS
FET101の移動度を示し） であるものとする。
上述した従来技術では、出力電圧の電源変動抑圧比（以
下PSRRと略称する）が小さいという欠点がある。
下PSRRと略称する）が小さいという欠点がある。
その理由を、以下に説明する。
例えば、電源にΔＶの変動があるとすると、差動入力部
で差動シングル変換を行う負荷PMOSFET203及び、204の
ゲート電極であるノード217の電位はPMOSFET203及び204
のドレイン電流が、電源に変動を受ける前と同じ大きさ
になるようにΔＶ変動し、差動入力部の出力ノード218
もΔＶ変動する。従って、変動の周波数が大きくなれば
なるほど、この変動は位相補償用のコンデンサー200を
通して出力ノード216に漏れてくる。
で差動シングル変換を行う負荷PMOSFET203及び、204の
ゲート電極であるノード217の電位はPMOSFET203及び204
のドレイン電流が、電源に変動を受ける前と同じ大きさ
になるようにΔＶ変動し、差動入力部の出力ノード218
もΔＶ変動する。従って、変動の周波数が大きくなれば
なるほど、この変動は位相補償用のコンデンサー200を
通して出力ノード216に漏れてくる。
本発明の基準電圧発生回路は、ゲート電極，ソース電
極，基板電極がいずれも接地された第一のDNMOSFETと、
当該DNMOSFETのドレイン電極にダイオード形態で接続さ
れた第一のPMOSFETと、当該第一のPMOSFETに電流ミラー
形態で接続された第二，第三，第四のPMOSFETと、ゲー
ト電極が一定バイアスされ、ソース電極が前記第二、及
び第三のPMOSFETのドレイン電極にそれぞれ接続された
第五、及び第六のPMOSFETと、ゲート電極、及びドレイ
ン電極が前記第五のPMOSFETのドレイン電極に接続さ
れ、ソース電極、及び基板電極がいずれも接地された第
一のNMOSFETと、ゲート電極が当該第一のNMOSFETのゲー
ト電極と共通で、ドレイン電極が前記第六の他チャネル
型MOSFETのドレイン電極に接続され、ソース電極、及び
基板電極がいずれも接地された第二のNMOSFETと、ゲー
ト電極が一定バイアスされ、ソース電極、及び基板電極
が接地された第三のNMOSFETと、ソース電極が当該第三
のNMOSFETとドレイン電極に接続され、ゲート電極が出
力端子に接続され、基板電極が接地され、ドレイン電極
が前記第二のPMOSFETのドレイン電極に接続された第四
のNMOSFETと、ソース電極が前記第三のNMOSFETのドレイ
ン電極に接続され、ゲート電極、及び基板電極が接地さ
れ、ドレイン電極が前記第三のPMOSFETのドレイン電極
に接続された第二のDNMOSFETと、ソース電極、及び基板
電極が接続され、ゲート電極が前記第二のNMOSFETのド
レイン電極に接続され、ドレイン電極が前記第四のPMOS
FETのドレイン電極に接続された第五のNMOSFETから成
り、当該第五のNMOSFETのゲート電極とドレイン電極の
間に少なくともキャパシターを含む位相補償回路を具備
して構成される。
極，基板電極がいずれも接地された第一のDNMOSFETと、
当該DNMOSFETのドレイン電極にダイオード形態で接続さ
れた第一のPMOSFETと、当該第一のPMOSFETに電流ミラー
形態で接続された第二，第三，第四のPMOSFETと、ゲー
ト電極が一定バイアスされ、ソース電極が前記第二、及
び第三のPMOSFETのドレイン電極にそれぞれ接続された
第五、及び第六のPMOSFETと、ゲート電極、及びドレイ
ン電極が前記第五のPMOSFETのドレイン電極に接続さ
れ、ソース電極、及び基板電極がいずれも接地された第
一のNMOSFETと、ゲート電極が当該第一のNMOSFETのゲー
ト電極と共通で、ドレイン電極が前記第六の他チャネル
型MOSFETのドレイン電極に接続され、ソース電極、及び
基板電極がいずれも接地された第二のNMOSFETと、ゲー
ト電極が一定バイアスされ、ソース電極、及び基板電極
が接地された第三のNMOSFETと、ソース電極が当該第三
のNMOSFETとドレイン電極に接続され、ゲート電極が出
力端子に接続され、基板電極が接地され、ドレイン電極
が前記第二のPMOSFETのドレイン電極に接続された第四
のNMOSFETと、ソース電極が前記第三のNMOSFETのドレイ
ン電極に接続され、ゲート電極、及び基板電極が接地さ
れ、ドレイン電極が前記第三のPMOSFETのドレイン電極
に接続された第二のDNMOSFETと、ソース電極、及び基板
電極が接続され、ゲート電極が前記第二のNMOSFETのド
レイン電極に接続され、ドレイン電極が前記第四のPMOS
FETのドレイン電極に接続された第五のNMOSFETから成
り、当該第五のNMOSFETのゲート電極とドレイン電極の
間に少なくともキャパシターを含む位相補償回路を具備
して構成される。
本発明によれば、差動入力部で差動シングル変換を行う
負荷MOSFETが、電源側ではなく接地側にあるため、電源
に変動があっても差動入力部の出力ノードには変動が現
われないという効果がある。
負荷MOSFETが、電源側ではなく接地側にあるため、電源
に変動があっても差動入力部の出力ノードには変動が現
われないという効果がある。
以下、図面に従って本発明をより詳細に説明する。
但し、以下の説明ではMOSFETはチャネル長が充分大きく
飽和領域でのドレイン電流のチャネル長変調効果は無視
出来るものとする。
飽和領域でのドレイン電流のチャネル長変調効果は無視
出来るものとする。
第１図（ａ）は、本発明の一実施例を示す回路図であ
る。
る。
今、電源にΔＶの変動があるとすると、定電圧発生回路
120の定電流発生用DNMOSFET118のゲートソース間電圧は
変わらないからPMOSFET117のドレイン電流は変動前と変
わらない。その為、PMOSFET117のドレイン電流が変動前
と同じになるようにゲート電極であるノード122の電位
もΔＶ変動する。従って、電流ミラー構成で接続された
MOSFET107,108,109,111,113,114,115,116のドレイン電
流も変動前と変わらない。更に、差動入力部で差動シン
グル変換を行う負荷MOSFET103及び、104のゲート電極で
あるノード123の電位が変動前と変わらないから、差動
入力部の出力であるノード124も変動前と変わらない。
その結果、電源の変動は出力ノード125には漏れてこな
い。
120の定電流発生用DNMOSFET118のゲートソース間電圧は
変わらないからPMOSFET117のドレイン電流は変動前と変
わらない。その為、PMOSFET117のドレイン電流が変動前
と同じになるようにゲート電極であるノード122の電位
もΔＶ変動する。従って、電流ミラー構成で接続された
MOSFET107,108,109,111,113,114,115,116のドレイン電
流も変動前と変わらない。更に、差動入力部で差動シン
グル変換を行う負荷MOSFET103及び、104のゲート電極で
あるノード123の電位が変動前と変わらないから、差動
入力部の出力であるノード124も変動前と変わらない。
その結果、電源の変動は出力ノード125には漏れてこな
い。
第１図（ｂ）に従来技術と本発明の基準電圧発生回路の
PSRRの周波数特性を比較して示す。
PSRRの周波数特性を比較して示す。
従来技術のPSRR特性127が周波数の増加に従って劣化し
ているのに対し、本発明のPSRR特性128はDC時のPSRRが
高周波まで伸びており、PSRR特性が大幅に良くなってい
ることが解る。
ているのに対し、本発明のPSRR特性128はDC時のPSRRが
高周波まで伸びており、PSRR特性が大幅に良くなってい
ることが解る。
以上の説明により明かなように、本発明の主眼はNMOSFE
T入力のΔＶＴ型基準電圧発生回路において、差動入力
部の差動シングル変換を行なうMOSFETが接地側にあるこ
とにあるから、例えば、第１図（ｃ）に示すようにPMOS
FET105,106のゲートに供給するバイアス電圧を、PMOSFE
T115と縦積みにしたダイオード接続のNMOSFET129で発生
させたり、第１図（ｄ）に示すように、出力電圧補整回
路（一般にはトリミング回路と呼ばれる）131を駆動す
るのに充分な電流を流す為、基準電圧発生回路の出力12
5をDNMOSFET131のソースフォロアで受けるなど、本主眼
を逸脱しない範囲で種々のバリエーションが可能である
ことはいうまでもない。
T入力のΔＶＴ型基準電圧発生回路において、差動入力
部の差動シングル変換を行なうMOSFETが接地側にあるこ
とにあるから、例えば、第１図（ｃ）に示すようにPMOS
FET105,106のゲートに供給するバイアス電圧を、PMOSFE
T115と縦積みにしたダイオード接続のNMOSFET129で発生
させたり、第１図（ｄ）に示すように、出力電圧補整回
路（一般にはトリミング回路と呼ばれる）131を駆動す
るのに充分な電流を流す為、基準電圧発生回路の出力12
5をDNMOSFET131のソースフォロアで受けるなど、本主眼
を逸脱しない範囲で種々のバリエーションが可能である
ことはいうまでもない。
以上説明したように、本発明は差動入力部で差動シング
ル変換を行う負荷MOSFETが、電源側ではなく接地側にあ
るため、電源に変動があっても差動入力部の出力ノード
には変動が現われず、回路のPSRRが向上する効果を有す
る。
ル変換を行う負荷MOSFETが、電源側ではなく接地側にあ
るため、電源に変動があっても差動入力部の出力ノード
には変動が現われず、回路のPSRRが向上する効果を有す
る。
第１図は本発明の一実施例を示す回路図、第２図は従来
技術を説明する為の回路図である。 100,200……キャパシター、105,106,107,108,111,113,1
15,117……PMOSFET、203,204,206,208,210,212,101,10
2,103,104,110,112,114,116……NMOSFET、118,129,201,
202,205,207,209,211,102,118,130……DNMOSFET、119,2
13……差動入力部、121,214……増幅回路、120,215……
定電圧発生回路、126,219……位相補償回路、131……ト
リミング回路、122,123……ゲートノード、124,218……
差動入力部の出力ノード、125,216……出力ノード、127
……従来技術のPSRR特性、128……本発明のPSRR特性。
技術を説明する為の回路図である。 100,200……キャパシター、105,106,107,108,111,113,1
15,117……PMOSFET、203,204,206,208,210,212,101,10
2,103,104,110,112,114,116……NMOSFET、118,129,201,
202,205,207,209,211,102,118,130……DNMOSFET、119,2
13……差動入力部、121,214……増幅回路、120,215……
定電圧発生回路、126,219……位相補償回路、131……ト
リミング回路、122,123……ゲートノード、124,218……
差動入力部の出力ノード、125,216……出力ノード、127
……従来技術のPSRR特性、128……本発明のPSRR特性。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−53804（ＪＰ，Ａ) 特開 平１−204115（ＪＰ，Ａ) 特開 昭57−28283（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ゲート電極，ソース電極，基板電極がいず
れも接地された第一の一チャネル型ディプリーションMO
SFETと、該第一の一チャネル型ディプリーションMOSFET
のドレイン電極にダイオード接続された第一の他チャネ
ル型MOSFETと、該第一の他チャネル型MOSFETに電流ミラ
ー形態で接続された第二，第三，第四の前記他チャネル
型のMOSFETと、ゲート電極が一定バイアスされ、ソース
電極が前記第二及び第三の他チャネル型MOSFETのドレイ
ン電極にそれぞれ接続された第五、及び第六の前記他チ
ャネル型MOSFETと、ゲート電極及びドレイン電極が前記
第五の他チャネル型MOSFETのドレイン電極に接続され、
ソース電極及び基板電極がいずれも接地された第一の前
記一チャネル型のMOSFETと、ゲート電極が該第一の一チ
ャネル型MOSFETのゲート電極と共通で、ドレイン電極が
前記第六の他チャネル型MOSFETのドレイン電極に接続さ
れ、ソース電極及び基板電極がいずれも接地された第二
の前記一チャネル型のMOSFETと、ゲート電極が一定バイ
アスされ、ソース電極及び基板電極が接地された第三の
前記一チャネル型のMOSFETと、ソース電極が第三の一チ
ャネル型MOSFETのドレイン電極に接続され、ゲート電極
が出力端子に接続され、基板電極が接地され、ドレイン
電極が前記第二の他チャネル型MOSFETのドレイン電極に
接続された第四の前記一チャネル型MOSFETと、ソース電
極が前記第三の一チャネル型MOSFETのドレイン電極に接
続され、ゲート電極及び基板電極が接地され、ドレイン
電極が前記第三の他チャネル型MOSFETのドレイン電極に
接続された第二の前記一チャネル型のディプリーション
MOSFETと、ソース電極及び基板電極が接地され、ゲート
電極が前記第二の一チャネル型MOSFETのドレイン電極に
接続され、ドレイン電極が前記第四の他チャネル型MOSF
ETのドレイン電極に接続された第五の前記一チャネル型
のMOSFETから成り、該第五の一チャネル型MOSFETのゲー
ト電極とドレイン電極の間に少なくともキャパシターを
含む位相補償回路を具備していることを特徴とする基準
電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330890A JPH0727422B2 (ja) | 1988-12-27 | 1988-12-27 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330890A JPH0727422B2 (ja) | 1988-12-27 | 1988-12-27 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176811A JPH02176811A (ja) | 1990-07-10 |
| JPH0727422B2 true JPH0727422B2 (ja) | 1995-03-29 |
Family
ID=18237650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330890A Expired - Lifetime JPH0727422B2 (ja) | 1988-12-27 | 1988-12-27 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727422B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19613626A1 (de) * | 1996-04-04 | 1997-10-09 | Star Gmbh | Linearführungseinrichtung |
| JP4714353B2 (ja) * | 2001-02-15 | 2011-06-29 | セイコーインスツル株式会社 | 基準電圧回路 |
| KR100825956B1 (ko) * | 2006-11-07 | 2008-04-28 | 한양대학교 산학협력단 | 기준전압 발생기 |
| KR100776160B1 (ko) * | 2006-12-27 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 밴드갭 기준전압 생성장치 |
-
1988
- 1988-12-27 JP JP63330890A patent/JPH0727422B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176811A (ja) | 1990-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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