JPS63281505A - 複合型半導体定電圧発生回路装置 - Google Patents
複合型半導体定電圧発生回路装置Info
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- JPS63281505A JPS63281505A JP62115899A JP11589987A JPS63281505A JP S63281505 A JPS63281505 A JP S63281505A JP 62115899 A JP62115899 A JP 62115899A JP 11589987 A JP11589987 A JP 11589987A JP S63281505 A JPS63281505 A JP S63281505A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、相補型絶縁ゲート電界効果トランジスタとバ
イポーラトランジスタを同一半導体基板上に搭載してな
る集積回路において、外部から与えられた入力直流電圧
に対し、小型、低消費電力にして安定な入力直流電圧よ
り低い定電圧を発生する複合型半導体定電圧発生回路装
置に関するものである。
イポーラトランジスタを同一半導体基板上に搭載してな
る集積回路において、外部から与えられた入力直流電圧
に対し、小型、低消費電力にして安定な入力直流電圧よ
り低い定電圧を発生する複合型半導体定電圧発生回路装
置に関するものである。
（従来技術及び発明が解決しようとする問題点）従来こ
の種の装置は、第７図に示すような構成であった０図に
おいて、１はエミッタ接地増幅素子、２は帰還回路、３
はエミッタフォロア増幅器、Ｑ、、 Ｑｔはｎｐｎバイ
ポーラトランジスタ、Ｒ＋、Ｒｚ。
の種の装置は、第７図に示すような構成であった０図に
おいて、１はエミッタ接地増幅素子、２は帰還回路、３
はエミッタフォロア増幅器、Ｑ、、 Ｑｔはｎｐｎバイ
ポーラトランジスタ、Ｒ＋、Ｒｚ。
Ｒ８は抵抗素子、１１は外部より印加される直流電圧の
入力端子、１２は定電圧発生回路の出力端子、１３はエ
ミッタ接地増幅素子ｌの入力接点、１４はエミッタフォ
ロア増幅器３の入力接点である。このように構成されて
いたので、出力端子１２に接続されている負荷の変動等
、何らかの要因で出力端子１２の電位ｖ１．がΔＶｌｌ
だけ変動すると、帰還回路２によってこの変動は入力接
点１３の電位ｖＩ３をｂ”７．ｊ” Ｒ１＋ ｋΔＬ１
だけ変動させる。エミッタ接地増幅素子１の電圧増幅率
＾７ｔは八□−−ｇｓ Ｒ３であるから、入力接点１３
の電位変動は増幅され、入力接ｈ”７ａ だけ変動せ
しめる。ここでｇ、はエミッタ接地トランジスタＱ＋の
相互コンダクタンスである。
入力端子、１２は定電圧発生回路の出力端子、１３はエ
ミッタ接地増幅素子ｌの入力接点、１４はエミッタフォ
ロア増幅器３の入力接点である。このように構成されて
いたので、出力端子１２に接続されている負荷の変動等
、何らかの要因で出力端子１２の電位ｖ１．がΔＶｌｌ
だけ変動すると、帰還回路２によってこの変動は入力接
点１３の電位ｖＩ３をｂ”７．ｊ” Ｒ１＋ ｋΔＬ１
だけ変動させる。エミッタ接地増幅素子１の電圧増幅率
＾７ｔは八□−−ｇｓ Ｒ３であるから、入力接点１３
の電位変動は増幅され、入力接ｈ”７ａ だけ変動せ
しめる。ここでｇ、はエミッタ接地トランジスタＱ＋の
相互コンダクタンスである。
エミッタフォロア増幅器の電圧増幅率Ｔｏｅは＾ｖｃ大
きな値であり、（β。＋１）ｒｍ １＋ ｒｌである
から＾ｖｃ １となる。ここでｒ・はエミッタ接地ト
ランジスタの出力インピーダンスｒ、はエミッタフォロ
ア増幅器のベース入力インピーダンスである。
きな値であり、（β。＋１）ｒｍ １＋ ｒｌである
から＾ｖｃ １となる。ここでｒ・はエミッタ接地ト
ランジスタの出力インピーダンスｒ、はエミッタフォロ
ア増幅器のベース入力インピーダンスである。
すなわち、Ｌ４の変動はそのまま定電圧発生回路の出力
に伝わり、Ｖ、の変動量ΔＶＩ＊を補正すべ（負帰還が
働く、また入力電位Ｌｌの変動ΔＶ。
に伝わり、Ｖ、の変動量ΔＶＩ＊を補正すべ（負帰還が
働く、また入力電位Ｌｌの変動ΔＶ。
に対する出力電位Ｌｌの変動ΔｖＩ！も同様に定性を増
すためには、エミッタ接地増幅器のゲインＡ□−８，Ｒ
３を大きくする、および帰還量ｒ −は主としてｎｐｎ
バイポーラトランジスタＱ、の性能および動作点で決ま
り、太さすることは容易でない、抵抗値は任意に設定可
能であるが、Ｒａを増加させると、抵抗を構成する領域
の面積を増加させ、さらに、Ｑ意に対するベース電流を
減少させるため、急激な負荷電流変動に対するトランジ
スタＱ８の応答性を悪化させてしまうという欠点があっ
た。また、Ｔを１に近づけるためにはＲ，を０に近づけ
る、あるいはＲ８を大とすることが必要であるが、前者
は消費電力の増加、後者は抵抗構成部の占有面積増を招
くばかりでな（、さらにこの抵抗比は出力電圧の設定値
にも影響を与えるため大きな自由度はないという欠点が
あった。
すためには、エミッタ接地増幅器のゲインＡ□−８，Ｒ
３を大きくする、および帰還量ｒ −は主としてｎｐｎ
バイポーラトランジスタＱ、の性能および動作点で決ま
り、太さすることは容易でない、抵抗値は任意に設定可
能であるが、Ｒａを増加させると、抵抗を構成する領域
の面積を増加させ、さらに、Ｑ意に対するベース電流を
減少させるため、急激な負荷電流変動に対するトランジ
スタＱ８の応答性を悪化させてしまうという欠点があっ
た。また、Ｔを１に近づけるためにはＲ，を０に近づけ
る、あるいはＲ８を大とすることが必要であるが、前者
は消費電力の増加、後者は抵抗構成部の占有面積増を招
くばかりでな（、さらにこの抵抗比は出力電圧の設定値
にも影響を与えるため大きな自由度はないという欠点が
あった。
第８図は帰還回路部に温度補償機能を持たそた従来構成
例を示す０図において、１はエミッタ接地増幅素子、２
は温度補償機能を具備した帰還回路、３はエミッタフォ
ロア増幅器、Ｑ％ｓ Ｑｔｓ ＱＳｓＱ４はｎｐｎバイ
ポーラトランジスタ、Ｒ＋、 Ｒｓ、Ｒ４゜Ｒｓは抵抗
素子、１１は外部より印加される直流電圧の入力端子、
１２は定電圧発生回路の出力端子、１３はエミッタ接地
増幅素子の入力接点、１４はエミッタフォロア増幅器の
入力接点である。このように構成されていたので、ＱＳ
ｓ ９４の電流密度比で決まるＱｓ、（Ｉｍのベース・
エミッタ間電圧差ΔＶａｔを用い、Ｑｌのベース・エミ
ッタ間電圧Ｖｌｌｌの温度による変動を補正するように
働（、シかし直流的な入力電圧の変動、直流的な負荷電
流の変動等によるＬｘの変動に対する帰還作用は第７図
の例と全（同様である。この場合、抵抗Ｒ８のかわりと
してｎｐｎバイポーラトランジスタ９４ｍ抵抗Ｒｓが用
いられているが、帰還量ＴはＲ，のかわりとしてＱ４の
コレクタから接地電位までの動作点における等価抵抗Ｒ
０を用いて議論すればよい、この場合、Ｒｏは比較的大
きな抵抗値となるためＴはｌに近づくが、目標の設定電
圧値を得るためにはＲ１を大とする必要がある。第７図
、第８図の構成において、ｖＩ！の変化に対する１３の
電位ｖ１１の変化の代表的な例を第９図に示す、Ａは帰
還量ｒ−１の理想的な場合、Ｂは設定出力電圧値を実現
するために有限の抵抗分割比をもった帰還がかけられた
場合の例である。すなわち、設定電位を得るには帰還量
Ｔを１に近づけることはできず、また、大なるＲ１によ
る帰還回路部の占有面積が増加するという欠点があつた
。
例を示す０図において、１はエミッタ接地増幅素子、２
は温度補償機能を具備した帰還回路、３はエミッタフォ
ロア増幅器、Ｑ％ｓ Ｑｔｓ ＱＳｓＱ４はｎｐｎバイ
ポーラトランジスタ、Ｒ＋、 Ｒｓ、Ｒ４゜Ｒｓは抵抗
素子、１１は外部より印加される直流電圧の入力端子、
１２は定電圧発生回路の出力端子、１３はエミッタ接地
増幅素子の入力接点、１４はエミッタフォロア増幅器の
入力接点である。このように構成されていたので、ＱＳ
ｓ ９４の電流密度比で決まるＱｓ、（Ｉｍのベース・
エミッタ間電圧差ΔＶａｔを用い、Ｑｌのベース・エミ
ッタ間電圧Ｖｌｌｌの温度による変動を補正するように
働（、シかし直流的な入力電圧の変動、直流的な負荷電
流の変動等によるＬｘの変動に対する帰還作用は第７図
の例と全（同様である。この場合、抵抗Ｒ８のかわりと
してｎｐｎバイポーラトランジスタ９４ｍ抵抗Ｒｓが用
いられているが、帰還量ＴはＲ，のかわりとしてＱ４の
コレクタから接地電位までの動作点における等価抵抗Ｒ
０を用いて議論すればよい、この場合、Ｒｏは比較的大
きな抵抗値となるためＴはｌに近づくが、目標の設定電
圧値を得るためにはＲ１を大とする必要がある。第７図
、第８図の構成において、ｖＩ！の変化に対する１３の
電位ｖ１１の変化の代表的な例を第９図に示す、Ａは帰
還量ｒ−１の理想的な場合、Ｂは設定出力電圧値を実現
するために有限の抵抗分割比をもった帰還がかけられた
場合の例である。すなわち、設定電位を得るには帰還量
Ｔを１に近づけることはできず、また、大なるＲ１によ
る帰還回路部の占有面積が増加するという欠点があつた
。
（発明の目的）
本発明は上記の欠点を改善するために提案されたもので
、その目的は、小型、低消費電力にして？！！、黴な負
荷電流変化に対する史定性を高めると同時に、直流的な
出力電圧の安定性も確保する点を解決した定電圧発生回
路装置を提供することにあ（問題点を解決するための手
段） 上記の目的を達成するため、本発明は同一半導体基板上
に、それぞれ複数個のＰチャネルエンハンスメント型Ｍ
ＯＳＦＥＴ、ｎチャネルエンハンスメント型ＭＯＳＦＥ
Ｔ、ｎｐｎバイポーラトランジスタ、ｐｎｐバイポーラ
トランジスタを搭載してなる集積回路装置（以下旧−Ｃ
ＭＯ３集積回路装置と呼ぶ）において、少（とも１つ以
上のｎｐｎバイポーラトランジスタを具備したエミッタ
接地増幅素子と、出力電圧の変動を検出し、該エミッタ
接地増幅素子に伝える帰還回路部、出力接点が、その入
力接点に接続されるエミッタフォロア増幅器とを具備し
、該エミッタフォロア増幅器は第１のｐＭＯＳＦＥＴと
第１のｎｐｎバイポーラトランジスタを含み、該第１の
ｐＭＯＳＦＥＴのソース電極が該第１のｎｐｎバイポー
ラトランジスタのコレクタ電極に接続され、該第１のｐ
ＭＯＳＦＥＴのドレイン電極は該第１のｎｐｎバイポー
ラトランジスタのベース電極及び該エミッタ接地増幅素
子の出力接点と接続され、該第１のｐＭＯＳＦＥＴのゲ
ート電極は該第１のｎｐｎバイポーラトランジスタのエ
ミッタに接続され、にの接続点が定電圧発生回路装置の
出力端子を形成することを特徴とする複合型半導体定電
圧発生回路装置を発明の要旨とするものである。
、その目的は、小型、低消費電力にして？！！、黴な負
荷電流変化に対する史定性を高めると同時に、直流的な
出力電圧の安定性も確保する点を解決した定電圧発生回
路装置を提供することにあ（問題点を解決するための手
段） 上記の目的を達成するため、本発明は同一半導体基板上
に、それぞれ複数個のＰチャネルエンハンスメント型Ｍ
ＯＳＦＥＴ、ｎチャネルエンハンスメント型ＭＯＳＦＥ
Ｔ、ｎｐｎバイポーラトランジスタ、ｐｎｐバイポーラ
トランジスタを搭載してなる集積回路装置（以下旧−Ｃ
ＭＯ３集積回路装置と呼ぶ）において、少（とも１つ以
上のｎｐｎバイポーラトランジスタを具備したエミッタ
接地増幅素子と、出力電圧の変動を検出し、該エミッタ
接地増幅素子に伝える帰還回路部、出力接点が、その入
力接点に接続されるエミッタフォロア増幅器とを具備し
、該エミッタフォロア増幅器は第１のｐＭＯＳＦＥＴと
第１のｎｐｎバイポーラトランジスタを含み、該第１の
ｐＭＯＳＦＥＴのソース電極が該第１のｎｐｎバイポー
ラトランジスタのコレクタ電極に接続され、該第１のｐ
ＭＯＳＦＥＴのドレイン電極は該第１のｎｐｎバイポー
ラトランジスタのベース電極及び該エミッタ接地増幅素
子の出力接点と接続され、該第１のｐＭＯＳＦＥＴのゲ
ート電極は該第１のｎｐｎバイポーラトランジスタのエ
ミッタに接続され、にの接続点が定電圧発生回路装置の
出力端子を形成することを特徴とする複合型半導体定電
圧発生回路装置を発明の要旨とするものである。
しかして本発明は、ｐＭＯＳＦＥＴを使用することによ
り、小型、低消費電力にして、急激な負荷電流変動に対
するエミッタフォロア増、幅器の応答性を高め、かつ直
流的にもニーフタ接地増幅器のゲインを確保する、ある
いは帰還回路にｐＭ。
り、小型、低消費電力にして、急激な負荷電流変動に対
するエミッタフォロア増、幅器の応答性を高め、かつ直
流的にもニーフタ接地増幅器のゲインを確保する、ある
いは帰還回路にｐＭ。
５ＦＥＴを使用することにより帰還量γを１に近づけて
安定性を高めることを最も主要な特徴とする。従来の技
術とは、エミッタフォロア増幅器の抵抗を出力電圧から
ゲートに帰還をかけたｐＭＯＳＦＥＴとすることにより
、急激な負荷電流変動に伴なう出力電圧の変動をすみや
かに該ＰＭＯ３ＦＥＴのゲートに帰還し、コレクタ接地
ｎｐｎバイポーラトランジスタのベース電流を変化させ
ることによって該バイポーラトランジスタの応答性を高
め、かつ直流的には該ｐＭＯ３ＦＥＴの飽和電流領域の
特性を用いて等測的な抵抗を高め、エミッタ接地増幅器
のゲインを確保させる、あるいは帰還回路に用いたｐ
ＭＯＳ Ｆ ＥＴの抵抗の非線形性を利用した構成とす
ることによって、エミッタ接地増幅器への帰還量を１に
近づけることによって安定性を高めた点が異なる。
安定性を高めることを最も主要な特徴とする。従来の技
術とは、エミッタフォロア増幅器の抵抗を出力電圧から
ゲートに帰還をかけたｐＭＯＳＦＥＴとすることにより
、急激な負荷電流変動に伴なう出力電圧の変動をすみや
かに該ＰＭＯ３ＦＥＴのゲートに帰還し、コレクタ接地
ｎｐｎバイポーラトランジスタのベース電流を変化させ
ることによって該バイポーラトランジスタの応答性を高
め、かつ直流的には該ｐＭＯ３ＦＥＴの飽和電流領域の
特性を用いて等測的な抵抗を高め、エミッタ接地増幅器
のゲインを確保させる、あるいは帰還回路に用いたｐ
ＭＯＳ Ｆ ＥＴの抵抗の非線形性を利用した構成とす
ることによって、エミッタ接地増幅器への帰還量を１に
近づけることによって安定性を高めた点が異なる。
次に本発明の実施例について説明する。
なお実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。
しない範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。
第１図は本発明の複合型半導体定電圧発生回路装置の第
１の実施例であって、図において、ｌはエミッタ接地増
幅素子、２は帰還回路、３はエミッタフォロア増幅器、
Ｑ＋、Ｑｘはｎｐｎバイポーラトランジスタ、Ｒ１，Ｒ
１は抵抗素子、１はｐチャネルエンハンスメント型ＭＯ
ＳＦＥＴ５１１は外部ヨり印加される直流電圧の入力端
子、１２は定電圧発生回路の出力端子、１３はエミッタ
接地増幅素子の入力接点、１４はエミッタフォロア増幅
器の入力接点である。
１の実施例であって、図において、ｌはエミッタ接地増
幅素子、２は帰還回路、３はエミッタフォロア増幅器、
Ｑ＋、Ｑｘはｎｐｎバイポーラトランジスタ、Ｒ１，Ｒ
１は抵抗素子、１はｐチャネルエンハンスメント型ＭＯ
ＳＦＥＴ５１１は外部ヨり印加される直流電圧の入力端
子、１２は定電圧発生回路の出力端子、１３はエミッタ
接地増幅素子の入力接点、１４はエミッタフォロア増幅
器の入力接点である。
しかして、エミッタフォロア増幅器３は第１のｐＭＯｓ
ＦＥＴＭ、と第１のｎｐｎバイポーラトランジスタＱ富
を備え、ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋のソース電
極がｎｐｎバイポーラトランジスタＱ宜のコレクタ電極
に接続され、ｐＭＯｓＦＥＴＭ、のドレイン電極はｎｐ
ｎバイポーラトランジスタＱ８のベース電極及びエミッ
タ接地増幅素子１の入力接点１４と接続され、ｐ Ｍ
ＯＳ Ｆ Ｅ ＴＭ＋のゲート電極はｎｐｎバイポーラ
トランジスタＱＲのエミッタに接続され、この接続点が
定電圧発生回路装置の出力端子１２を形成し、エミッタ
接地増幅素子１内のバイポーラトランジスタＱ、のエミ
ッタは接地され、ベースは帰還回路２を構成する直列抵
抗ＲＩ＋ Ｒ１の接続点に接続され、抵抗Ｒ１の一端は
出力端子に接続され、抵抗Ｒ８の他端は接地されている
。
ＦＥＴＭ、と第１のｎｐｎバイポーラトランジスタＱ富
を備え、ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋のソース電
極がｎｐｎバイポーラトランジスタＱ宜のコレクタ電極
に接続され、ｐＭＯｓＦＥＴＭ、のドレイン電極はｎｐ
ｎバイポーラトランジスタＱ８のベース電極及びエミッ
タ接地増幅素子１の入力接点１４と接続され、ｐ Ｍ
ＯＳ Ｆ Ｅ ＴＭ＋のゲート電極はｎｐｎバイポーラ
トランジスタＱＲのエミッタに接続され、この接続点が
定電圧発生回路装置の出力端子１２を形成し、エミッタ
接地増幅素子１内のバイポーラトランジスタＱ、のエミ
ッタは接地され、ベースは帰還回路２を構成する直列抵
抗ＲＩ＋ Ｒ１の接続点に接続され、抵抗Ｒ１の一端は
出力端子に接続され、抵抗Ｒ８の他端は接地されている
。
本発明の詳細な説明するに当って第２図に示すＰＭＯ３
ＦＥＴの静特性に着目する。ＣはｐＭ。
ＦＥＴの静特性に着目する。ＣはｐＭ。
Ｓ Ｆ Ｅ ＴＭ、のｌＶ＊ｓｌを変化させた時（７）
Ｉ＊ｓ−ｖ。
Ｉ＊ｓ−ｖ。
特性群であり、ｐＭＯ３ＦＥＴＭ＋のゲート・ソース間
電圧ｙｅｓはＶ＠ｓ−Ｖａｔ−Ｖａｔ ＋ ドレイン
・ソース間電圧ＶＭＳはＶｓｓ−Ｖ＋ｘ＋ ｖｌｌ−Ｌ
ｌとなる。ココテＶ＋＋は１１の電位、ｖｌｌは１２の
電位、ＶａｔはトランジスタＱ怠のベース・エミッタ間
電圧である。従って、ｐＭＯＳＦＥＴの閾値電圧を−ｖ
１とすると、ｌ Ｖｓｓ−Ｖｔ Ｉ −Ｌｌ−Ｌｔ
−Ｖｔ テあり、 ｖｉ＝ＶＩＫであるからｐＭＯＳＦ
ＥＴの動作点は第２図Ａに示したような点にある。第２
図Ｂは１ｖｓｓｌ＝ ｌ Ｖ＠５−Ｖｖ ｌとなル
ｐ ＭＯＳ Ｆ ＥＴ（Ｄ！’５１形Ｓ１Ｍと飽和領域
特性の境界を示す、このように動作点が設定されるから
直流的なドレイン抵抗は大に確保され、エミッタ接地増
幅器のゲインは高められる。急激な負荷電流の変化によ
って定電圧発生回路の出力電圧Ｖｌｌが変動すると、過
渡的に動作点はＡ′あるいはにに移動する。Ｎはｖｅｘ
が減少した場合、にはＬｍが増加した場合の過渡的な動
作点である。このように動作点が変化するから、Ｌｍの
変化によってすみやかにｐＭＯＳＦＥＴのドレイン電流
を変化させ、これは６のベース電流を制御することにな
る０例えばＶａｔが増加すると、ドレイン電流が減少し
、Ｑ８のベース電流が小となり、ｖｌｌが減少する。こ
のように動作するから、その効果としては、定電圧発生
回路の直流的安定性を確保すると同時に急激な負荷電流
変化による出力電圧値の安定性を小型、低消費電力な回
路にして高めることができる。
電圧ｙｅｓはＶ＠ｓ−Ｖａｔ−Ｖａｔ ＋ ドレイン
・ソース間電圧ＶＭＳはＶｓｓ−Ｖ＋ｘ＋ ｖｌｌ−Ｌ
ｌとなる。ココテＶ＋＋は１１の電位、ｖｌｌは１２の
電位、ＶａｔはトランジスタＱ怠のベース・エミッタ間
電圧である。従って、ｐＭＯＳＦＥＴの閾値電圧を−ｖ
１とすると、ｌ Ｖｓｓ−Ｖｔ Ｉ −Ｌｌ−Ｌｔ
−Ｖｔ テあり、 ｖｉ＝ＶＩＫであるからｐＭＯＳＦ
ＥＴの動作点は第２図Ａに示したような点にある。第２
図Ｂは１ｖｓｓｌ＝ ｌ Ｖ＠５−Ｖｖ ｌとなル
ｐ ＭＯＳ Ｆ ＥＴ（Ｄ！’５１形Ｓ１Ｍと飽和領域
特性の境界を示す、このように動作点が設定されるから
直流的なドレイン抵抗は大に確保され、エミッタ接地増
幅器のゲインは高められる。急激な負荷電流の変化によ
って定電圧発生回路の出力電圧Ｖｌｌが変動すると、過
渡的に動作点はＡ′あるいはにに移動する。Ｎはｖｅｘ
が減少した場合、にはＬｍが増加した場合の過渡的な動
作点である。このように動作点が変化するから、Ｌｍの
変化によってすみやかにｐＭＯＳＦＥＴのドレイン電流
を変化させ、これは６のベース電流を制御することにな
る０例えばＶａｔが増加すると、ドレイン電流が減少し
、Ｑ８のベース電流が小となり、ｖｌｌが減少する。こ
のように動作するから、その効果としては、定電圧発生
回路の直流的安定性を確保すると同時に急激な負荷電流
変化による出力電圧値の安定性を小型、低消費電力な回
路にして高めることができる。
第３図は本発明の第２の実施例を示すものであって、図
において、ｌはエミッタ接地増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Ｑｌ＋Ｑｉ、 Ｑ３．
Ｑ、はｎｐｎバイポーラトランジスタ、Ｒ４゜輩、は抵
抗素子、Ｌ、Ｈｚはｐチャネルエンハンスメント型ＭＯ
ＳＦＥＴ、１１は外部より印加される直流電圧の入力端
子、１２は定電圧発生回路の出力端子、１３はエミッタ
接地増幅素子の入力接点、１４はエミッタフォロア増幅
器の入力接点である。この帰還回路２は、第２のＰＭＯ
３ＦＥＴ）ｈのソース電極が装置の出力端子１２と接続
され、該ＦＥＴのゲート電極及びドレイン電極が第２の
ｎｐｎバイポーラトランジスタＱ、のコレクタ電極と接
続され、該トランジスタのエミッタ′ｒｓ極は抵抗Ｒｓ
を介して接地され、ベース電極は、一端が出力端子に接
続されている第１の抵抗Ｒ４の他端及びカソード端子が
接地されている第１のダイオードＱ３のアノード端子と
接続されて構成されている。このような構造になってい
るから、帰還回路として温度補償機能は、従来技術と同
様に、ＱＳ＝ ０４のベース・エミッタ間電位差ΔＶ□
＋ ｉｔｓおよびｈの等価的な抵抗値を用いてＱｌのベ
ース・エミッタ間を圧ＶＩＥＩの温度による変動を補償
している０本発明の詳細な説明するに当って第４図に示
すＱ４． ’Ａｔの直流負荷特性に着目する。σはｎｐ
ｎバイポーラトランジスタＱ４のベース電流を変化させ
た時のコレクタ電流１ｃｍコレクタ・エミッタ間電圧Ｖ
Ｃｔの特性群であり、Ｆは出力電圧ｖｔｉを得る時の動
作点であり、この時のノード１３の電位がＶｔＳである
ｅＰＭＯＳ Ｆ Ｅ ＴＭｔはゲー） −７−Ｘ間電圧
ｖｉｓ−ｖｔｓ−ｖｌ、ドレイ７・”／−７！、間電圧
Ｖｍ＊−Ｖｔ＊−Ｖ＋ｘであり、ｌ ４＊５−Ｖｔ ｌ
＜ ｌ Ｖｓｓ ｌ テあるから、線形領域動作であ
る。その時のドレインコンダクタンスｇＩはｌ Ｖ４１
ｍｌ ＞ Ｉ Ｖｔ ｌ テｇ＊＊−β１ｖ７１で与え
られ、βはβ−１ｃｔｓｘＬで与えられる。ここで、ｐ
はｐＭＯＳＦＥＴの正孔移動度、Ｃｏｗはゲート容量、
Ｌはゲート長、Ｗはゲート幅である。
において、ｌはエミッタ接地増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Ｑｌ＋Ｑｉ、 Ｑ３．
Ｑ、はｎｐｎバイポーラトランジスタ、Ｒ４゜輩、は抵
抗素子、Ｌ、Ｈｚはｐチャネルエンハンスメント型ＭＯ
ＳＦＥＴ、１１は外部より印加される直流電圧の入力端
子、１２は定電圧発生回路の出力端子、１３はエミッタ
接地増幅素子の入力接点、１４はエミッタフォロア増幅
器の入力接点である。この帰還回路２は、第２のＰＭＯ
３ＦＥＴ）ｈのソース電極が装置の出力端子１２と接続
され、該ＦＥＴのゲート電極及びドレイン電極が第２の
ｎｐｎバイポーラトランジスタＱ、のコレクタ電極と接
続され、該トランジスタのエミッタ′ｒｓ極は抵抗Ｒｓ
を介して接地され、ベース電極は、一端が出力端子に接
続されている第１の抵抗Ｒ４の他端及びカソード端子が
接地されている第１のダイオードＱ３のアノード端子と
接続されて構成されている。このような構造になってい
るから、帰還回路として温度補償機能は、従来技術と同
様に、ＱＳ＝ ０４のベース・エミッタ間電位差ΔＶ□
＋ ｉｔｓおよびｈの等価的な抵抗値を用いてＱｌのベ
ース・エミッタ間を圧ＶＩＥＩの温度による変動を補償
している０本発明の詳細な説明するに当って第４図に示
すＱ４． ’Ａｔの直流負荷特性に着目する。σはｎｐ
ｎバイポーラトランジスタＱ４のベース電流を変化させ
た時のコレクタ電流１ｃｍコレクタ・エミッタ間電圧Ｖ
Ｃｔの特性群であり、Ｆは出力電圧ｖｔｉを得る時の動
作点であり、この時のノード１３の電位がＶｔＳである
ｅＰＭＯＳ Ｆ Ｅ ＴＭｔはゲー） −７−Ｘ間電圧
ｖｉｓ−ｖｔｓ−ｖｌ、ドレイ７・”／−７！、間電圧
Ｖｍ＊−Ｖｔ＊−Ｖ＋ｘであり、ｌ ４＊５−Ｖｔ ｌ
＜ ｌ Ｖｓｓ ｌ テあるから、線形領域動作であ
る。その時のドレインコンダクタンスｇＩはｌ Ｖ４１
ｍｌ ＞ Ｉ Ｖｔ ｌ テｇ＊＊−β１ｖ７１で与え
られ、βはβ−１ｃｔｓｘＬで与えられる。ここで、ｐ
はｐＭＯＳＦＥＴの正孔移動度、Ｃｏｗはゲート容量、
Ｌはゲート長、Ｗはゲート幅である。
第４図りはｐ Ｍ ＯＳ Ｆ Ｅ Ｔ ＰＩｇを用いた
場合の負荷曲線であり、Ｅは従来技術による抵抗Ｒ，を
用いた場合の負荷直線である。従来技術の抵抗を用いる
場合、Ｑ、の動作点Ｆに対し、Ｖｌｇの出力設定電位を
得るにはＦ点とＬｔを通る傾きをもった抵抗値が必要と
なるのに対し、ｐＭＯ３ＦＥＴＭ＊を用いる場合は、Ｆ
点とＶｌｇ−１ｖｔｌを通る負荷にできるようゲート幅
Ｗを調整し低抵抗化を図ることができる。従って、入力
電圧Ｖ、の直流的な変化あるいは゛直流負荷電流の変化
等によりベース電流が変化し、これに伴ないｖｌｍがΔ
ｖ１．だけ変化してＶｔ！’となると従来技術の抵抗を
用いていた場合は動作点がＦ＃に移動し、Ｌｍの変化量
はＱ４＋１１ｓで構成される部分の等価的な抵抗Ｒ・と
Ｒ８の比で決まる分の変動量ΔＬｓ’であるのに対し、
Ｍ書を用いれば動作点はＦ″に移動し、Ｖｌｇの変化量
ΔｖＩｍは低抵抗化された分ΔＬｍ ＝ΔＶ＋Ｓとする
ことができる。このように動作するから、その効果とし
て、ｖｌ、の直流的な変化ΔｖＩ！に対する帰還量Ｔを
１に近づけることができ、直流的な安定性を増加させる
ことができると共に、帰還回路の小型化も図ることがで
きる。
場合の負荷曲線であり、Ｅは従来技術による抵抗Ｒ，を
用いた場合の負荷直線である。従来技術の抵抗を用いる
場合、Ｑ、の動作点Ｆに対し、Ｖｌｇの出力設定電位を
得るにはＦ点とＬｔを通る傾きをもった抵抗値が必要と
なるのに対し、ｐＭＯ３ＦＥＴＭ＊を用いる場合は、Ｆ
点とＶｌｇ−１ｖｔｌを通る負荷にできるようゲート幅
Ｗを調整し低抵抗化を図ることができる。従って、入力
電圧Ｖ、の直流的な変化あるいは゛直流負荷電流の変化
等によりベース電流が変化し、これに伴ないｖｌｍがΔ
ｖ１．だけ変化してＶｔ！’となると従来技術の抵抗を
用いていた場合は動作点がＦ＃に移動し、Ｌｍの変化量
はＱ４＋１１ｓで構成される部分の等価的な抵抗Ｒ・と
Ｒ８の比で決まる分の変動量ΔＬｓ’であるのに対し、
Ｍ書を用いれば動作点はＦ″に移動し、Ｖｌｇの変化量
ΔｖＩｍは低抵抗化された分ΔＬｍ ＝ΔＶ＋Ｓとする
ことができる。このように動作するから、その効果とし
て、ｖｌ、の直流的な変化ΔｖＩ！に対する帰還量Ｔを
１に近づけることができ、直流的な安定性を増加させる
ことができると共に、帰還回路の小型化も図ることがで
きる。
第５図は本発明の第３の実施例であって、図において、
１はエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器、Ｑ１＋ ｕ、、 Ｑｓ＋Ｑ４はｎｐ
ｎバイポーラトランジスタ、８％は抵抗素子、Ｍｌ＋
Ｍ＊、 ＭＳはｐチャネルエンハンスメント型ＭＯＳＦ
ＥＴ、１１は外部より印加される直流電圧の入力端子、
１２は定電圧発生回路の出力端子、１３はエミッタ接地
増幅素子の入力接点、１４はエミッタフォロア増幅器の
入力接点である。この帰還回路２は、第２のｐ Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ？ｂのソース電極が装置の出力端子１２
と接続され、ＦＢＴＭＩのドレイン電極はＦＥＴＭｔの
ゲート電極及び第２のｎｐｎバイポーラトランジスタＱ
４のコレクタ電極と接続され、トランジスタのエミッタ
電極は抵抗Ｒｓを介して接地され、ベース電極は第３の
ｐＭＯ３ＦＥ−のドレイン電極及びカソード端子が接地
されている第１のダイオードａＳのアノード端子と接続
され、第３のｐＭＯ３ＦＥＴＭｓのソース電極は装置の
出力端子１２に接続され、ゲート電極は第２のｐＭ Ｏ
Ｓ Ｆ Ｅ ＴＭｓのゲート電極と接続されて構成され
ている。このような第４図における抵抗Ｒ４をｐチャネ
ルエンハンスメン）ＦＥＴＷ、に代えた構造になってい
るから、出力電圧の安定性については第１．第２の実施
例と同様な安定性を具備し、ｎｐｎバイポーラトランジ
スタＱ３に供給する直流電流をｐ Ｍ ＯＳ Ｆ Ｅ
ＴＭｓによって制御している。その効果上しては、動作
点における消費電力の削減を従来技術の抵抗素子Ｒ４を
月いて行なうとすると、抵抗値増加に伴なう帰還回路部
の占有面積増を招（のに対し、小型でかつ直流消費電力
の削減が可能となる点で改善があった。
１はエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器、Ｑ１＋ ｕ、、 Ｑｓ＋Ｑ４はｎｐ
ｎバイポーラトランジスタ、８％は抵抗素子、Ｍｌ＋
Ｍ＊、 ＭＳはｐチャネルエンハンスメント型ＭＯＳＦ
ＥＴ、１１は外部より印加される直流電圧の入力端子、
１２は定電圧発生回路の出力端子、１３はエミッタ接地
増幅素子の入力接点、１４はエミッタフォロア増幅器の
入力接点である。この帰還回路２は、第２のｐ Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ？ｂのソース電極が装置の出力端子１２
と接続され、ＦＢＴＭＩのドレイン電極はＦＥＴＭｔの
ゲート電極及び第２のｎｐｎバイポーラトランジスタＱ
４のコレクタ電極と接続され、トランジスタのエミッタ
電極は抵抗Ｒｓを介して接地され、ベース電極は第３の
ｐＭＯ３ＦＥ−のドレイン電極及びカソード端子が接地
されている第１のダイオードａＳのアノード端子と接続
され、第３のｐＭＯ３ＦＥＴＭｓのソース電極は装置の
出力端子１２に接続され、ゲート電極は第２のｐＭ Ｏ
Ｓ Ｆ Ｅ ＴＭｓのゲート電極と接続されて構成され
ている。このような第４図における抵抗Ｒ４をｐチャネ
ルエンハンスメン）ＦＥＴＷ、に代えた構造になってい
るから、出力電圧の安定性については第１．第２の実施
例と同様な安定性を具備し、ｎｐｎバイポーラトランジ
スタＱ３に供給する直流電流をｐ Ｍ ＯＳ Ｆ Ｅ
ＴＭｓによって制御している。その効果上しては、動作
点における消費電力の削減を従来技術の抵抗素子Ｒ４を
月いて行なうとすると、抵抗値増加に伴なう帰還回路部
の占有面積増を招（のに対し、小型でかつ直流消費電力
の削減が可能となる点で改善があった。
第６図は本発明の第４の実施例であって、図において、
ｌはエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器ｓ ＱＩ＋ Ｑｊはｎｐｎバイポーラ
トランジスタ、Ｒ，、ＲＲは抵抗素子、Ｈｌはｐチャネ
ルエンハンスメント型ＭＯ３ＦＥＴ。
ｌはエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器ｓ ＱＩ＋ Ｑｊはｎｐｎバイポーラ
トランジスタ、Ｒ，、ＲＲは抵抗素子、Ｈｌはｐチャネ
ルエンハンスメント型ＭＯ３ＦＥＴ。
１１は外部より印加される直流電圧の入力端子、１２は
定電圧発生回路の出力端子、１３はエミッタ接地増幅素
子の入力接点、１４はエミッタフォロア増幅器の入力接
点である− ｐＭＯ３ＦＥＴＭ＋のゲートをノード１４
に接続している。このような構造になっているから、Ｍ
、は線形領域の動作を行い、ｇｏｓ−β１ ｖｌ １な
るコンダクタンスを有する抵抗として働（、抵抗値はｎ
、のゲート輻Ｗによって調整可能である。その効果とし
ては、直流的な消費電力削減、直流的な安定性増加に必
要となる高抵抗を小占有面積で実現できる。
定電圧発生回路の出力端子、１３はエミッタ接地増幅素
子の入力接点、１４はエミッタフォロア増幅器の入力接
点である− ｐＭＯ３ＦＥＴＭ＋のゲートをノード１４
に接続している。このような構造になっているから、Ｍ
、は線形領域の動作を行い、ｇｏｓ−β１ ｖｌ １な
るコンダクタンスを有する抵抗として働（、抵抗値はｎ
、のゲート輻Ｗによって調整可能である。その効果とし
ては、直流的な消費電力削減、直流的な安定性増加に必
要となる高抵抗を小占有面積で実現できる。
尚、本発明の実施例においてエミッタフォロア増幅器、
エミッタ接地増幅器においてダーリントン接続、ダイオ
ードシリーズ接続等の構成をとっても同様な効果を有す
ることは廚らかである。
エミッタ接地増幅器においてダーリントン接続、ダイオ
ードシリーズ接続等の構成をとっても同様な効果を有す
ることは廚らかである。
（発明の効果）
以上説明したように、本実施例の定電圧発生回路は、ｐ
ＭＯＳＦＥＴの特性を利用することにより、ｎｐｎバイ
ポーラトランジスタのバイアス電流を供給し、小型、低
消費電力にして直流的な安定性、急激な負荷電流の変化
に対する応答性を向上させているから、外部より供給さ
れた電源電圧をより低い電圧に変換し、ＣＭＯＳで構成
された回路の電源電圧として利用すると、低電源電圧動
作による０Ｍ０３回路の低消費電力性向上、耐圧上のマ
ージン緩和により０ＭＯ３微細化が可能となるため、０
Ｍ０３回路の高速化が図れるという効果がある。
ＭＯＳＦＥＴの特性を利用することにより、ｎｐｎバイ
ポーラトランジスタのバイアス電流を供給し、小型、低
消費電力にして直流的な安定性、急激な負荷電流の変化
に対する応答性を向上させているから、外部より供給さ
れた電源電圧をより低い電圧に変換し、ＣＭＯＳで構成
された回路の電源電圧として利用すると、低電源電圧動
作による０Ｍ０３回路の低消費電力性向上、耐圧上のマ
ージン緩和により０ＭＯ３微細化が可能となるため、０
Ｍ０３回路の高速化が図れるという効果がある。
第１図は本発明の複合型半導体定電圧発生回路装置の第
１の実施例回路図、第２図は本発明のエミッタフォロア
増幅器、エミッタ接地増幅素子に使用するｐＭＯＳＦＥ
Ｔの動作を説明するための図、第３図は本発明の第２の
実施例回路図、第４図は本発明の帰還回路の動作を説明
するための図、第５図は本発明の第３の実施例回路図、
第６図は本発明の第４の実施例回路図、第７図はエミッ
タ接地増幅素子、エミッタフォロア増幅器、帰還回路を
備えた従来の定電圧発生回路装置、第８図は帰還回路に
温度補償機能を具備した従来の定電圧発生回路装置、第
９図は従来技術の定電圧発生回路装置の帰還量を説明す
るための図を示す。 １・・・エミッタ接地増幅素子 ２・・・帰還回路 ３・・・エミッタフォロア増幅器 １１・・・外部より印加される直流電圧の入力端子１２
・・・定電圧発生回路の出力端子 １３・・・エミッタ接地増幅素子の入力接点１４・・・
エミッタフォロア増幅器の入力接点Ｑｌｌ Ｑ！、 Ｑ
ｓ＋ Ｑａ・・・・ｎｐｎバイポーラトランジスタ Ｒ＋、 Ｒａ、 Ｒｓ、 Ｒａ、 Ｒｓ・・抵抗素子Ｍ
＋、 ＭｉｌＭｓ、 Ｐｉｓ・・・・Ｐチャネルエンハ
ンスメント型ＭＯ５ＦＥＴ
１の実施例回路図、第２図は本発明のエミッタフォロア
増幅器、エミッタ接地増幅素子に使用するｐＭＯＳＦＥ
Ｔの動作を説明するための図、第３図は本発明の第２の
実施例回路図、第４図は本発明の帰還回路の動作を説明
するための図、第５図は本発明の第３の実施例回路図、
第６図は本発明の第４の実施例回路図、第７図はエミッ
タ接地増幅素子、エミッタフォロア増幅器、帰還回路を
備えた従来の定電圧発生回路装置、第８図は帰還回路に
温度補償機能を具備した従来の定電圧発生回路装置、第
９図は従来技術の定電圧発生回路装置の帰還量を説明す
るための図を示す。 １・・・エミッタ接地増幅素子 ２・・・帰還回路 ３・・・エミッタフォロア増幅器 １１・・・外部より印加される直流電圧の入力端子１２
・・・定電圧発生回路の出力端子 １３・・・エミッタ接地増幅素子の入力接点１４・・・
エミッタフォロア増幅器の入力接点Ｑｌｌ Ｑ！、 Ｑ
ｓ＋ Ｑａ・・・・ｎｐｎバイポーラトランジスタ Ｒ＋、 Ｒａ、 Ｒｓ、 Ｒａ、 Ｒｓ・・抵抗素子Ｍ
＋、 ＭｉｌＭｓ、 Ｐｉｓ・・・・Ｐチャネルエンハ
ンスメント型ＭＯ５ＦＥＴ
Claims (4)
- （１）同一半導体基板上に、それぞれ複数個のｐチャネ
ルエンハンスメント型ＭＯＳＦＥＴ、ｎチャネルエンハ
ンスメント型ＭＯＳＦＥＴ、ｎｐｎバイポーラトランジ
スタ、ｐｎｐバイポーラトランジスタを搭載してなる集
積回路装置（以下Ｂｉ−ＣＭＯＳ集積回路装置と呼ぶ）
において、少くとも１つ以上のｎｐｎバイポーラトラン
ジスタを具備したエミッタ接地増幅素子と、出力電圧の
変動を検出し、該エミッタ接地増幅素子に伝える帰還回
路と、出力接点が、その入力接点に接続されるエミッタ
フォロア増幅器とを具備し、該エミッタフォロア増幅器
は第１のｐＭＯＳＦＥＴと第１のｎｐｎバイポーラトラ
ンジスタを含み、該第１のｐＭＯＳＦＥＴのソース電極
が該第１のｎｐｎバイポーラトランジスタのコレクタ電
極に接続され、該第１のｐＭＯＳＦＥＴのドレイン電極
は該第１のｎｐｎバイポーラトランジスタのベース電極
及び該エミッタ接地増幅素子の出力接点と接続され、該
第１のｐＭＯＳＦＥＴのゲート電極は該第１のｎｐｎバ
イポーラトランジスタのエミッタに接続され、この接続
点が定電圧発生回路装置の出力端子を形成することを特
徴とする複合型半導体定電圧発生回路装置。 - （２）エミッタフォロア増幅器内の第１のｐＭＯＳＦＥ
Ｔのソース電極は第１のｎｐｎバイポーラトランジスタ
のコレクタ電極に接続され、該第１のｐＭＯＳＦＥＴの
ゲート電極及びドレイン電極は互に接続されて、該第１
のｎｐｎバイポーラトランジスタのベース電極に接続さ
れ、該第１のｎｐｎバイポーラトランジスタのエミッタ
電極は装置の出力端子に接続され、かつ該第１のｐＭＯ
ＳＦＥＴのゲート電極はエミッタ接地増幅素子を構成す
るバイポーラトランジスタのコレクタ電極に接続され、
該バイポーラトランジスタのエミッタ電極は接地され、
ベース電極は、一端が接地され、他端が装置の出力端子
に接続されている直列抵抗の接続点に接続されているこ
とを特徴とする特許請求の範囲第１項記載の複合型半導
体定電圧発生回路装置。 - （３）帰還回路は、第２のｐＭＯＳＦＥＴのソース電極
が出力端子と接続され、該ＦＥＴのゲート電極及びドレ
イン電極が第２のｎｐｎバイポーラトランジスタのコレ
クタ電極と接続され、該トランジスタのエミッタ電極は
抵抗を介して接地され、ベース電極は、一端が出力端子
に接続されている第１の抵抗の他端及びカソード端子が
接地されている第１のダイオードのアノード端子と接続
されていることを特徴とする特許請求の範囲第１項記載
の複合型半導体定電圧発生回路装置。 - （４）帰還回路は、第２のｐＭＯＳＦＥＴのソース電極
が装置の出力端子と接続され、該ＦＥＴのドレイン電極
は該ＦＥＴのゲート電極及び第２のｎｐｎバイポーラト
ランジスタのコレクタ電極と接続され、該トランジスタ
のエミッタ電極は抵抗を介して接地され、ベース電極は
第３のｐＭＯＳＦＥＴのドレイン電極及びカソード端子
が接地されている第１のダイオードのアノード端子と接
続され、該第３のｐＭＯＳＦＥＴのソース電極は装置の
出力端子に接続され、ゲート電極は該第２のｐＭＯＳＦ
ＥＴのゲート電極と接続されていることを特徴とする特
許請求の範囲第１項記載の複合型半導体定電圧発生回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115899A JPH0760975B2 (ja) | 1987-05-14 | 1987-05-14 | 複合型半導体定電圧発生回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115899A JPH0760975B2 (ja) | 1987-05-14 | 1987-05-14 | 複合型半導体定電圧発生回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281505A true JPS63281505A (ja) | 1988-11-18 |
| JPH0760975B2 JPH0760975B2 (ja) | 1995-06-28 |
Family
ID=14673959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115899A Expired - Fee Related JPH0760975B2 (ja) | 1987-05-14 | 1987-05-14 | 複合型半導体定電圧発生回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760975B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245182B2 (en) | 2004-02-25 | 2007-07-17 | Matsushita Electric Industrial Co., Ltd. | High frequency amplifier circuit |
| WO2014200027A1 (ja) * | 2013-06-12 | 2014-12-18 | シャープ株式会社 | 電圧発生回路 |
| WO2014208339A1 (ja) * | 2013-06-27 | 2014-12-31 | シャープ株式会社 | 電圧発生回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4857189B2 (ja) | 2007-05-16 | 2012-01-18 | 日本電信電話株式会社 | 広帯域低雑音増幅器 |
| JP5485332B2 (ja) * | 2012-05-09 | 2014-05-07 | 日本電信電話株式会社 | 可変利得増幅器、及び増幅回路 |
-
1987
- 1987-05-14 JP JP62115899A patent/JPH0760975B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245182B2 (en) | 2004-02-25 | 2007-07-17 | Matsushita Electric Industrial Co., Ltd. | High frequency amplifier circuit |
| WO2014200027A1 (ja) * | 2013-06-12 | 2014-12-18 | シャープ株式会社 | 電圧発生回路 |
| WO2014208339A1 (ja) * | 2013-06-27 | 2014-12-31 | シャープ株式会社 | 電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760975B2 (ja) | 1995-06-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |