JPH0548389A - スイツチトキヤパシタ回路 - Google Patents
スイツチトキヤパシタ回路Info
- Publication number
- JPH0548389A JPH0548389A JP23240091A JP23240091A JPH0548389A JP H0548389 A JPH0548389 A JP H0548389A JP 23240091 A JP23240091 A JP 23240091A JP 23240091 A JP23240091 A JP 23240091A JP H0548389 A JPH0548389 A JP H0548389A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- area
- analog switch
- diffusion area
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 スイッチトキャパシタ回路におけるＭＯＳト
ランジスタにて構成されたアナログスイッチの寄生容量
そのものを低減すること。 【構成】 入力端子ｉｎはＡl 等から成る金属電極７に
接続され、その金属電極７は上下２つに分割され、それ
ぞれコンタクト６を介してソース側の各拡散エリア３に
接続されている。又、ドレイン側の拡散エリア４は上下
２つの拡散エリア３に対して共通でコンタクト８を介し
てＡl 等から成る金属電極９と接続されている。そし
て、その金属電極９はキャパシタＣ1 に接続され、その
キャパシタＣ1 の他方は接地されている。そして、拡散
エリア３，４の間にはゲート電極５が形成されている。
このように、ＭＯＳトランジスタはソース又はドレイン
の拡散エリアの面積が小さい側を共通としてキャパシタ
Ｃ1 に接続されている。この結果、本発明のスイッチト
キャパシタ回路においては、寄生キャパシタ値が低減さ
れ、回路出力のオフセット電圧が低減される。
ランジスタにて構成されたアナログスイッチの寄生容量
そのものを低減すること。 【構成】 入力端子ｉｎはＡl 等から成る金属電極７に
接続され、その金属電極７は上下２つに分割され、それ
ぞれコンタクト６を介してソース側の各拡散エリア３に
接続されている。又、ドレイン側の拡散エリア４は上下
２つの拡散エリア３に対して共通でコンタクト８を介し
てＡl 等から成る金属電極９と接続されている。そし
て、その金属電極９はキャパシタＣ1 に接続され、その
キャパシタＣ1 の他方は接地されている。そして、拡散
エリア３，４の間にはゲート電極５が形成されている。
このように、ＭＯＳトランジスタはソース又はドレイン
の拡散エリアの面積が小さい側を共通としてキャパシタ
Ｃ1 に接続されている。この結果、本発明のスイッチト
キャパシタ回路においては、寄生キャパシタ値が低減さ
れ、回路出力のオフセット電圧が低減される。
Description
【０００１】
【産業上の利用分野】本発明は、寄生容量の影響による
オフセット電圧を低減したスイッチトキャパシタ回路に
関する。
オフセット電圧を低減したスイッチトキャパシタ回路に
関する。
【０００２】
【従来技術】図４はスイッチトキャパシタ回路を用いた
積分器を示している。演算増幅器３００のマイナス入力
端子には、直列接続された２個のｎチャンネルＭＯＳト
ランジスタにて構成されたアナログスイッチ１００，２
００を介して入力信号Ｖinが入力される。アナログスイ
ッチ１００，２００の間にはキャパシタＣ1 が接続され
ている。又、演算増幅器３００のマイナス入力端子と出
力端子との間にはキャパシタＣ2 が接続されている。そ
して、演算増幅器３００のプラス入力端子は接地されて
いる。この積分器において、クロック信号φ１によりア
ナログスイッチ１００がオンされると、キャパシタＣ1
に入力電圧Ｖinに相当する電荷が充電される。次に、ア
ナログスイッチ１００がオフされ、クロックφ２によっ
てアナログスイッチ２００がオンされることにより、キ
ャパシタＣ1 に充電された電荷がキャパシタＣ2 に転送
される。この時、キャパシタＣ2 には１クロック前の電
荷が蓄えられており、これと今回の電荷が加算されて新
しい電荷となる。この操作を繰り返すことにより、キャ
パシタＣ2 にはＣ1・Ｖin が累積加算され、出力電圧Ｖ
out には積分値を得ることができる。
積分器を示している。演算増幅器３００のマイナス入力
端子には、直列接続された２個のｎチャンネルＭＯＳト
ランジスタにて構成されたアナログスイッチ１００，２
００を介して入力信号Ｖinが入力される。アナログスイ
ッチ１００，２００の間にはキャパシタＣ1 が接続され
ている。又、演算増幅器３００のマイナス入力端子と出
力端子との間にはキャパシタＣ2 が接続されている。そ
して、演算増幅器３００のプラス入力端子は接地されて
いる。この積分器において、クロック信号φ１によりア
ナログスイッチ１００がオンされると、キャパシタＣ1
に入力電圧Ｖinに相当する電荷が充電される。次に、ア
ナログスイッチ１００がオフされ、クロックφ２によっ
てアナログスイッチ２００がオンされることにより、キ
ャパシタＣ1 に充電された電荷がキャパシタＣ2 に転送
される。この時、キャパシタＣ2 には１クロック前の電
荷が蓄えられており、これと今回の電荷が加算されて新
しい電荷となる。この操作を繰り返すことにより、キャ
パシタＣ2 にはＣ1・Ｖin が累積加算され、出力電圧Ｖ
out には積分値を得ることができる。
【０００３】
【発明が解決しようとする課題】図５は、上述のｎチャ
ンネルＭＯＳトランジスタにて構成されたアナログスイ
ッチ１００とキャパシタＣ1 とのレイアウトの一例を示
した模式図である。入力端子ｉｎはＡl 等から成る金属
電極７に接続され、その金属電極７はコンタクト６を介
してソース側の拡散エリア３に接続されている。又、ド
レイン側の拡散エリア４はコンタクト８を介してＡl 等
から成る金属電極９と接続されている。そして、その金
属電極９はキャパシタＣ1 に接続され、そのキャパシタ
Ｃ1の他方は接地されている。そして、拡散エリア３，
４の間にはゲート電極５が形成されている。ところで、
アナログスイッチ１００，２００をＭＯＳトランジスタ
で構成した場合には寄生容量が発生する。今、アナログ
スイッチ１００，２００に対して、図４に示したよう
に、寄生容量Ｃp1，Ｃp2が発生したとする。例えば、寄
生容量Ｃp1は、ドレイン側の拡散エリア４と基板間との
接合容量であり、その容量値はドレイン側の拡散エリア
４の面積｛Ｗ×(Ｄ1＋Ｄ2)｝に依存している。即ち、設
計当初の容量比がＣ1／Ｃ2であったにも拘わらず、寄生
容量Ｃp1，Ｃp2の影響で容量比が(Ｃ1＋Ｃp1＋Ｃp2）／
Ｃ2 に変化して回路特性が変わってしまうということに
なる。このようなスイッチトキャパシタ回路における、
寄生容量によるオフセット電圧の影響をなくす方法とし
ては、オフセット電圧補償用のアナログスイッチ、キャ
パシタ等より成る補償回路を付加することで対応するこ
とが考えられる。しかしながら、そのような補償回路を
更にスイッチトキャパシタ回路に付加することは回路規
模の増加を招くと共にその付加された補償回路により新
たな寄生容量が増加してしまうという問題があった。
ンネルＭＯＳトランジスタにて構成されたアナログスイ
ッチ１００とキャパシタＣ1 とのレイアウトの一例を示
した模式図である。入力端子ｉｎはＡl 等から成る金属
電極７に接続され、その金属電極７はコンタクト６を介
してソース側の拡散エリア３に接続されている。又、ド
レイン側の拡散エリア４はコンタクト８を介してＡl 等
から成る金属電極９と接続されている。そして、その金
属電極９はキャパシタＣ1 に接続され、そのキャパシタ
Ｃ1の他方は接地されている。そして、拡散エリア３，
４の間にはゲート電極５が形成されている。ところで、
アナログスイッチ１００，２００をＭＯＳトランジスタ
で構成した場合には寄生容量が発生する。今、アナログ
スイッチ１００，２００に対して、図４に示したよう
に、寄生容量Ｃp1，Ｃp2が発生したとする。例えば、寄
生容量Ｃp1は、ドレイン側の拡散エリア４と基板間との
接合容量であり、その容量値はドレイン側の拡散エリア
４の面積｛Ｗ×(Ｄ1＋Ｄ2)｝に依存している。即ち、設
計当初の容量比がＣ1／Ｃ2であったにも拘わらず、寄生
容量Ｃp1，Ｃp2の影響で容量比が(Ｃ1＋Ｃp1＋Ｃp2）／
Ｃ2 に変化して回路特性が変わってしまうということに
なる。このようなスイッチトキャパシタ回路における、
寄生容量によるオフセット電圧の影響をなくす方法とし
ては、オフセット電圧補償用のアナログスイッチ、キャ
パシタ等より成る補償回路を付加することで対応するこ
とが考えられる。しかしながら、そのような補償回路を
更にスイッチトキャパシタ回路に付加することは回路規
模の増加を招くと共にその付加された補償回路により新
たな寄生容量が増加してしまうという問題があった。
【０００４】本発明は、上記の課題を解決するために成
されたものであり、その目的とするところは、ＭＯＳト
ランジスタにて構成されたアナログスイッチの寄生容量
そのものを低減することによりオフセット電圧を低減す
るための補償回路を必要としないスイッチトキャパシタ
回路を提供することである。
されたものであり、その目的とするところは、ＭＯＳト
ランジスタにて構成されたアナログスイッチの寄生容量
そのものを低減することによりオフセット電圧を低減す
るための補償回路を必要としないスイッチトキャパシタ
回路を提供することである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の発明の構成は、ＭＯＳトランジスタにて構成されたア
ナログスイッチとキャパシタとから成るスイッチトキャ
パシタ回路において、前記ＭＯＳトランジスタを全体と
して電流密度が同じとなるように複数個に分割して並列
接続し、そのソース又はドレインの拡散面積が小さくな
る側を前記キャパシタに接続することを特徴とする。
の発明の構成は、ＭＯＳトランジスタにて構成されたア
ナログスイッチとキャパシタとから成るスイッチトキャ
パシタ回路において、前記ＭＯＳトランジスタを全体と
して電流密度が同じとなるように複数個に分割して並列
接続し、そのソース又はドレインの拡散面積が小さくな
る側を前記キャパシタに接続することを特徴とする。
【０００６】
【作用及び効果】ＭＯＳトランジスタを全体として電流
密度が同じとなるように複数個に分割して並列に接続
し、そのソース又はドレインの拡散エリアの面積が小さ
い側を共通としてキャパシタに接続される。この結果、
本発明のスイッチトキャパシタ回路においては、キャパ
シタと接続されるソース又はドレインの拡散エリアの面
積に依存する寄生キャパシタ値が低減され、回路出力の
オフセット電圧を低減することができる。
密度が同じとなるように複数個に分割して並列に接続
し、そのソース又はドレインの拡散エリアの面積が小さ
い側を共通としてキャパシタに接続される。この結果、
本発明のスイッチトキャパシタ回路においては、キャパ
シタと接続されるソース又はドレインの拡散エリアの面
積に依存する寄生キャパシタ値が低減され、回路出力の
オフセット電圧を低減することができる。
【０００７】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は本発明に係るスイッチトキャパシタ回路
におけるｐチャンネル又はｎチャンネルＭＯＳトランジ
スタにて構成されたアナログスイッチを示した模式図で
ある。ｐチャンネル又はｎチャンネルＭＯＳトランジス
タにて構成されたアナログスイッチはＭＯＳトランジス
タを全体として電流密度が同じとなるように上下２つに
分割して並列に接続されている。入力端子ｉｎはＡl 等
から成る金属電極７に接続され、その金属電極７は上下
２つに分割され、それぞれコンタクト６を介してソース
（又はドレイン）側の各拡散エリア３に接続されてい
る。又、ドレイン（又はソース）側の拡散エリア４は上
下２つの拡散エリア３に対して共通でコンタクト８を介
してＡl 等から成る金属電極９と接続されている。そし
て、その金属電極９はキャパシタＣ1 に接続され、その
キャパシタＣ1 の他方は接地されている。そして、拡散
エリア３，４の間にはゲート電極５が形成されている。
明する。図１は本発明に係るスイッチトキャパシタ回路
におけるｐチャンネル又はｎチャンネルＭＯＳトランジ
スタにて構成されたアナログスイッチを示した模式図で
ある。ｐチャンネル又はｎチャンネルＭＯＳトランジス
タにて構成されたアナログスイッチはＭＯＳトランジス
タを全体として電流密度が同じとなるように上下２つに
分割して並列に接続されている。入力端子ｉｎはＡl 等
から成る金属電極７に接続され、その金属電極７は上下
２つに分割され、それぞれコンタクト６を介してソース
（又はドレイン）側の各拡散エリア３に接続されてい
る。又、ドレイン（又はソース）側の拡散エリア４は上
下２つの拡散エリア３に対して共通でコンタクト８を介
してＡl 等から成る金属電極９と接続されている。そし
て、その金属電極９はキャパシタＣ1 に接続され、その
キャパシタＣ1 の他方は接地されている。そして、拡散
エリア３，４の間にはゲート電極５が形成されている。
【０００８】上述のｐチャンネル又はｎチャンネルＭＯ
Ｓトランジスタにて構成されたアナログスイッチにおい
ては、トランジスタを分割して並列接続し、それら拡散
エリア３，４の面積の小さい側をドレインとしてキャパ
シタＣ1 に接続している。すると、ドレイン側の拡散エ
リア４の面積を｛(Ｗ／２)×(Ｄ1＋２×Ｄ2)｝と小さく
できる。このようにｐチャンネル又はｎチャンネルＭＯ
Ｓトランジスタにて構成されたアナログスイッチにおい
ては、その構成要素であるＭＯＳトランジスタのサイズ
を変更することなく、キャパシタＣ1 に接続されるソー
ス又はドレイン側の拡散エリア４の面積を小さくでき
る。この結果、キャパシタＣ1 に接続される寄生キャパ
シタ値を低減でき、スイッチトキャパシタ回路の出力の
オフセット電圧を低減することができる。
Ｓトランジスタにて構成されたアナログスイッチにおい
ては、トランジスタを分割して並列接続し、それら拡散
エリア３，４の面積の小さい側をドレインとしてキャパ
シタＣ1 に接続している。すると、ドレイン側の拡散エ
リア４の面積を｛(Ｗ／２)×(Ｄ1＋２×Ｄ2)｝と小さく
できる。このようにｐチャンネル又はｎチャンネルＭＯ
Ｓトランジスタにて構成されたアナログスイッチにおい
ては、その構成要素であるＭＯＳトランジスタのサイズ
を変更することなく、キャパシタＣ1 に接続されるソー
ス又はドレイン側の拡散エリア４の面積を小さくでき
る。この結果、キャパシタＣ1 に接続される寄生キャパ
シタ値を低減でき、スイッチトキャパシタ回路の出力の
オフセット電圧を低減することができる。
【０００９】上述の実施例では、ｐチャンネル又はｎチ
ャンネルＭＯＳトランジスタにて構成されたアナログス
イッチのＭＯＳトランジスタを２つに分割して並列に接
続する場合を示したが、それ以上の分割数でも同様の効
果を得ることができる。図２には、ｐチャンネル又はｎ
チャンネルＭＯＳトランジスタにて構成されたアナログ
スイッチのＭＯＳトランジスタを全体として電流密度が
同じとなるように４つに分割して並列に接続する場合を
示した。尚、図１と同じ構成から成るものには同じ符号
を付し、その説明を省略する。この場合には、ドレイン
側の拡散エリア４の面積を［(Ｗ／４)×｛(Ｗ／４)＋４
×Ｄ2｝］ と小さくできる。尚、(Ｗ／４)＜Ｄ1 であ
る。このようにｐチャンネル又はｎチャンネルＭＯＳト
ランジスタにて構成されたアナログスイッチにおいて
は、その構成要素であるＭＯＳトランジスタのサイズを
変更することなく、キャパシタＣ1 に接続されるソース
又はドレイン側の拡散エリア４の面積を小さくできる。
この結果、キャパシタＣ1 に接続される寄生キャパシタ
値を低減でき、スイッチトキャパシタ回路の出力のオフ
セット電圧を低減することができる。
ャンネルＭＯＳトランジスタにて構成されたアナログス
イッチのＭＯＳトランジスタを２つに分割して並列に接
続する場合を示したが、それ以上の分割数でも同様の効
果を得ることができる。図２には、ｐチャンネル又はｎ
チャンネルＭＯＳトランジスタにて構成されたアナログ
スイッチのＭＯＳトランジスタを全体として電流密度が
同じとなるように４つに分割して並列に接続する場合を
示した。尚、図１と同じ構成から成るものには同じ符号
を付し、その説明を省略する。この場合には、ドレイン
側の拡散エリア４の面積を［(Ｗ／４)×｛(Ｗ／４)＋４
×Ｄ2｝］ と小さくできる。尚、(Ｗ／４)＜Ｄ1 であ
る。このようにｐチャンネル又はｎチャンネルＭＯＳト
ランジスタにて構成されたアナログスイッチにおいて
は、その構成要素であるＭＯＳトランジスタのサイズを
変更することなく、キャパシタＣ1 に接続されるソース
又はドレイン側の拡散エリア４の面積を小さくできる。
この結果、キャパシタＣ1 に接続される寄生キャパシタ
値を低減でき、スイッチトキャパシタ回路の出力のオフ
セット電圧を低減することができる。
【００１０】上述の実施例では、ｐチャンネル又はｎチ
ャンネルＭＯＳトランジスタにて構成されたアナログス
イッチを用いたが、図３に示したように、本発明のスイ
ッチトキャパシタ回路は、ＣＭＯＳトランジスタにて構
成されたアナログスイッチを用いても良い。ｎチャンネ
ルＭＯＳトランジスタ１０及びｐチャンネルＭＯＳトラ
ンジスタ１１は上述の実施例と同様に各ＭＯＳトランジ
スタを上下２つに分割して並列に接続している。そし
て、面積の小さい側の拡散エリア４をキャパシタＣ1 に
接続する構成とした。尚、図１と同じ構成から成るもの
には同じ符号を付し、その説明を省略する。このように
ＣＭＯＳトランジスタにて構成されたアナログスイッチ
においては、その構成要素である各ＭＯＳトランジスタ
のサイズを変更することなく、キャパシタＣ1 に接続さ
れるソース又はドレイン側の拡散エリア４の面積を小さ
くできる。この結果、キャパシタＣ1 に接続される寄生
キャパシタ値を低減でき、スイッチトキャパシタ回路の
出力のオフセット電圧を低減することができる。
ャンネルＭＯＳトランジスタにて構成されたアナログス
イッチを用いたが、図３に示したように、本発明のスイ
ッチトキャパシタ回路は、ＣＭＯＳトランジスタにて構
成されたアナログスイッチを用いても良い。ｎチャンネ
ルＭＯＳトランジスタ１０及びｐチャンネルＭＯＳトラ
ンジスタ１１は上述の実施例と同様に各ＭＯＳトランジ
スタを上下２つに分割して並列に接続している。そし
て、面積の小さい側の拡散エリア４をキャパシタＣ1 に
接続する構成とした。尚、図１と同じ構成から成るもの
には同じ符号を付し、その説明を省略する。このように
ＣＭＯＳトランジスタにて構成されたアナログスイッチ
においては、その構成要素である各ＭＯＳトランジスタ
のサイズを変更することなく、キャパシタＣ1 に接続さ
れるソース又はドレイン側の拡散エリア４の面積を小さ
くできる。この結果、キャパシタＣ1 に接続される寄生
キャパシタ値を低減でき、スイッチトキャパシタ回路の
出力のオフセット電圧を低減することができる。
【図１】本発明の具体的な一実施例に係るスイッチトキ
ャパシタ回路におけるｐチャンネル又はｎチャンネルＭ
ＯＳトランジスタにて構成されたアナログスイッチを示
した模式図である。
ャパシタ回路におけるｐチャンネル又はｎチャンネルＭ
ＯＳトランジスタにて構成されたアナログスイッチを示
した模式図である。
【図２】本発明のスイッチトキャパシタ回路におけるｐ
チャンネル又はｎチャンネルＭＯＳトランジスタにて構
成されたアナログスイッチのＭＯＳトランジスタを４つ
に分割して並列に接続する場合を示した模式図である。
チャンネル又はｎチャンネルＭＯＳトランジスタにて構
成されたアナログスイッチのＭＯＳトランジスタを４つ
に分割して並列に接続する場合を示した模式図である。
【図３】本発明のスイッチトキャパシタ回路のアナログ
スイッチとしてＣＭＯＳトランジスタにて構成されたア
ナログスイッチを用いる場合を示した模式図である。
スイッチとしてＣＭＯＳトランジスタにて構成されたア
ナログスイッチを用いる場合を示した模式図である。
【図４】スイッチトキャパシタ回路を用いた積分器を示
した構成図である。
した構成図である。
【図５】従来のスイッチトキャパシタ回路におけるｎチ
ャンネルＭＯＳトランジスタにて構成されたアナログス
イッチとキャパシタとを示した模式図である。
ャンネルＭＯＳトランジスタにて構成されたアナログス
イッチとキャパシタとを示した模式図である。
３−ソース側の拡散エリア ４−ドレイン側の拡散エ
リア ５−ゲート電極 ６，８−コンタクト ７，９−金
属電極 ｉｎ−入力端子 Ｃ1−キャパシタ
リア ５−ゲート電極 ６，８−コンタクト ７，９−金
属電極 ｉｎ−入力端子 Ｃ1−キャパシタ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタにて構成されたアナ
ログスイッチとキャパシタとから成るスイッチトキャパ
シタ回路において、 前記ＭＯＳトランジスタを全体として電流密度が同じと
なるように複数個に分割して並列接続し、そのソース又
はドレインの拡散面積が小さくなる側を前記キャパシタ
に接続することを特徴とするスイッチトキャパシタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23240091A JPH0548389A (ja) | 1991-08-19 | 1991-08-19 | スイツチトキヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23240091A JPH0548389A (ja) | 1991-08-19 | 1991-08-19 | スイツチトキヤパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548389A true JPH0548389A (ja) | 1993-02-26 |
Family
ID=16938652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23240091A Pending JPH0548389A (ja) | 1991-08-19 | 1991-08-19 | スイツチトキヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548389A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512603B2 (en) | 1997-10-29 | 2003-01-28 | Canon Kabushiki Kaisha | Image sensor |
| JP2007097019A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 遅延回路及びそれを用いた映像信号処理回路 |
| US9601521B2 (en) | 2014-10-30 | 2017-03-21 | Samsung Display Co., Ltd. | Liquid crystal display |
-
1991
- 1991-08-19 JP JP23240091A patent/JPH0548389A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512603B2 (en) | 1997-10-29 | 2003-01-28 | Canon Kabushiki Kaisha | Image sensor |
| JP2007097019A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 遅延回路及びそれを用いた映像信号処理回路 |
| US9601521B2 (en) | 2014-10-30 | 2017-03-21 | Samsung Display Co., Ltd. | Liquid crystal display |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100590464B1 (ko) | 샘플링 스위치 | |
| JPH07154221A (ja) | 遅延回路 | |
| JPH05175737A (ja) | サンプルホールド型位相比較回路 | |
| JP2762868B2 (ja) | 電圧比較回路 | |
| KR930009432B1 (ko) | 디지탈/아나로그 변환기용 전류소자 | |
| US4965711A (en) | Switched capacitor network | |
| JPH04298176A (ja) | 固体撮像装置 | |
| US6862041B2 (en) | Circuit for processing charge detecting signal having FETS with commonly connected gates | |
| JPH0548389A (ja) | スイツチトキヤパシタ回路 | |
| JPH11163647A (ja) | スイッチトキャパシタ回路 | |
| EP0573419B1 (en) | Low power dissipation autozeroed comparator circuit | |
| JPH06260916A (ja) | アナログスイッチング回路 | |
| JP2000165214A (ja) | クロックドコンパレータ | |
| JPH0234022A (ja) | パルス出力回路 | |
| JP3047828B2 (ja) | コンパレータ回路 | |
| JPH01175410A (ja) | 半導体アナログ・スイッチ | |
| JPS58137311A (ja) | 差動ソ−スホロワ回路 | |
| JPH0340300A (ja) | サンプルホールド回路 | |
| JPS60174518A (ja) | Ｃｍｏｓアナログスイツチ | |
| JPH06349294A (ja) | サンプルホールド回路 | |
| JP3083824B2 (ja) | スイッチトキャパシタフィルタ | |
| JPS6396800A (ja) | Ｃｍｏｓサンプルホ−ルド回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JPS63250911A (ja) | 半導体集積回路装置 | |
| JPS6152018A (ja) | スイツチドキヤパシタ回路 |