JP3083824B2 - スイッチトキャパシタフィルタ - Google Patents
スイッチトキャパシタフィルタInfo
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- JP3083824B2 JP3083824B2 JP01055173A JP5517389A JP3083824B2 JP 3083824 B2 JP3083824 B2 JP 3083824B2 JP 01055173 A JP01055173 A JP 01055173A JP 5517389 A JP5517389 A JP 5517389A JP 3083824 B2 JP3083824 B2 JP 3083824B2
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- Japan
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- operational amplifier
- switched capacitor
- capacitor filter
- switch
- phase compensation
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、低消費電力でかつ広帯域なスイッチトキャ
パシタフィルタに関するものである。
パシタフィルタに関するものである。
［従来の技術］ 第２図の従来から広く知られているスイッチトキャパ
シタフィルタの典型的な構成を示す。スイッチトキャパ
シタフィルタは演算増幅器，容量（コンデンサ），スイ
ッチから構成されており、フィルタの帯域は演算増幅器
の帯域で制限される。このスイッチトキャパシタフィル
タは近年LSI化可能なフィルタとして注目を浴びてい
る。
シタフィルタの典型的な構成を示す。スイッチトキャパ
シタフィルタは演算増幅器，容量（コンデンサ），スイ
ッチから構成されており、フィルタの帯域は演算増幅器
の帯域で制限される。このスイッチトキャパシタフィル
タは近年LSI化可能なフィルタとして注目を浴びてい
る。
第３図（Ａ）は第２図のスイッチトキャパシタフィル
タを構成する演算増幅器の外部端子に着目して示した
図、第３図（Ｂ）は、その演算増幅器の内部構成を詳細
に示した一例図である。
タを構成する演算増幅器の外部端子に着目して示した
図、第３図（Ｂ）は、その演算増幅器の内部構成を詳細
に示した一例図である。
第３図（Ｂ）において、MOSトランジスタQ1〜Q5は差
動増幅段を形成しており、一方のロード用MOSトランジ
スタQ4の出力端は位相補償用コンデンサCCを介してCMOS
スイッチに接続されている。このCMOSスイッチはＮ型MO
SトランジスタQ6とＰ型MOSトランジスタQ7のソース・ド
レインを接続したものであり、位相補償用抵抗としての
機能を果たす。また、MOSトランジスタQ8およびQ9は出
力段を形成している。
動増幅段を形成しており、一方のロード用MOSトランジ
スタQ4の出力端は位相補償用コンデンサCCを介してCMOS
スイッチに接続されている。このCMOSスイッチはＮ型MO
SトランジスタQ6とＰ型MOSトランジスタQ7のソース・ド
レインを接続したものであり、位相補償用抵抗としての
機能を果たす。また、MOSトランジスタQ8およびQ9は出
力段を形成している。
演算増幅器の負荷容量CLの増大に伴なって位相余裕が
低下するので、上記位相補償用コンデンサCCを挿入する
ことにより、演算増幅器にスピード（GB積）を低くせざ
るを得ない。
低下するので、上記位相補償用コンデンサCCを挿入する
ことにより、演算増幅器にスピード（GB積）を低くせざ
るを得ない。
［発明が解決しようとする課題］ ところが、第２図に示されるように、演算増幅器の負
荷容量はクロックφ1,φ２の状態に応じて変動してしま
う。例えば、第２図示のAmplに着目すると、クロックφ
１がONのとき負荷容量はC3となるが、クロックφ２がON
のときには負荷容量は零となってしまう。
荷容量はクロックφ1,φ２の状態に応じて変動してしま
う。例えば、第２図示のAmplに着目すると、クロックφ
１がONのとき負荷容量はC3となるが、クロックφ２がON
のときには負荷容量は零となってしまう。
このような場合にも、Amplについてはワーストケース
である負荷容量C3を前提として、設計しなければならな
いという欠点がある。
である負荷容量C3を前提として、設計しなければならな
いという欠点がある。
また別の用途についてみると、現状の演算増幅器の性
能では音声帯域の信号を処理するのには適しているもの
の、例えばビデオ帯域の信号を処理するにはスピードの
点で不足することになる。ところが、これを解決するた
めには演算増幅器の周波数帯域を広げる必要があるが、
このため消費電流およびチップサイズの増加をもたらす
という欠点がある。
能では音声帯域の信号を処理するのには適しているもの
の、例えばビデオ帯域の信号を処理するにはスピードの
点で不足することになる。ところが、これを解決するた
めには演算増幅器の周波数帯域を広げる必要があるが、
このため消費電流およびチップサイズの増加をもたらす
という欠点がある。
よって本発明の目的は、演算増幅器の消費電流，チッ
プサイズを変更することなく適応周波数帯域を広げたス
イッチトキャパシタフィルタを提供することにある。
プサイズを変更することなく適応周波数帯域を広げたス
イッチトキャパシタフィルタを提供することにある。
［課題を解決するための手段］ 上記の目的を達成するために、本発明に係るスイッチ
トキャパシタフィルタは、差動増幅段と出力段とを含
み、該差動増幅段の出力端と該出力段の間に第１の位相
補償用容量素子を有する演算増幅器と、前記演算増幅器
の出力端に接続され、所定のクロック信号によって駆動
される第１のスイッチと、前記第１のスイッチを介して
前記演算増幅器の出力端に接続される容量素子と、前記
クロック信号によって前記第１のスイッチがオンするこ
とにより前記容量素子が前記演算増幅器の出力端に接続
されるときに、前記クロック信号によって駆動され、前
記第１の位相補償用容量素子と並列的に第２の位相補償
用容量素子を接続する第２のスイッチとを具備したもの
である。
トキャパシタフィルタは、差動増幅段と出力段とを含
み、該差動増幅段の出力端と該出力段の間に第１の位相
補償用容量素子を有する演算増幅器と、前記演算増幅器
の出力端に接続され、所定のクロック信号によって駆動
される第１のスイッチと、前記第１のスイッチを介して
前記演算増幅器の出力端に接続される容量素子と、前記
クロック信号によって前記第１のスイッチがオンするこ
とにより前記容量素子が前記演算増幅器の出力端に接続
されるときに、前記クロック信号によって駆動され、前
記第１の位相補償用容量素子と並列的に第２の位相補償
用容量素子を接続する第２のスイッチとを具備したもの
である。
［作 用］ 本発明によれば、スイッチトキャパシタフィルタを構
成する演算増幅器の位相補償用容量値がクロック信号に
同期して変化するので、常に最高の処理スピードを得る
ことができる。
成する演算増幅器の位相補償用容量値がクロック信号に
同期して変化するので、常に最高の処理スピードを得る
ことができる。
このことを、より詳細に述べると次のとおりである。
スイッチトキャパシタフィルタの精度を確保するため
には、各クロック周期において電荷の移動が終了しなけ
ればならない。このため、演算増幅器に要求される性能
もクロック周期に応じて充分速い設計がなされなければ
ならない。
には、各クロック周期において電荷の移動が終了しなけ
ればならない。このため、演算増幅器に要求される性能
もクロック周期に応じて充分速い設計がなされなければ
ならない。
一方、高速演算増幅器を設計するには負荷容量に応じ
て帯域を決定する必要がある。すなち演算増幅器の構成
にもよるが、一般に演算増幅器は負荷容量が大きくなる
と位相余裕が小さくなり不安定になる。また位相余裕を
大きくすると安定となるが帯域が狭くなる。このような
ことから、負荷容量が大きくなると演算増幅器のスピー
ドを低下せざるを得なくなる。
て帯域を決定する必要がある。すなち演算増幅器の構成
にもよるが、一般に演算増幅器は負荷容量が大きくなる
と位相余裕が小さくなり不安定になる。また位相余裕を
大きくすると安定となるが帯域が狭くなる。このような
ことから、負荷容量が大きくなると演算増幅器のスピー
ドを低下せざるを得なくなる。
また、スイッチトキャパシタフィルタはそのクロック
位相によっては負荷容量が変化する。
位相によっては負荷容量が変化する。
従って、上述のとおり、このクロックに同期して演算
増幅器の位相補償容量を切り換えて演算増幅器のスピー
ドを可能な限り速くすることができる。
増幅器の位相補償容量を切り換えて演算増幅器のスピー
ドを可能な限り速くすることができる。
［実施例］ 以下、実施例に基いて本発明を詳細に説明する。
第１図（Ａ）はスイッチトキャパシタフィルタに含ま
れる演算増幅器の外部端子に着目して示した図である。
本実施例と従来例（第３図（Ａ）参照）との相違は、ク
ロック信号φ１および１が位相補償容量素子を切り換
えるための制御信号として入力されていることである。
この演算増幅器は、第２図に示したようなスイッチトキ
ャパシタフィルタを構成するために用いられる。
れる演算増幅器の外部端子に着目して示した図である。
本実施例と従来例（第３図（Ａ）参照）との相違は、ク
ロック信号φ１および１が位相補償容量素子を切り換
えるための制御信号として入力されていることである。
この演算増幅器は、第２図に示したようなスイッチトキ
ャパシタフィルタを構成するために用いられる。
第１図（Ｂ）は第１図（Ａ）に示した演算増幅器の詳
細な回路構成図、第１図（Ｃ）はクロック信号を示すタ
イミング図である。第１図（Ｂ）に示した回路構成と、
第３図（Ｂ）に示した従来例との相違は次のとおりであ
る。
細な回路構成図、第１図（Ｃ）はクロック信号を示すタ
イミング図である。第１図（Ｂ）に示した回路構成と、
第３図（Ｂ）に示した従来例との相違は次のとおりであ
る。
位相補償容量素子として２つのコンデンサCA,CBを
備えている。
備えている。
これらコンデンサのうちCAについてはCMOSスイッチ
SWAを介して常時挿入されているが、CBについてはクロ
ックφ１がONのときにのみ並列的に挿入されるよう第２
のCMOSスイッチSWBに接続されている。
SWAを介して常時挿入されているが、CBについてはクロ
ックφ１がONのときにのみ並列的に挿入されるよう第２
のCMOSスイッチSWBに接続されている。
かくして、クロックφ１がONのとき位相補償容量はCA
＋CBとなる。また、φ１がOFFのときには第２のCMOSス
イッチSWBがオープンとなるため、位相補償容量はCAの
みとなり、CA＋CBの場合と比べてスピード（GB積）が高
くなる。
＋CBとなる。また、φ１がOFFのときには第２のCMOSス
イッチSWBがオープンとなるため、位相補償容量はCAの
みとなり、CA＋CBの場合と比べてスピード（GB積）が高
くなる。
なお、演算増幅器の帰還容量と入力容量の比で、演算
増幅器の帰還量が決まるが、この帰還量が１以下なら帰
還量が１とのときに比べて位相余裕が増えるので演算増
幅器の帯域を増大することができる。
増幅器の帰還量が決まるが、この帰還量が１以下なら帰
還量が１とのときに比べて位相余裕が増えるので演算増
幅器の帯域を増大することができる。
［発明の効果］ 以上説明したとおり、本発明を実施することにより、
スイッチトキャパシタフィルタの高速化が図れる。
スイッチトキャパシタフィルタの高速化が図れる。
第１図（Ａ）〜第１図（Ｃ）はそれぞれ本発明の一実施
例を示す図、 第２図は従来から知られているスイッチトキャパシタフ
ィルタの典型的な回路図、 第３図（Ａ）および第３図（Ｂ）は従来から知られてい
る演算増幅器の構成を示す図である。 Q1,Q2……入力用MOSトランジスタ、 Q3,Q4……ロード用MOSトランジスタ、 CA,CB……位相補償用容量素子、 SWA,SWB……CMOSスイッチ。
例を示す図、 第２図は従来から知られているスイッチトキャパシタフ
ィルタの典型的な回路図、 第３図（Ａ）および第３図（Ｂ）は従来から知られてい
る演算増幅器の構成を示す図である。 Q1,Q2……入力用MOSトランジスタ、 Q3,Q4……ロード用MOSトランジスタ、 CA,CB……位相補償用容量素子、 SWA,SWB……CMOSスイッチ。
Claims (1)
- 【請求項１】差動増幅段と出力段とを含み、該差動増幅
段の出力端と該出力段の間に第１の位相補償用容量素子
を有する演算増幅器と、 前記演算増幅器の出力端に接続され、所定のクロック信
号によって駆動される第１のスイッチと、 前記第１のスイッチを介して前記演算増幅器の出力端に
接続される容量素子と、 前記クロック信号によって前記第１のスイッチがオンす
ることにより前記容量素子が前記演算増幅器の出力端に
接続されるときに、前記クロック信号によって駆動さ
れ、前記第１の位相補償用容量素子と並列的に第２の位
相補償用容量素子を接続する第２のスイッチと を具備したことを特徴とするスイッチトキャパシタフィ
ルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01055173A JP3083824B2 (ja) | 1989-03-09 | 1989-03-09 | スイッチトキャパシタフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01055173A JP3083824B2 (ja) | 1989-03-09 | 1989-03-09 | スイッチトキャパシタフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02235425A JPH02235425A (ja) | 1990-09-18 |
| JP3083824B2 true JP3083824B2 (ja) | 2000-09-04 |
Family
ID=12991337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01055173A Expired - Lifetime JP3083824B2 (ja) | 1989-03-09 | 1989-03-09 | スイッチトキャパシタフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083824B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10031190A1 (de) * | 2000-06-27 | 2002-01-17 | Infineon Technologies Ag | Schaltung und Verfahren zur Abschwächung oder Beseitigung unerwünschster Eigenschaften eines Operationsverstärkers |
-
1989
- 1989-03-09 JP JP01055173A patent/JP3083824B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02235425A (ja) | 1990-09-18 |
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