KR100462119B1 - 오프셋 전압 제거 회로 - Google Patents
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Abstract
본 발명은 오프셋 전압을 저장할 때에도 부하 캐패시터가 계속 연결되어 있도록 설계하여 연산증폭기의 설계시 부하변화에 따른 위상 반전을 고려하지 않고 노이즈에 둔감하도록 입력전압이 캐패시터를 거치지 않고 비반전 입력 단자에 전달하도록 설계한 오프셋 전압 제어 회로에 관한 것으로서, 연산증폭기와, 상기 연산증폭기의 출력노드와 반전 입력노드 사이에 구성되어 입력전압을 통해 입력되는 제 1 파형에 의해 온/오프하는 제 1 스위치와, 상기 연산증폭기의 비반전 입력노드와 반전 입력노드에 연결되어 오프셋 전압을 저장하는 캐패시터와, 상기 연산증폭기의 출력노드와 상기 캐패시터의 양의 노드 사이에 구성되어 입력전압을 통해 입력되는 제 2 파형에 의한 온/오프하는 제 2 스위치와, 상기 캐패시터의 양의 노드와 상기 연산증폭기의 입력노드 사이에 구성되고 상기 제 2 파형의 반대되는 제 3 파형에 의해 온/오프하는 제 3 스위치와, 상기 연산증폭기의 출력노드에 연결되는 부하 캐패시터를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 연산증폭기에 관한 것으로, 특히 연산증폭기에서 발생하는 오프셋전압 제거 회로에 관한 것이다.
일반적으로 연산증폭기를 구성하는데 있어, 회로 설계 공정 과정 등의 문제로 비반전 단자와 반전 단자 사이에 전압차이가 발생한다. 이것을 오프셋 전압이라고 한다.
그런데 상기 오프셋 전압으로 인하여 연산증폭기의 출력을 정확하게 얻을 수 없다. 따라서 오프셋 전압을 제거해 주는 회로가 부가적으로 필요하다.
이하, 첨부된 도면을 참고하여 종래의 오프셋 전압 제거 회로를 설명하면 다음과 같다.
도 1은 종래의 오프셋 전압 제거 회로를 나타낸 회로도이다.
도 1에 도시한 바와 같이, 연산증폭기(11)와, 제 1, 제 2 스위치(12,13), 오프셋 전압(Voffset)을 저장하는 캐패시터(14) 그리고 부하 캐패시터(15)로 구성된다.
즉, 연산증폭기(11)의 출력노드와 반전 입력노드가 연결되고, 상기 연산증폭기(11)의 출력노드와 캐패시터(14)의 양의 노드 사이 및 상기 캐패시터(14)의 음의 노드와 입력전압(Vin) 사이에 구성되고 입력전압(Vin)을 통해 입력되는 제 1 파형(Φ1)에 의해 온 오프되는 제 1 스위치(12)와, 상기 입력전압(Vin)과 캐패시터(14)의 양의 노드 사이 및 연산증폭기(11)의 출력노드와 부하 캐패시터(15) 사이에 구성되고 입력전압(Vin)을 통해 입력되는 제 2 파형(Φ2)에 의해 온/오프되는 제 2 스위치(13)로 구성된다.
상기와 같이 구성된 종래의 오프셋 전압 제거 회로는 제 1 스위치(12)와 제2 스위치(13)는 각각 입력되는 제 1, 제 2 파형(Φ1, Φ2)이 고전위일 때 온(ON)으로 저전위 일 때 오프(OFF)로 동작되는 온/오프 스위치로서, 제 1 스위치(12)와 제 2 스위치(13)에 인가되는 제 1, 제 2 파형(Φ1, Φ2)은 도 2와 같다.
즉, 도 2는 도 1의 제 1, 제 2 스위치에 각각 인가되는 제 1, 제 2 파형도이다.
여기서 상기 제 1 파형(Φ1)과 제 2 파형(Φ2)은 서로 위상이 반대되는 파형이다.
도 3a 및 도 3b는 종래의 오프셋 전압 제어 회로의 동작을 설명하기 위한 회로도이다.
상기와 같이 구성된 종래의 오프셋 전압 제거 회로의 동작을 보면, 먼저 제 1 파형(Φ1)이 고전위이고, 제 2 파형(Φ2)이 저전위 일 때 도 3a와 같이 제 1 스위치(12)가 "ON" 되고, 제 2 스위치(13)가 "OFF"되어 출력전압과 입력전압의 차이, 즉 오프셋 전압을 캐패시터(14)에 저장한다.
이어, 제 1 파형(Φ1)이 저전위이고 제 2 파형(Φ2)이 고전위 일 때 도 3b와 같이 제 2 스위치(13)가 "ON" 되고, 제 1 스위치(12)가 "OFF"되어 입력전압에 도 3a의 캐패시터(14)에서 저장된 오프셋 전압값이 더해져서 출력된다.
즉, 반전 입력에서 발생된 오프셋 전압을 제 1 파형(Φ1)이 고전위 일 때 저장하였다가 제 2 파형(Φ2)이 고전위 일 때 저장값을 비반전 입력에 더해주어 반전 입력 전압에 발생된 오프셋 전압만큼 비반전 입력 전압을 더해주어 입력차이를 제거함으로서 출력 전압을 원하는 출력값으로 하고 있다.
그러나 상기와 같은 종래의 오프셋 전압 제거 회로에 있어서 다음과 같은 문제점이 있었다.
첫째, 오프셋 전압을 저장할 때 출력 부하 캐패시터와의 연결이 끊겨 출력노드에서 본 부하는 오프셋을 저장하는 캐패시터가 되었다가 다시 출력 부하 캐패시터로 연결된다.
따라서 연산증폭기에서는 출력 부하를 고려하여 설계함으로 출력 부하가 바뀌는 것은 위상 마진(Phase Margin)이 바뀌는 등 여러 문제점을 일으킬 수 있다.
둘째, 연산증폭기의 비반전 입력전압이 플로팅(Floating) 상태에 있게 되어 외부 노이즈에 민감하게 된다. 이는 노이즈에 의한 오프셋 전압이 발생할 가능성을 내포하고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 오프셋 전압을 저장할 때에도 부하 캐패시터가 계속 연결되어 있도록 설계하여 연산증폭기의 설계시 부하변화에 따른 위상 반전을 고려하지 않고 노이즈에 둔감하도록 입력전압이 캐패시터를 거치지 않고 비반전 입력 단자에 전달하도록 설계한 오프셋 전압 제어 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 오프셋 전압 제거 회로를 나타낸 회로도
도 2는 도 1의 제 1, 제 2 스위치에 각각 인가되는 제 1, 제 2 파형도
도 3a 및 도 3b는 종래의 오프셋 전압 제어 회로의 동작을 설명하기 위한 회로도
도 4는 본 발명에 의한 오프셋 전압 제어 회로를 나타낸 회로도
도 5는 도 4의 제 1, 제 2, 제 3 스위치를 온/오프하는 동작 파형도
도 6a 및 도 6b는 본 발명에 의한 오프셋 전압 제어 회로를 동작을 설명하기 위한 회로도
도면의 주요 부분에 대한 부호의 설명
21 : 연산증폭기 22 : 제 1 스위치
23 : 제 2 스위치 24 : 제 3 스위치
25 : 캐패시터 26 : 부하 캐패시터
상기와 같은 목적을 달성하기 위한 본 발명에 의한 오프셋 전압 제어 회로는 연산증폭기와, 상기 연산증폭기의 출력노드와 반전 입력노드 사이에 구성되어 입력전압을 통해 입력되는 제 1 파형에 의해 온/오프하는 제 1 스위치와, 상기 연산증폭기의 비반전 입력노드와 반전 입력노드에 연결되어 오프셋 전압을 저장하는 캐패시터와, 상기 연산증폭기의 출력노드와 상기 캐패시터의 양의 노드 사이에 구성되어 입력전압을 통해 입력되는 제 2 파형에 의한 온/오프하는 제 2 스위치와, 상기 캐패시터의 양의 노드와 상기 연산증폭기의 입력노드 사이에 구성되고 상기 제 2 파형의 반대되는 제 3 파형에 의해 온/오프하는 제 3 스위치와, 상기 연산증폭기의 출력노드에 연결되는 부하 캐패시터를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 오프셋 전압 제어 회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의한 오프셋 전압 제어 회로를 나타낸 회로도이다.
도 4에 도시한 바와 같이, 연산증폭기(21)와 제 1 스위치(22), 제 2 스위치(23), 제 3 스위치(24) 그리고 오프셋 전압(Voffset)이 저장되는 캐패시터(25), 부하 캐패시터(26)로 이루어져 있다.
즉, 연산증폭기(21)와, 상기 연산증폭기(21)의 출력노드와 반전 입력노드 사이에 구성되어 입력전압(Vin)을 통해 입력되는 제 1 파형(Φ1)에 의해 온/오프하는 제 1 스위치(22)와, 상기 연산증폭기(21)의 비반전 입력노드와 반전 입력노드에 연결되어 오프셋 전압을 저장하는 캐패시터(25)와, 상기 연산증폭기(21)의 출력노드와 상기 캐패시터(25)의 양의 노드 사이에 구성되어 입력전압(Vin)을 통해 입력되는 제 2 파형(Φ2)에 의한 온/오프하는 제 2 스위치(23)와, 상기 캐패시터(25)의 양의 노드와 상기 연산증폭기(21)의 입력노드 사이에 구성되고 상기 제 2 파형(Φ2)의 반대되는 제 3 파형(Φ2B)에 의해 온/오프하는 제 3 스위치(24)와, 상기 연산증폭기(21)의 출력노드에 연결되는 부하 캐패시터(26)를 포함하여 구성된다.
여기서 상기 제 3 스위치(24)는 제 2 스위치(23)의 위상이 반대인 파형으로 동작하는 스위치이다.
상기와 같이 구성된 본 발명에 의한 오프셋 전압 제어 회로는 연산증폭기(21)의 오프셋 전압(Voffset)을 저장하는 캐패시터(25)를 제 1, 제 2, 제 3 스위치(22,23,24)를 이용하여 먼저 비반전 입력노드와 반전 입력노드에 연결하여 오프셋 전압을 저장하고, 그후 캐패시터(25)에 저장된 전압을 반전 입력노드에 반대 극성으로 연결하여 입력 전압과 피드백 노드 전압을 갖게 만들고 있다.
본 발명에 의한 오프셋 전압 제어 회로의 동작은 제 1, 제 2, 제 3 스위치(22,23,24)에 인가되는 파형에 따라 나타낼 수 있다.
도 5는 도 4의 제 1, 제 2, 제 3 스위치를 온/오프하는 동작 파형도이고, 도 6a 및 도 6b는 본 발명에 의한 오프셋 전압 제어 회로를 동작을 설명하기 위한 회로도이다.
도 5에서 제 1 파형(Φ1)과 제 2 파형(Φ2)은 서로 위상이 반대되는 파형이면서 제 2 파형(Φ2)이 제 1 파형(Φ1)보다 약간 지연된 파형이고, 제 2 파형(Φ2)과 제 3 파형(Φ2B)은 서로 위상이 반대되는 파형이다.
먼저, 도 6a에서와 같이 제 1 파형(Φ1)이 고전위 일 때 제 1 스위치(22)가 "ON" 되어 입력전압과 출력전압의 차이, 즉 오프셋 전압이 캐패시터(25)에 저장된다.
이때 상기 캐패시터(25)가 연산증폭기(21)의 오프셋 전압을 저장할 때에도 부하 캐패시터(26)가 연결되어 연산증폭기(21)의 설계시 부하 변화에 따른 위상 마진을 고려하지 않아도 된다.
그후 제 2 파형(Φ2)이 고전위 일 때 도 6b에서와 같이, 캐패시터(25)에 저장된 오프셋 전압이 반전 입력에 반대 극성으로 더하여 비반전 입력과의 전압 차이를 없애게 되어 연산증폭기(21)의 출력을 오프셋 전압에 영향과 관계없이 제대로 얻을 수 있다.
즉, 외부의 노이즈에 둔감하도록 입력전압(Vin)과 연산증폭기(21)의 비반전 입력노드 사이에 캐패시터(25)가 구성되지 않고, 상기 연산증폭기(21)의 출력노드와 반전 입력노드 사이에 캐패시터(25)가 구성된다.
여기서 제 1 스위치(22)가 "OFF"됨과 동시에 제 2 스위치(23)를 "ON" 할 경우 캐패시터(25)에 저장된 전하가 제 1, 제 2 스위치(22,23)를 통하여 방전할 수 있도록 제 1 파형(Φ1)과 제 2 파형(Φ2)간에 소정의 지연시간을 둔다.
이상에서 설명한 바와 같이 본 발명에 의한 오프셋 전압 제어 회로는 다음과 같은 효과가 있다.
첫째, 오프셋 전압을 저장할 때 출력 부하를 그대로 연결하여 사용하므로 위상 마진의 변동이 없어 연산증폭기의 설계가 용이하다.
둘째, 입력이 그대로 입력전압에 연결되므로 입력과 입력전압 중간에 캐패시터가 있는 종래 기술과 비교하여 외부 노이즈에 둔감하다.
Claims (3)
- 연산증폭기와,상기 연산증폭기의 출력노드와 반전 입력노드 사이에 구성되어 입력전압을 통해 입력되는 제 1 파형에 의해 온/오프하는 제 1 스위치와,상기 연산증폭기의 비반전 입력노드와 반전 입력노드에 연결되어 오프셋 전압을 저장하는 캐패시터와,상기 연산증폭기의 출력노드와 상기 캐패시터의 양의 노드 사이에 구성되어 입력전압을 통해 입력되는 제 2 파형에 의한 온/오프하는 제 2 스위치와,상기 캐패시터의 양의 노드와 상기 연산증폭기의 입력노드 사이에 구성되고 상기 제 2 파형의 반대되는 제 3 파형에 의해 온/오프하는 제 3 스위치와,상기 연산증폭기의 출력노드에 연결되는 부하 캐패시터를 포함하여 구성됨을 특징으로 하는 오프셋 전압 제어 회로.
- 제 1 항에 있어서, 상기 캐패시터의 오프셋 전압을 저장할 때 캐패시터에 저장된 전압을 반전 입력노드에 반대 극성으로 연결하여 입력전압과 피드백 노드 전압을 같게 하는 것을 특징으로 하는 오프셋 전압 제어 회로.
- 제 1 항에 있어서, 상기 제 1 스위치가 "OFF"됨과 동시에 제 2 스위치를 "ON" 할 경우 캐패시터에 저장된 전하가 제 1, 제 2 스위치를 통하여 방전할 수 있도록 제 1, 제 2 파형간에 소정의 지연시간을 두는 것을 특징으로 오프셋 전압 제어 회로.
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