JPH10145194A - 電圧比較器 - Google Patents
電圧比較器Info
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- JPH10145194A JPH10145194A JP8302158A JP30215896A JPH10145194A JP H10145194 A JPH10145194 A JP H10145194A JP 8302158 A JP8302158 A JP 8302158A JP 30215896 A JP30215896 A JP 30215896A JP H10145194 A JPH10145194 A JP H10145194A
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- H—ELECTRICITY
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 位相補償用コンデンサへの不要な電荷の蓄積
を防止する。 【解決手段】 増幅用トランジスタ３１のゲートとソー
スとの間に位相補償用コンデンサ３２およびスイッチ回
路４０を直列に接続し、位相補償用コンデンサ３２の両
端を短絡するスイッチ回路５０を設ける。スイッチ回路
４０がオフしたときにスイッチ回路５０がオンすること
で、位相補償用コンデンサ３２の両端を短絡し、スイッ
チ回路４０のオン時に充電された位相補償用コンデンサ
３２を放電させる。この結果、スイッチ回路４０を完全
にオフさせることが可能になり、出力端子３から出力さ
れる出力信号が歪むことを防止できる。
を防止する。 【解決手段】 増幅用トランジスタ３１のゲートとソー
スとの間に位相補償用コンデンサ３２およびスイッチ回
路４０を直列に接続し、位相補償用コンデンサ３２の両
端を短絡するスイッチ回路５０を設ける。スイッチ回路
４０がオフしたときにスイッチ回路５０がオンすること
で、位相補償用コンデンサ３２の両端を短絡し、スイッ
チ回路４０のオン時に充電された位相補償用コンデンサ
３２を放電させる。この結果、スイッチ回路４０を完全
にオフさせることが可能になり、出力端子３から出力さ
れる出力信号が歪むことを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、位相補償用コンデ
ンサを含む電圧比較器に関するものである。
ンサを含む電圧比較器に関するものである。
【０００２】
【従来の技術】従来の電圧比較器は、例えば、図３に示
すように、プラス側の入力端子１と、マイナス側の入力
端子２と、出力端子３と、ＭＯＳトランジスタ２１〜２
４により構成される差動増幅器２０とを備えている。以
下、これらの動作について説明する。
すように、プラス側の入力端子１と、マイナス側の入力
端子２と、出力端子３と、ＭＯＳトランジスタ２１〜２
４により構成される差動増幅器２０とを備えている。以
下、これらの動作について説明する。
【０００３】一般に、電圧比較器において、プラス側の
入力端子１の電位ＶIN1 、マイナス側の入力端子２の電
位ＶIN2 、電源電位ＶDD・ＶSS、その増幅回路としての
ゲインをＧとすると、出力端子３に現れる出力電圧Ｖ
OUT は、 ＶOUT ＝Ｇ｛（ＶIN1 −ＶIN2 ）｝＋ＶREF と表される。ただし、上式においてＶREF は一般に基準
電圧と呼ばれる電圧である。基準電圧ＶREF は、通常、
ＶDDとＶSSの中間の電位である ＶREF ＝（ＶDD−ＶSS）／２ という値をとるが、それ以外の値をとる場合もある。
入力端子１の電位ＶIN1 、マイナス側の入力端子２の電
位ＶIN2 、電源電位ＶDD・ＶSS、その増幅回路としての
ゲインをＧとすると、出力端子３に現れる出力電圧Ｖ
OUT は、 ＶOUT ＝Ｇ｛（ＶIN1 −ＶIN2 ）｝＋ＶREF と表される。ただし、上式においてＶREF は一般に基準
電圧と呼ばれる電圧である。基準電圧ＶREF は、通常、
ＶDDとＶSSの中間の電位である ＶREF ＝（ＶDD−ＶSS）／２ という値をとるが、それ以外の値をとる場合もある。
【０００４】これにより、２個の入力端子１・２の差分
に応じた電圧が出力端子３から出力される。特に、２個
の入力が同電位の場合には、基準電圧ＶREF が出力され
る。
に応じた電圧が出力端子３から出力される。特に、２個
の入力が同電位の場合には、基準電圧ＶREF が出力され
る。
【０００５】しかしながら、実際の電圧比較器では、図
３に示すようなオフセット補償回路１０が設けられてい
ない場合、差動増幅器２０を構成するＭＯＳトランジス
タ２１〜２４の特性が不均一であると、２個の入力信号
が同電位でないときでも、基準電圧ＶREF が出力され
る。このときの２個の入力の差は、オフセット電圧と呼
ばれる。オフセット電圧をＶOFF とすると、オフセット
電圧が生じているときの出力は、 ＶOUT ＝Ｇ｛ＶIN1 −（ＶIN2 ＋ＶOFF ）｝＋ＶREF …（１） と表される。このオフセット電圧ＶOFF が発生すると、
ＶIN1 とＶIN2 の差分に応じた出力が得られず、電圧比
較器の誤動作を誘発するので、発生させないようにする
ことが望ましい。
３に示すようなオフセット補償回路１０が設けられてい
ない場合、差動増幅器２０を構成するＭＯＳトランジス
タ２１〜２４の特性が不均一であると、２個の入力信号
が同電位でないときでも、基準電圧ＶREF が出力され
る。このときの２個の入力の差は、オフセット電圧と呼
ばれる。オフセット電圧をＶOFF とすると、オフセット
電圧が生じているときの出力は、 ＶOUT ＝Ｇ｛ＶIN1 −（ＶIN2 ＋ＶOFF ）｝＋ＶREF …（１） と表される。このオフセット電圧ＶOFF が発生すると、
ＶIN1 とＶIN2 の差分に応じた出力が得られず、電圧比
較器の誤動作を誘発するので、発生させないようにする
ことが望ましい。
【０００６】これに対し、従来の電圧比較器では、図３
に示すように、オフセット電圧を補償するオフセット補
償回路１０が設けられている。このオフセット補償回路
１０は、差動増幅器２０の前段に配置されており、切替
スイッチ１１・１２を有している。切替スイッチ１１
は、電位ＶIN1 と基準電圧源１５からの基準電圧ＶREF
とを切り替えて出力し、切替スイッチ１２は、電位Ｖ
IN2 と基準電圧ＶREF とを切り替えて出力するようにな
っている。
に示すように、オフセット電圧を補償するオフセット補
償回路１０が設けられている。このオフセット補償回路
１０は、差動増幅器２０の前段に配置されており、切替
スイッチ１１・１２を有している。切替スイッチ１１
は、電位ＶIN1 と基準電圧源１５からの基準電圧ＶREF
とを切り替えて出力し、切替スイッチ１２は、電位Ｖ
IN2 と基準電圧ＶREF とを切り替えて出力するようにな
っている。
【０００７】上記の電圧比較器では、本来の電圧比較の
動作の前に、オフセット補償回路１０によるオフセット
補償動作が行われる。
動作の前に、オフセット補償回路１０によるオフセット
補償動作が行われる。
【０００８】このとき、まず、切替スイッチ１１・１２
がともに基準電圧源１５側に切り替えられ、スイッチ１
２の出力側にオフセット補償用コンデンサ１４を介して
設けられるＯＮ／ＯＦＦスイッチ１３がオンする。ま
た、このとき、電圧比較器における出力段に設けられる
スイッチ回路４０には、ハイレベルの制御信号Ｓが制御
端子６から与えられる。これにより、スイッチ回路４０
においてトランスファゲートを構成するＭＯＳトランジ
スタ４１・４２がオンする。
がともに基準電圧源１５側に切り替えられ、スイッチ１
２の出力側にオフセット補償用コンデンサ１４を介して
設けられるＯＮ／ＯＦＦスイッチ１３がオンする。ま
た、このとき、電圧比較器における出力段に設けられる
スイッチ回路４０には、ハイレベルの制御信号Ｓが制御
端子６から与えられる。これにより、スイッチ回路４０
においてトランスファゲートを構成するＭＯＳトランジ
スタ４１・４２がオンする。
【０００９】このような状態では、電圧比較器の入力端
子１にＶREF が入力される。また、ＯＮ／ＯＦＦスイッ
チ１３がオンになっているので、入力端子２の電位が出
力端子３の出力と同電位になる。つまり、 ＶIN1 ＝ＶREF ＶIN2 ＝ＶOUT となるので、これらと（１）式より、出力は、 ＶOUT ＝Ｇ｛ＶREF −（ＶOUT ＋ＶOFF ）｝＋ＶREF ＝ＶREF −｛Ｇ／（１＋Ｇ）｝・ＶOFF と表される。ここで、一般に、Ｇ≫１であるので、｛Ｇ
／（１＋Ｇ）｝≒１と表すことができる。したがって、
上式は、 ＶOUT ＝ＶREF −ＶOFF となる。
子１にＶREF が入力される。また、ＯＮ／ＯＦＦスイッ
チ１３がオンになっているので、入力端子２の電位が出
力端子３の出力と同電位になる。つまり、 ＶIN1 ＝ＶREF ＶIN2 ＝ＶOUT となるので、これらと（１）式より、出力は、 ＶOUT ＝Ｇ｛ＶREF −（ＶOUT ＋ＶOFF ）｝＋ＶREF ＝ＶREF −｛Ｇ／（１＋Ｇ）｝・ＶOFF と表される。ここで、一般に、Ｇ≫１であるので、｛Ｇ
／（１＋Ｇ）｝≒１と表すことができる。したがって、
上式は、 ＶOUT ＝ＶREF −ＶOFF となる。
【００１０】つまり、図３に示すように、オフセット補
償用コンデンサ１４の差動増幅器２０側の端子の電位、
すなわち点Ｐ3 の電位はＶREF −ＶOFF であり、オフセ
ット補償用コンデンサ１４のスイッチ１２側の端子の電
位、すなわち点Ｐ4 の電位はＶREF になっている。した
がって、オフセット補償用コンデンサ１４には、その両
端の電位差であるＶOFF に応じた電荷が蓄えられる。こ
のとき、ＶOFF ＞０であれば、点Ｐ3 の電位が点Ｐ4 の
電位よりＶOFF だけ低くなり、ＶOFF ＜０であれば、点
Ｐ3 の電位が点Ｐ4 の電位よりＶOFF だけ高くなる。
償用コンデンサ１４の差動増幅器２０側の端子の電位、
すなわち点Ｐ3 の電位はＶREF −ＶOFF であり、オフセ
ット補償用コンデンサ１４のスイッチ１２側の端子の電
位、すなわち点Ｐ4 の電位はＶREF になっている。した
がって、オフセット補償用コンデンサ１４には、その両
端の電位差であるＶOFF に応じた電荷が蓄えられる。こ
のとき、ＶOFF ＞０であれば、点Ｐ3 の電位が点Ｐ4 の
電位よりＶOFF だけ低くなり、ＶOFF ＜０であれば、点
Ｐ3 の電位が点Ｐ4 の電位よりＶOFF だけ高くなる。
【００１１】また、オフセット補償動作においては、電
圧比較器が演算増幅器として機能している。したがっ
て、スイッチ回路４０をオンさせることにより増幅トラ
ンジスタ３１の入出力間に位相補償用コンデンサ３２が
接続されると、発振が抑制され、演算増幅器としての機
能が安定する。
圧比較器が演算増幅器として機能している。したがっ
て、スイッチ回路４０をオンさせることにより増幅トラ
ンジスタ３１の入出力間に位相補償用コンデンサ３２が
接続されると、発振が抑制され、演算増幅器としての機
能が安定する。
【００１２】このようにして、オフセット補償動作が行
われると、続いて電圧比較動作が行われる。電圧比較動
作に移行すると、切替スイッチ１１・１２がそれぞれ入
力端子１・２側に切り替えられ、ＯＮ／ＯＦＦスイッチ
１３がオフするとともに、制御信号Ｓがローレベルとな
る。
われると、続いて電圧比較動作が行われる。電圧比較動
作に移行すると、切替スイッチ１１・１２がそれぞれ入
力端子１・２側に切り替えられ、ＯＮ／ＯＦＦスイッチ
１３がオフするとともに、制御信号Ｓがローレベルとな
る。
【００１３】この状態では、オフセット補償用コンデン
サ１４にＶOFF の分だけ電荷が蓄積されたままになって
いるので、電圧比較器の入力として、入力端子１・２に
それぞれ電位ＶIN1 ・ＶIN2 が与えられると、入力端子
２には、等価的に（ＶIN2 −ＶOFF ）の電位が与えられ
ていることになる。したがって、このときの出力は、 ＶOUT ＝Ｇ｛ＶIN1 −（ＶIN2 −ＶOFF ＋ＶOFF ）｝＋ＶREF ＝Ｇ（ＶIN1 −ＶIN2 ）＋ＶREF と表される。
サ１４にＶOFF の分だけ電荷が蓄積されたままになって
いるので、電圧比較器の入力として、入力端子１・２に
それぞれ電位ＶIN1 ・ＶIN2 が与えられると、入力端子
２には、等価的に（ＶIN2 −ＶOFF ）の電位が与えられ
ていることになる。したがって、このときの出力は、 ＶOUT ＝Ｇ｛ＶIN1 −（ＶIN2 −ＶOFF ＋ＶOFF ）｝＋ＶREF ＝Ｇ（ＶIN1 −ＶIN2 ）＋ＶREF と表される。
【００１４】このように、電圧比較器は、オフセット補
償回路１０を備えることで、オフセット電圧による出力
電圧の誤差をキャンセルすることができる。
償回路１０を備えることで、オフセット電圧による出力
電圧の誤差をキャンセルすることができる。
【００１５】また、電圧比較動作においては、スイッチ
回路４０をオフさせることにより増幅トランジスタ３１
の入出力間から位相補償用コンデンサ３２が切り離され
ると、周波数帯域を拡大し、かつ動作を速くすることが
できる。
回路４０をオフさせることにより増幅トランジスタ３１
の入出力間から位相補償用コンデンサ３２が切り離され
ると、周波数帯域を拡大し、かつ動作を速くすることが
できる。
【００１６】なお、上記の演算増幅器および電圧比較器
としての機能ならびに位相補償用コンデンサ３２および
スイッチ回路４０については、特開昭６２−４３９１３
号公報に開示されている。また、オフセット補償ならび
に位相補償用コンデンサ３２およびスイッチ回路４０に
ついては、"A Continuously Variable Slope Adaptive
Delta Modulation Codec System" IEEE JOURNAL OF SOL
ID-STATE CIRCUITS, VOL. SC-18, NO. 6, DECEMBER 198
3 p.698 に開示されている。
としての機能ならびに位相補償用コンデンサ３２および
スイッチ回路４０については、特開昭６２−４３９１３
号公報に開示されている。また、オフセット補償ならび
に位相補償用コンデンサ３２およびスイッチ回路４０に
ついては、"A Continuously Variable Slope Adaptive
Delta Modulation Codec System" IEEE JOURNAL OF SOL
ID-STATE CIRCUITS, VOL. SC-18, NO. 6, DECEMBER 198
3 p.698 に開示されている。
【００１７】
【発明が解決しようとする課題】図３に示す回路では、
電圧比較器として使用する際、スイッチ回路４０をオフ
させるために制御信号Ｓをローレベルにしても、スイッ
チ回路４０がオフにならないことがあり、これが原因と
なって出力ＶOUT が歪んでしまうことがある。次に、そ
の状態について詳しく説明する。
電圧比較器として使用する際、スイッチ回路４０をオフ
させるために制御信号Ｓをローレベルにしても、スイッ
チ回路４０がオフにならないことがあり、これが原因と
なって出力ＶOUT が歪んでしまうことがある。次に、そ
の状態について詳しく説明する。
【００１８】例えば電源端子４に与えられる電源電圧Ｖ
DDが３Ｖ、電源端子５に与えられる電源電圧ＶSSが０
Ｖ、基準電圧ＶREF が１．５Ｖであるとき、オフセット
補償動作のために、切替スイッチ１１・１２がいずれも
基準電圧源１５側に切り替えられ、ＯＮ／ＯＦＦスイッ
チ１３がオンし、さらに制御信号Ｓがハイレベルとなっ
た状態では、位相補償用コンデンサ３２のスイッチ回路
４０側の端子の電位、すなわち点Ｐ1 の電位は約１．５
Ｖの（ＶREF −ＶOFF ）となる。
DDが３Ｖ、電源端子５に与えられる電源電圧ＶSSが０
Ｖ、基準電圧ＶREF が１．５Ｖであるとき、オフセット
補償動作のために、切替スイッチ１１・１２がいずれも
基準電圧源１５側に切り替えられ、ＯＮ／ＯＦＦスイッ
チ１３がオンし、さらに制御信号Ｓがハイレベルとなっ
た状態では、位相補償用コンデンサ３２のスイッチ回路
４０側の端子の電位、すなわち点Ｐ1 の電位は約１．５
Ｖの（ＶREF −ＶOFF ）となる。
【００１９】そのときの位相補償用コンデンサ３２の差
動増幅器２０の出力端側の電位、すなわち点Ｐ2 の電位
が仮に０．８Ｖであれば、位相補償用コンデンサ３２の
両端には、０．７Ｖの電位差が生じている。このため、
位相補償用コンデンサ３２にその電位差に応じた電荷が
蓄積され、点Ｐ1 の電位が点Ｐ2 の電位より０．７Ｖ高
くなる。
動増幅器２０の出力端側の電位、すなわち点Ｐ2 の電位
が仮に０．８Ｖであれば、位相補償用コンデンサ３２の
両端には、０．７Ｖの電位差が生じている。このため、
位相補償用コンデンサ３２にその電位差に応じた電荷が
蓄積され、点Ｐ1 の電位が点Ｐ2 の電位より０．７Ｖ高
くなる。
【００２０】さらに、この後、スイッチ制御信号Ｓをロ
ーレベルにして電圧比較動作に移行すると、入力端子１
の入力が入力端子２の入力より大きい場合に、点Ｐ2 の
電位が２．８Ｖになったとする。このときも、位相補償
用コンデンサ３２の両端に０．７Ｖの電位差が保持され
ている（点Ｐ1 の電位が点Ｐ2 の電位より０．７Ｖ高
い）ので、点Ｐ1 の電位が３．５Ｖになる。
ーレベルにして電圧比較動作に移行すると、入力端子１
の入力が入力端子２の入力より大きい場合に、点Ｐ2 の
電位が２．８Ｖになったとする。このときも、位相補償
用コンデンサ３２の両端に０．７Ｖの電位差が保持され
ている（点Ｐ1 の電位が点Ｐ2 の電位より０．７Ｖ高
い）ので、点Ｐ1 の電位が３．５Ｖになる。
【００２１】また、スイッチ回路４０を構成するＰ型の
ＭＯＳトランジスタ４２は、図４に示す構造になってい
る。ＭＯＳトランジスタ４２は、Ｐ型ウエハ基板６０に
作製される場合、Ｎウェル６１の領域内に形成される。
上記の状態では、ローレベルの制御信号Ｓがインバータ
３４で反転されて入力されるので、ＭＯＳトランジスタ
４２のゲート電極には、３Ｖの電圧が印加される。ま
た、点Ｐ1 に接続されるＭＯＳトランジスタ４２の端子
の電位は、上記のように３．５Ｖになっている。これに
より、この電位がゲート電極の電位より高くなるので、
ＭＯＳトランジスタ４２は、オンの状態（または、オン
とオフの中間的な状態）になる。
ＭＯＳトランジスタ４２は、図４に示す構造になってい
る。ＭＯＳトランジスタ４２は、Ｐ型ウエハ基板６０に
作製される場合、Ｎウェル６１の領域内に形成される。
上記の状態では、ローレベルの制御信号Ｓがインバータ
３４で反転されて入力されるので、ＭＯＳトランジスタ
４２のゲート電極には、３Ｖの電圧が印加される。ま
た、点Ｐ1 に接続されるＭＯＳトランジスタ４２の端子
の電位は、上記のように３．５Ｖになっている。これに
より、この電位がゲート電極の電位より高くなるので、
ＭＯＳトランジスタ４２は、オンの状態（または、オン
とオフの中間的な状態）になる。
【００２２】このように、図３に示す回路を電圧比較器
として使用する場合、スイッチ回路４０をオフさせるた
めにスイッチ制御信号Ｓをローレベルにしても、ＭＯＳ
トランジスタ４２がオフにならない。このため、スイッ
チ回路４０が完全にオフしなくなることがある。
として使用する場合、スイッチ回路４０をオフさせるた
めにスイッチ制御信号Ｓをローレベルにしても、ＭＯＳ
トランジスタ４２がオフにならない。このため、スイッ
チ回路４０が完全にオフしなくなることがある。
【００２３】スイッチ回路４０が完全にオフしないと、
定電流源３３からの電流がスイッチ回路４０にも流れて
しまうので、出力端子３からの出力信号が歪んでしま
う。例えば、差動増幅器２０の出力信号が、図５に示す
ような時刻Ｔ1 でＶ1 からＶ2へ立ち上がる波形である
場合、出力端子３から実際に出力される信号は、図６に
示すように、Ｖ3 からＶ4 に瞬時に変化せず、歪んだ波
形になる。
定電流源３３からの電流がスイッチ回路４０にも流れて
しまうので、出力端子３からの出力信号が歪んでしま
う。例えば、差動増幅器２０の出力信号が、図５に示す
ような時刻Ｔ1 でＶ1 からＶ2へ立ち上がる波形である
場合、出力端子３から実際に出力される信号は、図６に
示すように、Ｖ3 からＶ4 に瞬時に変化せず、歪んだ波
形になる。
【００２４】
【課題を解決するための手段】本発明の電圧比較器は、
上記の課題を解決するために、２系統の入力信号の差に
応じた信号を出力する差動増幅器と、この差動増幅器の
出力信号を増幅する増幅用トランジスタと、この増幅用
トランジスタの入出力間に設けられる位相補償用コンデ
ンサと、上記増幅用トランジスタの入出力間への上記位
相補償用コンデンサの接続および切り離しを行う接離ス
イッチと、上記増幅用トランジスタの出力信号に含まれ
るオフセット成分を補償するオフセット補償回路とを備
えた電圧比較器において、上記位相補償用コンデンサの
両端を短絡する短絡スイッチを備えていることを特徴と
している。
上記の課題を解決するために、２系統の入力信号の差に
応じた信号を出力する差動増幅器と、この差動増幅器の
出力信号を増幅する増幅用トランジスタと、この増幅用
トランジスタの入出力間に設けられる位相補償用コンデ
ンサと、上記増幅用トランジスタの入出力間への上記位
相補償用コンデンサの接続および切り離しを行う接離ス
イッチと、上記増幅用トランジスタの出力信号に含まれ
るオフセット成分を補償するオフセット補償回路とを備
えた電圧比較器において、上記位相補償用コンデンサの
両端を短絡する短絡スイッチを備えていることを特徴と
している。
【００２５】上記の構成において、位相補償用コンデン
サは、接離スイッチにより、位相補償が必要なときに増
幅用トランジスタの入出力間に接続され、位相補償が不
要なときに増幅用トランジスタの入出力間から切り離さ
れる。位相補償用コンデンサが増幅用トランジスタの入
出力間から切り離されても、位相補償用コンデンサには
接続時に蓄積された電荷がそのまま残っている。ところ
が、短絡スイッチにより位相補償用コンデンサの両端が
短絡されると、位相補償用コンデンサに蓄積された電荷
が放出される。これにより、本電圧比較器が電圧比較動
作を行う際、接離スイッチの動作を制御する制御信号
を、接離スイッチをオフさせるように例えばローレベル
にすれば、接離スイッチが確実にオフする。したがっ
て、本電圧比較器の出力信号が歪むという不都合を回避
できる。
サは、接離スイッチにより、位相補償が必要なときに増
幅用トランジスタの入出力間に接続され、位相補償が不
要なときに増幅用トランジスタの入出力間から切り離さ
れる。位相補償用コンデンサが増幅用トランジスタの入
出力間から切り離されても、位相補償用コンデンサには
接続時に蓄積された電荷がそのまま残っている。ところ
が、短絡スイッチにより位相補償用コンデンサの両端が
短絡されると、位相補償用コンデンサに蓄積された電荷
が放出される。これにより、本電圧比較器が電圧比較動
作を行う際、接離スイッチの動作を制御する制御信号
を、接離スイッチをオフさせるように例えばローレベル
にすれば、接離スイッチが確実にオフする。したがっ
て、本電圧比較器の出力信号が歪むという不都合を回避
できる。
【００２６】上記の電圧比較器では、好ましくは、上記
短絡スイッチが、上記接離スイッチの接続動作に同期し
て上記位相補償用コンデンサの両端を開放する一方、上
記接離スイッチの切り離し動作に同期して上記位相補償
用コンデンサの両端を短絡するようになっている。
短絡スイッチが、上記接離スイッチの接続動作に同期し
て上記位相補償用コンデンサの両端を開放する一方、上
記接離スイッチの切り離し動作に同期して上記位相補償
用コンデンサの両端を短絡するようになっている。
【００２７】この構成では、接離スイッチが位相補償用
コンデンサを接続しているときには、位相補償用コンデ
ンサの両端が短絡スイッチにより開放され、接離スイッ
チが位相補償用コンデンサを切り離しているときは、位
相補償用コンデンサの両端が短絡スイッチにより短絡さ
れる。このように、短絡スイッチが接離スイッチの動作
に同期して動作するようになっているので、短絡スイッ
チおよび接離スイッチの制御系統を共通化することがで
きる。
コンデンサを接続しているときには、位相補償用コンデ
ンサの両端が短絡スイッチにより開放され、接離スイッ
チが位相補償用コンデンサを切り離しているときは、位
相補償用コンデンサの両端が短絡スイッチにより短絡さ
れる。このように、短絡スイッチが接離スイッチの動作
に同期して動作するようになっているので、短絡スイッ
チおよび接離スイッチの制御系統を共通化することがで
きる。
【００２８】
【発明の実施の形態】本発明の実施の一形態について図
１および図２に基づいて説明すれば、以下の通りであ
る。なお、本実施の形態において、図３に示す従来の電
圧比較器の構成要素と同等の機能を有する構成要素につ
いては、同一の符号を付記する。
１および図２に基づいて説明すれば、以下の通りであ
る。なお、本実施の形態において、図３に示す従来の電
圧比較器の構成要素と同等の機能を有する構成要素につ
いては、同一の符号を付記する。
【００２９】本実施の形態に係る電圧比較器は、図１に
示すように、プラス側の入力端子１と、マイナス側の入
力端子２と、出力端子３と、電源電圧ＶDD・ＶSSがそれ
ぞれ与えられる電源端子４・５と、制御信号Ｓが入力さ
れる制御端子６とを備えている。また、本電圧比較器
は、オフセット補償回路１０と、差動増幅器２０と、増
幅用トランジスタ３１と、位相補償用コンデンサ３２
と、定電流源３３と、インバータ３４と、スイッチ回路
４０・５０とを備えている。
示すように、プラス側の入力端子１と、マイナス側の入
力端子２と、出力端子３と、電源電圧ＶDD・ＶSSがそれ
ぞれ与えられる電源端子４・５と、制御信号Ｓが入力さ
れる制御端子６とを備えている。また、本電圧比較器
は、オフセット補償回路１０と、差動増幅器２０と、増
幅用トランジスタ３１と、位相補償用コンデンサ３２
と、定電流源３３と、インバータ３４と、スイッチ回路
４０・５０とを備えている。
【００３０】オフセット補償回路１０は、切替スイッチ
１１・１２、ＯＮ／ＯＦＦスイッチ１３、オフセット補
償用コンデンサ１４および基準電圧源１５を有してい
る。
１１・１２、ＯＮ／ＯＦＦスイッチ１３、オフセット補
償用コンデンサ１４および基準電圧源１５を有してい
る。
【００３１】切替スイッチ１１は、入力端子１から入力
される入力信号と基準電圧源１５で発生する基準電圧Ｖ
REF とを切り替えて出力するスイッチである。切替スイ
ッチ１２は、入力端子２から入力される入力信号と上記
の基準電圧ＶREF とを切り替えてオフセット補償用コン
デンサ１４に出力するスイッチである。
される入力信号と基準電圧源１５で発生する基準電圧Ｖ
REF とを切り替えて出力するスイッチである。切替スイ
ッチ１２は、入力端子２から入力される入力信号と上記
の基準電圧ＶREF とを切り替えてオフセット補償用コン
デンサ１４に出力するスイッチである。
【００３２】ＯＮ／ＯＦＦスイッチ１３は、オフセット
補償用コンデンサ１４の一方の端子と出力端子３との間
に設けられている。このＯＮ／ＯＦＦスイッチ１３は、
切替スイッチ１１・１２がともに基準電圧源１５側に切
り替えられているときにオンし、切替スイッチ１１・１
２がそれぞれ入力端子１・２側に切り替えられていると
きにオフするようになっている。
補償用コンデンサ１４の一方の端子と出力端子３との間
に設けられている。このＯＮ／ＯＦＦスイッチ１３は、
切替スイッチ１１・１２がともに基準電圧源１５側に切
り替えられているときにオンし、切替スイッチ１１・１
２がそれぞれ入力端子１・２側に切り替えられていると
きにオフするようになっている。
【００３３】差動増幅器２０は、Ｐ型のＭＯＳトランジ
スタ（以降、Ｐ−ＭＯＳトランジスタと称する）２１・
２２、Ｎ型のＭＯＳトランジスタ（以降、Ｎ−ＭＯＳト
ランジスタと称する）２３・２４および定電流源２５を
有している。
スタ（以降、Ｐ−ＭＯＳトランジスタと称する）２１・
２２、Ｎ型のＭＯＳトランジスタ（以降、Ｎ−ＭＯＳト
ランジスタと称する）２３・２４および定電流源２５を
有している。
【００３４】Ｐ−ＭＯＳトランジスタ２１は、ゲートに
オフセット補償用コンデンサ１４のＯＮ／ＯＦＦスイッ
チ１３側の端子が接続され、Ｐ−ＭＯＳトランジスタ２
２は、ゲートに切替スイッチ１１の出力端が接続されて
いる。また、Ｐ−ＭＯＳトランジスタ２１・２２は、と
もにソースに定電流源２５の出力端が接続されている。
一方、Ｎ−ＭＯＳトランジスタ２３・２４は、ドレイン
がそれぞれＰ−ＭＯＳトランジスタ２１・２２のドレイ
ンに接続され、ソースがともに電源端子５に接続されて
いる。また、Ｎ−ＭＯＳトランジスタ２３のゲートは、
Ｎ−ＭＯＳトランジスタ２３のソースとＮ−ＭＯＳトラ
ンジスタ２４のゲートに接続されている。そして、定電
流源２５の入力端は、電源端子４に接続されている。
オフセット補償用コンデンサ１４のＯＮ／ＯＦＦスイッ
チ１３側の端子が接続され、Ｐ−ＭＯＳトランジスタ２
２は、ゲートに切替スイッチ１１の出力端が接続されて
いる。また、Ｐ−ＭＯＳトランジスタ２１・２２は、と
もにソースに定電流源２５の出力端が接続されている。
一方、Ｎ−ＭＯＳトランジスタ２３・２４は、ドレイン
がそれぞれＰ−ＭＯＳトランジスタ２１・２２のドレイ
ンに接続され、ソースがともに電源端子５に接続されて
いる。また、Ｎ−ＭＯＳトランジスタ２３のゲートは、
Ｎ−ＭＯＳトランジスタ２３のソースとＮ−ＭＯＳトラ
ンジスタ２４のゲートに接続されている。そして、定電
流源２５の入力端は、電源端子４に接続されている。
【００３５】増幅用トランジスタ３１は、Ｎ型のＭＯＳ
トランジスタである。この増幅用トランジスタ３１のゲ
ートは、差動増幅器２０の出力端、すなわちＰ−ＭＯＳ
トランジスタ２２とＮ−ＭＯＳトランジスタ２４との接
続点（ソース）に接続されている。また、増幅用トラン
ジスタ３１は、ドレインが定電流源３３の出力端に接続
され、ソースが電源端子５に接続されている。定電流源
３３の入力端は、電源端子４に接続されている。
トランジスタである。この増幅用トランジスタ３１のゲ
ートは、差動増幅器２０の出力端、すなわちＰ−ＭＯＳ
トランジスタ２２とＮ−ＭＯＳトランジスタ２４との接
続点（ソース）に接続されている。また、増幅用トラン
ジスタ３１は、ドレインが定電流源３３の出力端に接続
され、ソースが電源端子５に接続されている。定電流源
３３の入力端は、電源端子４に接続されている。
【００３６】位相補償用コンデンサ３２およびスイッチ
回路４０は、増幅用トランジスタ３１のゲート−ドレイ
ン間に直列に接続されている。また、スイッチ回路５０
は、位相補償用コンデンサ３２と並列に接続されてい
る。位相補償用コンデンサ３２の一方の端子は、差動増
幅器２０の出力端、すなわち点Ｐ2 に接続され、位相補
償用コンデンサ３２の他方の端子は、スイッチ回路４０
の入力端、すなわち点Ｐ1 に接続されている。
回路４０は、増幅用トランジスタ３１のゲート−ドレイ
ン間に直列に接続されている。また、スイッチ回路５０
は、位相補償用コンデンサ３２と並列に接続されてい
る。位相補償用コンデンサ３２の一方の端子は、差動増
幅器２０の出力端、すなわち点Ｐ2 に接続され、位相補
償用コンデンサ３２の他方の端子は、スイッチ回路４０
の入力端、すなわち点Ｐ1 に接続されている。
【００３７】接離スイッチとしてのスイッチ回路４０
は、Ｎ−ＭＯＳトランジスタ４１およびＰ−ＭＯＳトラ
ンジスタ４２が並列接続されて構成される、いわゆるト
ランスファゲートである。Ｎ−ＭＯＳトランジスタ４１
のゲートは制御端子６に接続され、Ｐ−ＭＯＳトランジ
スタ４２のゲートはインバータ３４を介して制御端子６
に接続されている。また、Ｎ−ＭＯＳトランジスタ４１
のドレインおよびＰ−ＭＯＳトランジスタ４２のドレイ
ンは、ともに点Ｐ1 に接続されている。また、Ｎ−ＭＯ
Ｓトランジスタ４１のソースおよびＰ−ＭＯＳトランジ
スタ４２のドレインは、ともに増幅用トランジスタ３１
のドレインに接続されている。
は、Ｎ−ＭＯＳトランジスタ４１およびＰ−ＭＯＳトラ
ンジスタ４２が並列接続されて構成される、いわゆるト
ランスファゲートである。Ｎ−ＭＯＳトランジスタ４１
のゲートは制御端子６に接続され、Ｐ−ＭＯＳトランジ
スタ４２のゲートはインバータ３４を介して制御端子６
に接続されている。また、Ｎ−ＭＯＳトランジスタ４１
のドレインおよびＰ−ＭＯＳトランジスタ４２のドレイ
ンは、ともに点Ｐ1 に接続されている。また、Ｎ−ＭＯ
Ｓトランジスタ４１のソースおよびＰ−ＭＯＳトランジ
スタ４２のドレインは、ともに増幅用トランジスタ３１
のドレインに接続されている。
【００３８】短絡スイッチとしてのスイッチ回路５０
も、トランスファゲートであり、Ｎ−ＭＯＳトランジス
タ５１およびＰ−ＭＯＳトランジスタ５２が並列接続さ
れて構成されている。Ｎ−ＭＯＳトランジスタ５１のド
レインおよびＰ−ＭＯＳトランジスタ５２のソースは、
ともに点Ｐ2 に接続されている。また、Ｎ−ＭＯＳトラ
ンジスタ５１のソースおよびＰ−ＭＯＳトランジスタ５
２のドレインは、ともに点Ｐ1 に接続されている。
も、トランスファゲートであり、Ｎ−ＭＯＳトランジス
タ５１およびＰ−ＭＯＳトランジスタ５２が並列接続さ
れて構成されている。Ｎ−ＭＯＳトランジスタ５１のド
レインおよびＰ−ＭＯＳトランジスタ５２のソースは、
ともに点Ｐ2 に接続されている。また、Ｎ−ＭＯＳトラ
ンジスタ５１のソースおよびＰ−ＭＯＳトランジスタ５
２のドレインは、ともに点Ｐ1 に接続されている。
【００３９】上記のように構成される電圧比較器では、
電圧比較動作を行う前にオフセット補償動作が行われ
る。このオフセット補償動作は、前述の従来の電圧比較
器（図３参照）におけるオフセット補償動作と同様であ
り、オフセット補償回路１０において、切替スイッチ１
１・１２が基準電圧源１５側に切り替えられ、ＯＮ／Ｏ
ＦＦスイッチ１３がオンした状態で機能する。また、こ
のとき、制御信号Ｓがハイレベルとなるため、スイッチ
回路４０がオンしている。
電圧比較動作を行う前にオフセット補償動作が行われ
る。このオフセット補償動作は、前述の従来の電圧比較
器（図３参照）におけるオフセット補償動作と同様であ
り、オフセット補償回路１０において、切替スイッチ１
１・１２が基準電圧源１５側に切り替えられ、ＯＮ／Ｏ
ＦＦスイッチ１３がオンした状態で機能する。また、こ
のとき、制御信号Ｓがハイレベルとなるため、スイッチ
回路４０がオンしている。
【００４０】このような状態では、オフセット補償用コ
ンデンサ１４にオフセット電圧ＶOF F の電位だけ余分に
電荷が蓄えられる。また、オフセット補償動作において
は、スイッチ回路５０が制御信号Ｓによりオフしている
ので、スイッチ回路４０を介して増幅トランジスタ３１
の入出力間に位相補償用コンデンサ３２が接続される。
したがって、電圧比較器は、位相補償用コンデンサ３２
により、発振が抑制されて動作が安定する。
ンデンサ１４にオフセット電圧ＶOF F の電位だけ余分に
電荷が蓄えられる。また、オフセット補償動作において
は、スイッチ回路５０が制御信号Ｓによりオフしている
ので、スイッチ回路４０を介して増幅トランジスタ３１
の入出力間に位相補償用コンデンサ３２が接続される。
したがって、電圧比較器は、位相補償用コンデンサ３２
により、発振が抑制されて動作が安定する。
【００４１】電圧比較器の動作がオフセット補償動作か
ら電圧比較動作に移行すると、切替スイッチ１１・１２
がそれぞれ入力端子１・２側に切り替えられ、ＯＮ／Ｏ
ＦＦスイッチ１３がオフするとともに、制御信号Ｓがロ
ーレベルとなる。これにより、スイッチ回路４０がオフ
し、スイッチ回路５０がオンする。
ら電圧比較動作に移行すると、切替スイッチ１１・１２
がそれぞれ入力端子１・２側に切り替えられ、ＯＮ／Ｏ
ＦＦスイッチ１３がオフするとともに、制御信号Ｓがロ
ーレベルとなる。これにより、スイッチ回路４０がオフ
し、スイッチ回路５０がオンする。
【００４２】このような状態では、入力端子１・２にそ
れぞれ電位ＶIN1 ・ＶIN2 が与えられると、入力端子２
の電位が電位ＶIN2 からオフセット補償用コンデンサ１
４に充電されたオフセット電圧ＶOFF を減じた値とな
る。したがって、差動増幅器２０および増幅用トランジ
スタ３１を介して出力端子３に現れる出力電圧Ｖ
OUT は、オフセット成分が相殺される。
れぞれ電位ＶIN1 ・ＶIN2 が与えられると、入力端子２
の電位が電位ＶIN2 からオフセット補償用コンデンサ１
４に充電されたオフセット電圧ＶOFF を減じた値とな
る。したがって、差動増幅器２０および増幅用トランジ
スタ３１を介して出力端子３に現れる出力電圧Ｖ
OUT は、オフセット成分が相殺される。
【００４３】また、スイッチ回路４０がオフしているの
で、増幅トランジスタ３１の入出力間から位相補償用コ
ンデンサ３２が切り離され、周波数帯域が拡大し、かつ
動作が速くなる。このとき、スイッチ回路５０がオンす
ることにより、位相補償用コンデンサ３２の両端が短絡
されるので、オフセット補償動作中に位相補償用コンデ
ンサ３２に蓄積された電荷が放出される。このため、位
相補償用コンデンサ３２の両端が同電位になる。したが
って、点Ｐ1 の電位がＰ−ＭＯＳトランジスタ４２のゲ
ート電圧（制御信号Ｓのハイレベルの電位）より高くな
ることがなくなる。この結果、制御信号Ｓがローレベル
のときに、Ｐ−ＭＯＳトランジスタ４２がオンすること
はない。
で、増幅トランジスタ３１の入出力間から位相補償用コ
ンデンサ３２が切り離され、周波数帯域が拡大し、かつ
動作が速くなる。このとき、スイッチ回路５０がオンす
ることにより、位相補償用コンデンサ３２の両端が短絡
されるので、オフセット補償動作中に位相補償用コンデ
ンサ３２に蓄積された電荷が放出される。このため、位
相補償用コンデンサ３２の両端が同電位になる。したが
って、点Ｐ1 の電位がＰ−ＭＯＳトランジスタ４２のゲ
ート電圧（制御信号Ｓのハイレベルの電位）より高くな
ることがなくなる。この結果、制御信号Ｓがローレベル
のときに、Ｐ−ＭＯＳトランジスタ４２がオンすること
はない。
【００４４】これにより、図２に示すように、本電圧比
較器の出力信号は、従来の同出力信号（図６参照）と比
べて歪みのない波形となる。それゆえ、位相補償用コン
デンサ３２に全く影響されることなく、電圧比較器を安
定して動作させることができる。また、出力波形に歪み
がなくなるので、電圧比較器を高速で動作させることが
できる。
較器の出力信号は、従来の同出力信号（図６参照）と比
べて歪みのない波形となる。それゆえ、位相補償用コン
デンサ３２に全く影響されることなく、電圧比較器を安
定して動作させることができる。また、出力波形に歪み
がなくなるので、電圧比較器を高速で動作させることが
できる。
【００４５】また、基準電圧ＶREF は、通常、電源電圧
ＶDDと電源電圧ＶSSとのちょうど中間の電位に設定され
るが、これに限らず、ＶDDとＶSSとの間の他の電位であ
ってもよい。勿論、本電圧比較器は、このような基準電
圧ＶREF によっても、前述のように動作する。
ＶDDと電源電圧ＶSSとのちょうど中間の電位に設定され
るが、これに限らず、ＶDDとＶSSとの間の他の電位であ
ってもよい。勿論、本電圧比較器は、このような基準電
圧ＶREF によっても、前述のように動作する。
【００４６】なお、本実施の形態においては、電圧比較
器に設けられる全トランジスタが図１に示す極性（Ｐ型
およびＮ型）と逆になるように構成されていても、上記
と同様に電圧比較器の動作を安定化させることができ
る。この構成では、スイッチ回路４０に与えられる制御
信号として、トランジスタの極性に応じて上記の制御信
号Ｓを反転させた信号が用いられる。上記の構成で電圧
比較動作を行う際には、スイッチ回路５０の短絡動作に
より、点Ｐ1 の電位がＮ−ＭＯＳトランジスタのゲート
電圧より低くなることが防止されるので、スイッチ回路
４０がオンすることはない。
器に設けられる全トランジスタが図１に示す極性（Ｐ型
およびＮ型）と逆になるように構成されていても、上記
と同様に電圧比較器の動作を安定化させることができ
る。この構成では、スイッチ回路４０に与えられる制御
信号として、トランジスタの極性に応じて上記の制御信
号Ｓを反転させた信号が用いられる。上記の構成で電圧
比較動作を行う際には、スイッチ回路５０の短絡動作に
より、点Ｐ1 の電位がＮ−ＭＯＳトランジスタのゲート
電圧より低くなることが防止されるので、スイッチ回路
４０がオンすることはない。
【００４７】
【発明の効果】本発明の電圧比較器は、以上のように、
差動増幅器の出力信号を増幅する増幅用トランジスタの
入出力間に接離スイッチにより位相補償用コンデンサを
接続し、かつ切り離すように構成され、上記増幅用トラ
ンジスタの出力信号に含まれるオフセット成分を補償す
るオフセット補償回路を備えた電圧比較器において、上
記位相補償用コンデンサの両端を短絡する短絡スイッチ
を備えているので、短絡スイッチにより、位相補償用コ
ンデンサが増幅用トランジスタの入出力間から切り離さ
れたときに位相補償用コンデンサにそのまま残っている
電荷が放出される。これにより、本電圧比較器が電圧比
較動作を行う場合、接離スイッチを完全にオフさせるこ
とができる。それゆえ、本電圧比較器の出力信号に歪み
が生じることを防止できる。
差動増幅器の出力信号を増幅する増幅用トランジスタの
入出力間に接離スイッチにより位相補償用コンデンサを
接続し、かつ切り離すように構成され、上記増幅用トラ
ンジスタの出力信号に含まれるオフセット成分を補償す
るオフセット補償回路を備えた電圧比較器において、上
記位相補償用コンデンサの両端を短絡する短絡スイッチ
を備えているので、短絡スイッチにより、位相補償用コ
ンデンサが増幅用トランジスタの入出力間から切り離さ
れたときに位相補償用コンデンサにそのまま残っている
電荷が放出される。これにより、本電圧比較器が電圧比
較動作を行う場合、接離スイッチを完全にオフさせるこ
とができる。それゆえ、本電圧比較器の出力信号に歪み
が生じることを防止できる。
【００４８】したがって、上記の構成を採用すれば、電
圧比較器の動作の信頼性を向上させることができるとと
もに、電圧比較器の動作を高速化することができるとい
う効果を奏する。
圧比較器の動作の信頼性を向上させることができるとと
もに、電圧比較器の動作を高速化することができるとい
う効果を奏する。
【００４９】上記の電圧比較器における上記短絡スイッ
チは、好ましくは、上記接離スイッチの接続動作に同期
して上記位相補償用コンデンサの両端を開放する一方、
上記接離スイッチの切り離し動作に同期して上記位相補
償用コンデンサの両端を短絡するように構成されている
ので、短絡スイッチおよび接離スイッチの制御系統を共
通化することができる。したがって、この構成を採用す
れば、回路の簡素化を図ることができるという効果を奏
する。
チは、好ましくは、上記接離スイッチの接続動作に同期
して上記位相補償用コンデンサの両端を開放する一方、
上記接離スイッチの切り離し動作に同期して上記位相補
償用コンデンサの両端を短絡するように構成されている
ので、短絡スイッチおよび接離スイッチの制御系統を共
通化することができる。したがって、この構成を採用す
れば、回路の簡素化を図ることができるという効果を奏
する。
【図１】本発明の実施の一形態に係る電圧比較器の構成
を示す回路図である。
を示す回路図である。
【図２】上記電圧比較器の出力端子から出力される出力
信号の波形を示す波形図である。
信号の波形を示す波形図である。
【図３】従来の電圧比較器の構成を示す回路図である。
【図４】図３の電圧比較器が有するスイッチ回路におけ
るＰ−ＭＯＳトランジスタの構造を示す断面図である。
るＰ−ＭＯＳトランジスタの構造を示す断面図である。
【図５】図３の電圧比較器の差動増幅器からの出力信号
の波形を示す波形図である。
の波形を示す波形図である。
【図６】図３の電圧比較器の出力端子から出力される出
力信号の波形を示す波形図である。
力信号の波形を示す波形図である。
１０ オフセット補償回路 ２０ 差動増幅器 ３１ 増幅用トランジスタ ３２ 位相補償用コンデンサ ４０ スイッチ回路（接離スイッチ） ５０ スイッチ回路（短絡スイッチ）
Claims (2)
- 【請求項１】２系統の入力信号の差に応じた信号を出力
する差動増幅器と、この差動増幅器の出力信号を増幅す
る増幅用トランジスタと、この増幅用トランジスタの入
出力間に設けられる位相補償用コンデンサと、上記増幅
用トランジスタの入出力間への上記位相補償用コンデン
サの接続および切り離しを行う接離スイッチと、上記増
幅用トランジスタの出力信号に含まれるオフセット成分
を補償するオフセット補償回路とを備えた電圧比較器に
おいて、 上記位相補償用コンデンサの両端を短絡する短絡スイッ
チを備えていることを特徴とする電圧比較器。 - 【請求項２】上記短絡スイッチが、上記接離スイッチの
接続動作に同期して上記位相補償用コンデンサの両端を
開放する一方、上記接離スイッチの切り離し動作に同期
して上記位相補償用コンデンサの両端を短絡することを
特徴とする請求項１に記載の電圧比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302158A JPH10145194A (ja) | 1996-11-13 | 1996-11-13 | 電圧比較器 |
| US08/969,551 US5900748A (en) | 1996-11-13 | 1997-11-13 | Voltage comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302158A JPH10145194A (ja) | 1996-11-13 | 1996-11-13 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145194A true JPH10145194A (ja) | 1998-05-29 |
Family
ID=17905623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8302158A Pending JPH10145194A (ja) | 1996-11-13 | 1996-11-13 | 電圧比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5900748A (ja) |
| JP (1) | JPH10145194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7081785B2 (en) | 2003-04-24 | 2006-07-25 | Matsushita Electric Industrial Co., Ltd. | Comparing circuit and offset compensating apparatus |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10031190A1 (de) * | 2000-06-27 | 2002-01-17 | Infineon Technologies Ag | Schaltung und Verfahren zur Abschwächung oder Beseitigung unerwünschster Eigenschaften eines Operationsverstärkers |
| JP2006135655A (ja) * | 2004-11-05 | 2006-05-25 | Nec Electronics Corp | 半導体集積回路 |
| JP4246177B2 (ja) * | 2005-04-28 | 2009-04-02 | シャープ株式会社 | オフセット補正回路およびオペアンプ回路 |
| US7609093B2 (en) * | 2007-08-03 | 2009-10-27 | Tower Semiconductor Ltd. | Comparator with low supply current spike and input offset cancellation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1184820B (it) * | 1985-08-13 | 1987-10-28 | Sgs Microelettronica Spa | Generatore di corrente stabilizzata ad alimentazione singola,particolarmente per circuiti integrati di tipo mos |
| JPS6243913A (ja) * | 1985-08-21 | 1987-02-25 | Oki Electric Ind Co Ltd | 演算増幅器 |
| JPH0770216B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
| JPH083766B2 (ja) * | 1986-05-31 | 1996-01-17 | 株式会社東芝 | 半導体集積回路の電源電圧降下回路 |
| US4763021A (en) * | 1987-07-06 | 1988-08-09 | Unisys Corporation | CMOS input buffer receiver circuit with ultra stable switchpoint |
| JPH0782404B2 (ja) * | 1989-07-11 | 1995-09-06 | 日本電気株式会社 | 基準電圧発生回路 |
| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
-
1996
- 1996-11-13 JP JP8302158A patent/JPH10145194A/ja active Pending
-
1997
- 1997-11-13 US US08/969,551 patent/US5900748A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081785B2 (en) | 2003-04-24 | 2006-07-25 | Matsushita Electric Industrial Co., Ltd. | Comparing circuit and offset compensating apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5900748A (en) | 1999-05-04 |
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