JPH04180407A - ダイナミック型フリップフロップ回路 - Google Patents
ダイナミック型フリップフロップ回路Info
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- JPH04180407A JPH04180407A JP2310383A JP31038390A JPH04180407A JP H04180407 A JPH04180407 A JP H04180407A JP 2310383 A JP2310383 A JP 2310383A JP 31038390 A JP31038390 A JP 31038390A JP H04180407 A JPH04180407 A JP H04180407A
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- transfer gate
- inverter circuit
- circuit
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- 230000005669 field effect Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、例えばＭＯＳＦＥＴで構成されたダイナミ
ック型フリップ２０ツブ回路に関する。
ック型フリップ２０ツブ回路に関する。
［従来の技術］
第３図はダイナミック型７９７７７０７７回路の一例を
示すものである。
示すものである。
同図において、データ入力端子りは、ｎチャネルＭＯ３
ＦＥＴおよびｐチャネルＭ ＯＳ Ｆ Ｅ Ｔが並列接
続されてなるトランスファーゲート３を介してＣＭＯＳ
インバータ回路４の入力側に接続される。これらトラン
スファーゲート３およびインバータロＮ４によってマス
ター部が構成される。
ＦＥＴおよびｐチャネルＭ ＯＳ Ｆ Ｅ Ｔが並列接
続されてなるトランスファーゲート３を介してＣＭＯＳ
インバータ回路４の入力側に接続される。これらトラン
スファーゲート３およびインバータロＮ４によってマス
ター部が構成される。
諌な、インバータ回路４の出力側は、ｎチャネルＭＯ５
ＦＥＴおよびｐチャネルＭＯ３ＦＥＴが並列接続されて
なるトランスファーゲート５を介してＣＭＯＳインバー
タ回路７の入力側に接続される。これらトランスファー
ゲート５およびインバータ回路７によってスレーブ部が
構成される。そして、インバータ回路７の出力側より出
力端子Ｑが導出される。
ＦＥＴおよびｐチャネルＭＯ３ＦＥＴが並列接続されて
なるトランスファーゲート５を介してＣＭＯＳインバー
タ回路７の入力側に接続される。これらトランスファー
ゲート５およびインバータ回路７によってスレーブ部が
構成される。そして、インバータ回路７の出力側より出
力端子Ｑが導出される。
また、クロック入力端子ＣＫはＣＭＯＳインバータ回ｌ
＠１の入力側に接続され、このインバータ回路１の出力
側はトランスファーゲート３のｎチャネルＭＯ５ＦＥＴ
のゲート トランスファーゲート５のｐチャネルＭＯ３
ＦＥＴのゲートおよびインバータ回路２の入力側に接続
される。そして、インバータ回路２の出力側は、 トラ
ンスファーゲート３のｐチャネルＭＯ５ＦＥＴのゲート
およびトランスファーゲート５のｎチャネルＭＯ３ＦＥ
Ｔのゲートに接続される。
＠１の入力側に接続され、このインバータ回路１の出力
側はトランスファーゲート３のｎチャネルＭＯ５ＦＥＴ
のゲート トランスファーゲート５のｐチャネルＭＯ３
ＦＥＴのゲートおよびインバータ回路２の入力側に接続
される。そして、インバータ回路２の出力側は、 トラ
ンスファーゲート３のｐチャネルＭＯ５ＦＥＴのゲート
およびトランスファーゲート５のｎチャネルＭＯ３ＦＥ
Ｔのゲートに接続される。
次に、この回路の動作について説明する、クロック入力
端子ＣＫに入力されるクロック信号がローレベル「Ｌ」
のとき、マスター部のトランスファーゲート３はオンと
なり、スレーブ部のトランスファーゲート５はオフとな
る。したがって、データ入力端子りより入力されている
データＤＡＩはトランスファーゲート３を通過してイン
バータロＢ４の入力側に入力され、このインバータ回路
４の出力側にはデータフ二Ｖ］−が出力される。
端子ＣＫに入力されるクロック信号がローレベル「Ｌ」
のとき、マスター部のトランスファーゲート３はオンと
なり、スレーブ部のトランスファーゲート５はオフとな
る。したがって、データ入力端子りより入力されている
データＤＡＩはトランスファーゲート３を通過してイン
バータロＢ４の入力側に入力され、このインバータ回路
４の出力側にはデータフ二Ｖ］−が出力される。
クロック信号がローレベル「Ｌ」からハイレベルｒＨＪ
に変化すると、スレーブ部のトランスファーゲート５は
オンとなり、マスター部のトランスファーゲート３はオ
フとなる。したがって、インバータ回路４より出力され
るデータ■−（］−はトランスファーゲート５を通過し
てインバータ回路７の入力側に入力され、出力端子Ｑに
はデータＤＡ１が出力される。
に変化すると、スレーブ部のトランスファーゲート５は
オンとなり、マスター部のトランスファーゲート３はオ
フとなる。したがって、インバータ回路４より出力され
るデータ■−（］−はトランスファーゲート５を通過し
てインバータ回路７の入力側に入力され、出力端子Ｑに
はデータＤＡ１が出力される。
クロック信号がローレベル「Ｌ」に戻ると、再びマスタ
ー部のトランスファーゲート３はオンとなり、スレーブ
部のトランスファーゲート５はオフとなり、インバータ
回路７の入力側はハイインピーダンス状態となるが、あ
る一定期間はインバータ回路７の入力データは保持され
る。そのため、クロック信号の周波数が高い場合には、
スタティック型フリップフロップ回路と同じ動作を行い
、しかもクロック信号の立ち上がりからデータ出力の時
間がスタティック型に比べて短縮化され、かつ低消費電
力化が図られる。
ー部のトランスファーゲート３はオンとなり、スレーブ
部のトランスファーゲート５はオフとなり、インバータ
回路７の入力側はハイインピーダンス状態となるが、あ
る一定期間はインバータ回路７の入力データは保持され
る。そのため、クロック信号の周波数が高い場合には、
スタティック型フリップフロップ回路と同じ動作を行い
、しかもクロック信号の立ち上がりからデータ出力の時
間がスタティック型に比べて短縮化され、かつ低消費電
力化が図られる。
［発明が解決しようとする課題］
ところで、第３図例のダイナミック型フリップフロップ
回路においては、クロック信号がローレベルｒ Ｌ Ｊ
からハイレベル「Ｈ」へ、そしてハイレベルｒ ＨＪか
らローレベル「Ｌ」へと常に変化しているときは問題が
ないが、ｔｓ投入時にクロック信号がローレベル「ＬＪ
のまま変化しないとき、すなわちスタンバイ状態のとき
には、スレーブ部のトランスファーゲート５がオフとな
ってインバータロ路７の入力側はハイインピーダンス状
態となり、インバータロ＃８７の入力電圧レベルが不安
定となり、状態によってはインバータ回路７を構成する
ｐチャネルＭＯ３ＦＥＴおよびｎチャネルＭＯ３ＦＥＴ
がともにオンとなって、ｔＲと接地（グランド）間に貫
通を流が流れる。したがって、第３′図例のようなダイ
ナミック型フリップフロップ回路をＬＳＩ内で多数使用
している場合には、スタンバイ電流が非常に大きなもの
となる問題があった。
回路においては、クロック信号がローレベルｒ Ｌ Ｊ
からハイレベル「Ｈ」へ、そしてハイレベルｒ ＨＪか
らローレベル「Ｌ」へと常に変化しているときは問題が
ないが、ｔｓ投入時にクロック信号がローレベル「ＬＪ
のまま変化しないとき、すなわちスタンバイ状態のとき
には、スレーブ部のトランスファーゲート５がオフとな
ってインバータロ路７の入力側はハイインピーダンス状
態となり、インバータロ＃８７の入力電圧レベルが不安
定となり、状態によってはインバータ回路７を構成する
ｐチャネルＭＯ３ＦＥＴおよびｎチャネルＭＯ３ＦＥＴ
がともにオンとなって、ｔＲと接地（グランド）間に貫
通を流が流れる。したがって、第３′図例のようなダイ
ナミック型フリップフロップ回路をＬＳＩ内で多数使用
している場合には、スタンバイ電流が非常に大きなもの
となる問題があった。
そこで、この発明では、スタンバイｔｉを大幅に低減で
きるダイナミック型７９１７７０７７回路を提供するこ
とを目的とする。
きるダイナミック型７９１７７０７７回路を提供するこ
とを目的とする。
［課題を解決するための手段］
上述の課題を解決するため、この発明においては、入力
データを取り込むマスター部と、このマスター部に取り
込まれたデータを出力するスレーブ部とを有してなるダ
イナミック型フリップフロップ回路において、マスター
部には、クロック信号が第１の電圧レベルにあるときに
開状態となって入力データを通過させる第１のトランス
ファーゲートと、この第１のトランスファーゲートの出
力側に接続される第１のインバータ回路とを備え、スレ
ーブ部には、クロック信号が第２の電圧レベルにあると
きに開状態となって第１のインバータ回路の出力データ
を通過させる第２のトランスファーゲートと、この第２
のトランスファーゲートの出力側に接続される第２のイ
ンバータ回路と、第２のトランスファーゲートの出力側
と接地または電源間に接続され、を源投入後所定期間オ
ンとなるスイッチング素子とを備えるものである。
データを取り込むマスター部と、このマスター部に取り
込まれたデータを出力するスレーブ部とを有してなるダ
イナミック型フリップフロップ回路において、マスター
部には、クロック信号が第１の電圧レベルにあるときに
開状態となって入力データを通過させる第１のトランス
ファーゲートと、この第１のトランスファーゲートの出
力側に接続される第１のインバータ回路とを備え、スレ
ーブ部には、クロック信号が第２の電圧レベルにあると
きに開状態となって第１のインバータ回路の出力データ
を通過させる第２のトランスファーゲートと、この第２
のトランスファーゲートの出力側に接続される第２のイ
ンバータ回路と、第２のトランスファーゲートの出力側
と接地または電源間に接続され、を源投入後所定期間オ
ンとなるスイッチング素子とを備えるものである。
例えば、スイッチング素子はｐチャネル電界効果トラン
ジスタで構成され、このトランジスタのゲートに電源投
入後所定期間はローレベルの電圧が供給される。
ジスタで構成され、このトランジスタのゲートに電源投
入後所定期間はローレベルの電圧が供給される。
［作 用コ
上述の構成においては、電源投入後スイッチング素子６
はオンとなり、スレーブ部の第２のインバータ回路７の
入力側電圧レベルはローレベル「Ｌ」またはハイレベル
ｒＨ，となる。そして、この電圧レベルはスイッチング
素子６がオフになっても保持される。そのため、電源投
入時にクロック信号が供給されず、スレーブ部の第２の
トランスファーゲート５がオフとなっても、第２のイン
バータ回路７の入力電圧レベルは安定であり、第２のイ
ンバータ回路７を構成するｐチャネルＭＯ５ＦＥＴまた
はｎチャネルＭＯ３ＦＥＴのいずれかがオフとなるので
、貫通ｔｉは流れなくなる。
はオンとなり、スレーブ部の第２のインバータ回路７の
入力側電圧レベルはローレベル「Ｌ」またはハイレベル
ｒＨ，となる。そして、この電圧レベルはスイッチング
素子６がオフになっても保持される。そのため、電源投
入時にクロック信号が供給されず、スレーブ部の第２の
トランスファーゲート５がオフとなっても、第２のイン
バータ回路７の入力電圧レベルは安定であり、第２のイ
ンバータ回路７を構成するｐチャネルＭＯ５ＦＥＴまた
はｎチャネルＭＯ３ＦＥＴのいずれかがオフとなるので
、貫通ｔｉは流れなくなる。
［実 施 例］
以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。この第１図において第３図と対応する部
分には、同一符号を付し、その詳細説明は省略する。
いて説明する。この第１図において第３図と対応する部
分には、同一符号を付し、その詳細説明は省略する。
本例において、スレーブ部のトランスファーゲート５お
よびインバータ回路７の接続点は、ｐチャネルＭＯ３Ｆ
ＥＴ６のドレインまたはソース電極に接続されている。
よびインバータ回路７の接続点は、ｐチャネルＭＯ３Ｆ
ＥＴ６のドレインまたはソース電極に接続されている。
また８は、ＬＳＩの外部回路として構成される電源回路
である。この電源回路８は、Ｗ流電圧子Ｂ、例えば＋５
■が供給される電源端子と接地間に抵抗器Ｒ１、接続ス
イッチＳＷおよびコンデンサＣ１の直列回路が接続され
て構成される。そして、ＬＳＩ内部に形成されるフリッ
プフロップ回路のインバータ回路１． ２． ４および
７には、接続スイッチＳＷおよびコンデンサＣ１の接続
点Ｐより電源が供給される。また、上述したＭＯ３ＦＥ
Ｔ６のゲートには、電源回路８の接続点Ｐが接続される
。
である。この電源回路８は、Ｗ流電圧子Ｂ、例えば＋５
■が供給される電源端子と接地間に抵抗器Ｒ１、接続ス
イッチＳＷおよびコンデンサＣ１の直列回路が接続され
て構成される。そして、ＬＳＩ内部に形成されるフリッ
プフロップ回路のインバータ回路１． ２． ４および
７には、接続スイッチＳＷおよびコンデンサＣ１の接続
点Ｐより電源が供給される。また、上述したＭＯ３ＦＥ
Ｔ６のゲートには、電源回路８の接続点Ｐが接続される
。
本例は、以上のように構成され、その他は第３０例と同
様に構成される。
様に構成される。
次に、第２図を使用して、本例の動作について説明する
。 。
。 。
電源回路８の接続スイッチＳＷがオンとされると（第２
図Ａに図示）、コンデンサＣ１に充電電流が流れるため
、接続点Ｐの電圧ＶＤＤはすぐに＋５Ｖとはならず、コ
ンデンサＣ１が充電されるにつれて＋５Ｖに近づいてい
く（同図Ｂに図示）。
図Ａに図示）、コンデンサＣ１に充電電流が流れるため
、接続点Ｐの電圧ＶＤＤはすぐに＋５Ｖとはならず、コ
ンデンサＣ１が充電されるにつれて＋５Ｖに近づいてい
く（同図Ｂに図示）。
電源投入時に、クロック入力端子ＣＫよりクロック信号
が供給される場合、すなわちクロック信号がローレベル
ｒｌ−Ｊからハイレベル「Ｈ」、ハイレベルｒＨＪから
ローレベルｒｌ−Ｊへと常に変化している場合には、第
３図例で説明したと同様に動作するので説明は省略する
。
が供給される場合、すなわちクロック信号がローレベル
ｒｌ−Ｊからハイレベル「Ｈ」、ハイレベルｒＨＪから
ローレベルｒｌ−Ｊへと常に変化している場合には、第
３図例で説明したと同様に動作するので説明は省略する
。
次にクロック入力端子ＣＫにクロック信号が供給されず
にローレベル「Ｌ」の状態のまま変化しないとき、すな
わちスタンバイ状態のときの動作を説明する。
にローレベル「Ｌ」の状態のまま変化しないとき、すな
わちスタンバイ状態のときの動作を説明する。
クロック入力端子ＣＫがローレベル「Ｌ」のｔま変化し
ないときには、マスター部のトランスファーゲート３は
オンとなり、スレーブ部のトランスファーゲート５はオ
フとなる。
ないときには、マスター部のトランスファーゲート３は
オンとなり、スレーブ部のトランスファーゲート５はオ
フとなる。
ところで、本例においては、電源図ｎ８の接続スイッチ
ＳＷをオンとする電源投入時において、接続点Ｐの電圧
ＶＤＤはすぐに＋５Ｖとはならない（第２図Ｂに図示）
。そのため、電源投入後の所定期間はＭＯ３ＦＥＴ６の
ゲートにはローレベル「Ｌ」の信号が供給され、このＭ
Ｏ３ＦＥＴ６はオンとなる。これにより、データビ・ン
ト１！Ｘ１の電圧、つまりインバータ回路７の入力電圧
は、ＭＯ５ＦＥＴ６のスレッシュ電圧ｖｔｈ分だけ接地
電圧に対して高い電圧に固定される（第２図Ｃに図示）
。
ＳＷをオンとする電源投入時において、接続点Ｐの電圧
ＶＤＤはすぐに＋５Ｖとはならない（第２図Ｂに図示）
。そのため、電源投入後の所定期間はＭＯ３ＦＥＴ６の
ゲートにはローレベル「Ｌ」の信号が供給され、このＭ
Ｏ３ＦＥＴ６はオンとなる。これにより、データビ・ン
ト１！Ｘ１の電圧、つまりインバータ回路７の入力電圧
は、ＭＯ５ＦＥＴ６のスレッシュ電圧ｖｔｈ分だけ接地
電圧に対して高い電圧に固定される（第２図Ｃに図示）
。
そして、時間が経過して接続点Ｐの電圧ＶＤＤが高くな
ると、ＭＯ３ＦＥＴ６はオフ状態となるが、データビッ
トｍＸ１ｔ７１１に圧は、ＭＯ３ＦＥＴ６のスレッシュ
電圧Ｖｔｈよりも上がることはない。
ると、ＭＯ３ＦＥＴ６はオフ状態となるが、データビッ
トｍＸ１ｔ７１１に圧は、ＭＯ３ＦＥＴ６のスレッシュ
電圧Ｖｔｈよりも上がることはない。
ここで、インバータ回路７の閾値電圧は、電圧ｖｔｈよ
りもはるかに高いので、インバータ回路７の入力電圧は
安定したレベルになる。つまり、インバータ回Ｉ＠７の
ｐチャネルＭＯ５ＦＥＴはオンとなり、 ｎチャオ・ル
ＭＯ３ＦＥＴはオフとなり、出力端子Ｑのデータはハイ
レベルｒＨ，となる（第２図りに図示）。
りもはるかに高いので、インバータ回路７の入力電圧は
安定したレベルになる。つまり、インバータ回Ｉ＠７の
ｐチャネルＭＯ５ＦＥＴはオンとなり、 ｎチャオ・ル
ＭＯ３ＦＥＴはオフとなり、出力端子Ｑのデータはハイ
レベルｒＨ，となる（第２図りに図示）。
このように本例においては、電源投入時にデータ、クロ
ック信号が供給されないスタンバイ状態であっても、イ
ンバータ回路７の入力電圧レベルはローレベルｒＬゴに
安定に保持される。したがって、インバータ回路７のｐ
チャネルＭ ＯＳ Ｆ ＥＴおよびｎチャネルＭ ＯＳ
Ｆ Ｅ Ｔが双方ともオンとなることはなく、貫通を
流は流れなくなり、スタンバイｔｉをほぼＯとすること
ができる８特に、本例のダイナミック型フリップフロッ
プ回路をデータ、クロック信号を入力して動作させ、電
源を切った際にデータビットＭＸ】の電圧レベルがハイ
レベルＦＨ」であるときには、スタンバイを流で再び電
源を投入したとき、ＭＯ５ＦＥＴ６がオンし易くなるた
め、かなり有効なものとなる。
ック信号が供給されないスタンバイ状態であっても、イ
ンバータ回路７の入力電圧レベルはローレベルｒＬゴに
安定に保持される。したがって、インバータ回路７のｐ
チャネルＭ ＯＳ Ｆ ＥＴおよびｎチャネルＭ ＯＳ
Ｆ Ｅ Ｔが双方ともオンとなることはなく、貫通を
流は流れなくなり、スタンバイｔｉをほぼＯとすること
ができる８特に、本例のダイナミック型フリップフロッ
プ回路をデータ、クロック信号を入力して動作させ、電
源を切った際にデータビットＭＸ】の電圧レベルがハイ
レベルＦＨ」であるときには、スタンバイを流で再び電
源を投入したとき、ＭＯ５ＦＥＴ６がオンし易くなるた
め、かなり有効なものとなる。
また、本例によれば、 １個のｐチャネルＭＯ３ＦＥＴ
６を追加しただけなので、データ、クロック信号を入力
して動作させたときの消ｗｔａも従来に比べて増加する
ことがない。
６を追加しただけなので、データ、クロック信号を入力
して動作させたときの消ｗｔａも従来に比べて増加する
ことがない。
なお、上述実施例においては、データビット線×１をＭ
Ｏ８ＦＥＴ６を介して接地したものて′あるが、電源側
に接続することも考えられる。この場合には、スタンバ
イ状態で電源投入をしたときにデータビット線Ｘ１の電
圧レベルはハイレベルｒ ＨＪとなって、安定化される
。
Ｏ８ＦＥＴ６を介して接地したものて′あるが、電源側
に接続することも考えられる。この場合には、スタンバ
イ状態で電源投入をしたときにデータビット線Ｘ１の電
圧レベルはハイレベルｒ ＨＪとなって、安定化される
。
また、上述実施例においでは、スイッチング素子として
ＭＯ３ＦＥＴ６を使用したものであるが、これに限定さ
れるものではない。要は、電源投入後所定期間オンとな
る構成のものであればよい。
ＭＯ３ＦＥＴ６を使用したものであるが、これに限定さ
れるものではない。要は、電源投入後所定期間オンとな
る構成のものであればよい。
［発明の効果］
以上説明したように、この発明によれば スイッチング
素子を１個追加するだけでスタンバイ電流を著しく低減
でき、かつデータ、クロック信号を入力して動作させた
ときの消費を流も増加することがない。 したがって、
グイナミツク型フリップフロップ回路多数使用する場合
に効果は絶大なしのとなる。
素子を１個追加するだけでスタンバイ電流を著しく低減
でき、かつデータ、クロック信号を入力して動作させた
ときの消費を流も増加することがない。 したがって、
グイナミツク型フリップフロップ回路多数使用する場合
に効果は絶大なしのとなる。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図におけるタイミングチャート 第３図は従来例を示
す構成図である。 １、 ２． ４． ７ ・ ＣＭＯＳインバータ回路
３．５トランスフアーゲート ６ ｐチャネルＭＯ５ＦＥＴ 特許出願人 シャープ 株式会社
１図におけるタイミングチャート 第３図は従来例を示
す構成図である。 １、 ２． ４． ７ ・ ＣＭＯＳインバータ回路
３．５トランスフアーゲート ６ ｐチャネルＭＯ５ＦＥＴ 特許出願人 シャープ 株式会社
Claims (2)
- （１）入力データを取り込むマスター部と、このマスタ
ー部に取り込まれたデータを出力するスレーブ部とを有
してなるダイナミック型フリップフロップ回路において
、 上記マスター部には、クロック信号が第１の電圧レベル
にあるときに開状態となって上記入力データを通過させ
る第１のトランスファーゲートと、この第１のトランス
ファーゲートの出力側に接続される第１のインバータ回
路とを備え、 上記スレーブ部には、上記クロック信号が第２の電圧レ
ベルにあるときに開状態となって上記第１のインバータ
回路の出力データを通過させる第２のトランスファーゲ
ートと、この第２のトランスファーゲートの出力側に接
続される第２のインバータ回路と、上記第２のトランス
ファーゲートの出力側と接地または電源間に接続され、
電源投入後所定期間オンとなるスイッチング素子とを備
えるダイナミック型フリップフロップ回路。 - （２）上記スイッチング素子はｐチャネル電界効果トラ
ンジスタで構成され、このトランジスタのゲートに電源
投入後所定期間はローレベルの電圧が供給される請求項
１記載のダイナミック型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310383A JPH04180407A (ja) | 1990-11-15 | 1990-11-15 | ダイナミック型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310383A JPH04180407A (ja) | 1990-11-15 | 1990-11-15 | ダイナミック型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180407A true JPH04180407A (ja) | 1992-06-26 |
Family
ID=18004594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310383A Pending JPH04180407A (ja) | 1990-11-15 | 1990-11-15 | ダイナミック型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180407A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400042B1 (ko) * | 2000-10-23 | 2003-09-29 | 삼성전자주식회사 | Ｃｐ 플립플롭 |
| JP2010161761A (ja) * | 2009-01-09 | 2010-07-22 | Au Optronics Corp | クロックｄ型フリップ・フロップ回路 |
| JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157113A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | フリツプフロツプ回路 |
-
1990
- 1990-11-15 JP JP2310383A patent/JPH04180407A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157113A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | フリツプフロツプ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400042B1 (ko) * | 2000-10-23 | 2003-09-29 | 삼성전자주식회사 | Ｃｐ 플립플롭 |
| JP2010161761A (ja) * | 2009-01-09 | 2010-07-22 | Au Optronics Corp | クロックｄ型フリップ・フロップ回路 |
| JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
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