KR100653049B1 - 스위치드 레벨-시프트 회로 - Google Patents

스위치드 레벨-시프트 회로 Download PDF

Info

Publication number
KR100653049B1
KR100653049B1 KR1020057000628A KR20057000628A KR100653049B1 KR 100653049 B1 KR100653049 B1 KR 100653049B1 KR 1020057000628 A KR1020057000628 A KR 1020057000628A KR 20057000628 A KR20057000628 A KR 20057000628A KR 100653049 B1 KR100653049 B1 KR 100653049B1
Authority
KR
South Korea
Prior art keywords
shift circuit
level
switched
signal
switch
Prior art date
Application number
KR1020057000628A
Other languages
English (en)
Other versions
KR20050019859A (ko
Inventor
클라라 마틴
안드레아스 비에스바우어
Original Assignee
인피니온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니온 테크놀로지스 아게 filed Critical 인피니온 테크놀로지스 아게
Publication of KR20050019859A publication Critical patent/KR20050019859A/ko
Application granted granted Critical
Publication of KR100653049B1 publication Critical patent/KR100653049B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06Modifications for ensuring a fully conducting state
    • H03K17/063Modifications for ensuring a fully conducting state in field-effect transistor switches
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C27/00Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02Sample-and-hold arrangements
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements

Abstract

인가된 아날로그 입력 신호(VAIN)를 스위칭하기 위하여 구비되는 신호-스위치(1)를 위한 스위치드 레벨-시프트 회로(SLSC:Switched Level-Shift Circuit)가 개시된다. 여기서, 본 발명의 스위치드 레벨-시프트 회로(5)는,
상기 신호-스위치(1)로 인가되는 아날로그 입력 신호의 입력을 위한 입력 터미널(13); 제어신호(SW)의 입력을 위한 제어 입력 터미널(18); 상기 제어신호(SW)가 제1논리상태(high)일 때 정전압을 상기 아날로그 입력 신호(VAIN)에 가하여 레벨-시프트된 아날로그 출력 신호를 발생시키는 아날로그 레벨-시프트 회로(15); 및 상기 신호-스위치(1)의 게이트 터미널(2)에 연결되고, 발생되어진 상기 레벨-시프트된 아날로그 출력 신호의 출력을 위한 출력 터미널(4);을 포함한다.
스위치드 레벨-시프트 회로, 신호-스위치, 입력 터미널, 제어 입력 터미널, 아날로그 레벨-시프트 회로, 출력 터미널

Description

스위치드 레벨-시프트 회로{Switched Level-Shift Circuit}
본 발명은 스위치드 레벨-시프트 회로(Switched Level-Shift Circuit;SLSC)에 관한 것이다.
신호 스위치, 특히 MOS-스위치는 트랙 및 홀드(track and holds), 프로그래머블 이득 증폭기(PGA:Programmable Gain Amplifiers), 동조 필터(tunable filters) 또는 스위치드 커패시터(switched capacitor) 응용회로와 같은 많은 회로에 이용되고 있다. 저전압 전원의 스위치드 커패시터 회로를 설계하는데 있어서 신호 또는 MOS-스위치를 구현하는 것에는 많은 어려움이 있다. 예를 들어, 스위치드 커패시터 회로에서, 아날로그 입력 신호 Vi는 도 1에 도시한 바와 같은 MOS-스위치 또는 전송게이트(transmission gate)를 통해서 샘플링된다. 일반적으로 온(on) 상태에 있는 스위치는 고정된 선형 컨덕턴스로서 작용한다. 실제 스위치의 컨덕턴스는 도 1에 도시한 바와 같이 신호 전압에 따라 달라진다. 도 1에는 세 가지의 상이한 공급전압에서 스위치 컨덕턴스 대 입력 신호 Vi가 도시되어 있다. 점선은 NMOS 및 PMOS 디바이스의 개별 컨덕턴스를 나타내며, 실선은 유효 병렬 컨덕턴스(parallel conductance)를 나타낸다.
제1경우에 있어서, Vdd는 두 임계전압 Vtn 및 Vtp의 합보다 훨씬 크다. 이 경우, 입력 신호 Vi를 위한 레일(rail)간 컨덕턴스의 대형화를 쉽게 달성할 수 있다.
제2경우에 있어서, 공급전압 Vdd는 임계전압의 합에 필적하고, 입력 신호 Vi가 Vdd/2에 근접될 때 컨덕턴스의 실제적인 강하가 있게 된다.
제3의 경우에 있어서, 공급전압 Vdd가 두 임계전압의 합보다 작으며, 스위치가 전도되지 않는 큰 범위의 입력 신호 VI가 있게 된다.
이러한 문제점을 극복하기 위하여, Fujimoro, L. Longo, A. Hirapethian 등은 "In 90-DBSNR 2.5 MHz output rate ADC using cascaded multi-bit delta sigma modulation at 8x oversampling rate"(JSSC, vol. 35, december 2000)에서 신호 경로에 스위치를 위한 저 임계전압 디바이스를 이용할 것을 제안한 바 있다. 그러나, 이를 달성하기 위해서는 상기 스위치들을 프로세싱하기 위한 추가적인 마스크(masks)가 필요하고, 또한 제조공정이 훨씬 더 복잡해진다.
따라서, 충전 펌프(charge pump)를 이용하는 것과 스위치 드라이버를 위한 공급전압을 국부적으로 증가시키는 것이 제안된 바 있다. 이는 A.R. Feldmann "A 13 bit, 1.4 Ms/s sigma delta modulator for RF baseband channel application"(JSSC, vol. 83, october 1998)에 의해 제안되었다. 그러나 이 방법에 서 게이트 오버드라이브(gate overdrive)는 인가된 아날로그 신호의 비선형성 및 고조파 왜율(harmonic distortion)을 따르는 신호 종속적이다.
종래의 구현은 공급전압을 크게 초과하는 전압 스트레스를 초래한다.
상기 언급된 문제들을 해결하기 위한 또 다른 방법으로, 소위 부트-스트래핑(boot-strapping)이라 불리는 기술을 채용함으로써 MOS-스위치의 게이트 오버드라이브를 일정하게 유지하는 방법이 있다. A. M. Abo, P. R. Gray에 의한 "A 1.5-V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter"(IEEE journal of solid-state circuits vol. 34, no. 5, may 1999)에서는 부트스트랩 회로와 스위칭 디바이스가 설명되고 있다.
도 2는 종래기술에 따른 부트 스트랩 MOS-스위치를 보여주고 있다. 전송게이트는 파이프라인(pipeline)의 스위치-커패시터 게이트에 광범위하게 이용되고 있다. NMOS와 PMOS 트랜지스터의 임계전압이 각각 0.7V와 0.9V이므로, 임의의 사용 가능한 신호 스윙(signal swing)을 갖는 종래 전송게이트는 직접적으로 구현이 불가능하다. 따라서, 도 2에 도시한 바의 부트스트랩 스위치(bootstrap switch)가 제안된 바 있다. 결과적으로 부트스트랩 스위치는 디바이스 신뢰성 고려가 지켜질 수 있도록 설계되었다. 종래기술에 따른 도 2의 스위치는 개념적으로 단일의 NMOS 트랜지스터가 된다. "오프(off)"-상태에서 게이트는 접지되고 디바이스는 컷 오프된다. 반면 "온(on)-상태에서는 정전압 Vdd가 게이트-투-소스(gate-to-source) 터미널을 거쳐 공급되며, 낮은 저항이 드레인으로부터 입력 신호에 독립적인 소스까지 형 성된다. 게이트로 인가되는 절대 전압이 양의 입력신호를 위해 공급전압 Vdd를 초과할 수 있다 하더라도, 터미널-투-터미널(terminal-to-terminal) 디바이스의 어떠한 전압도 Vdd를 초과하지 못한다.
도 3은 종래기술에 따른 부트스트랩 회로를 보여주고 있다. 도 3에 도시한 부트스트랩 회로는 스위치(M11)를 온/오프시키는 단일 위상 클럭 Φ로 작동한다. 오프 동안 위상 Φ는 로우(low)가 된다. 도면부호 M7과 M10의 디바이스는 도면부호 M11의 게이트를 방전시켜 접지시킨다. 이와 동시에 공급전압 Vdd는 커패시터(C3)를 거쳐 도면부호 M3의 MOS-FET과 도면부호 M12의 MOS-FET에 공급된다. 여기서, 커패시터(C3)는 "온(on)" 상태일 동안 게이트와 소스를 거치는 배터리로서 작동하게 된다. 그리고, 도면부호 M8의 MOS-FET과 도면부호 M9의 MOS-FET은 충전동안 스위치를 상기 커패시터(C3)로부터 분리시킨다. 위상 클럭 Φ가 하이가 될 때, 배터리 커패시터(C3)로부터 전하가 스위치(M11)의 게이트(G)로 흐르도록 하면서, 도면부호 M5의 MOS-FET이 도면부호 M8로 지시된 MOS-FET의 게이트를 풀 다운시킨다. 또한, 도면부호 M9의 MOS-FET은, 게이트 소스 전압 Vgs를 입력 신호에 상관 없이 일정하게 유지시키면서, 게이트(G)로 하여금 Vdd에 의해 시프트된 입력 전압(S)을 트래킹할 수 있도록 한다. 예를 들면, 소스(S)가 Vdd에 있다면, 게이트(G)는 2 x Vdd에 있게 되나, 게이트 소스 전압 Vgs는 공급전압 Vdd만큼 높아지게 된다. 그리고, 도면부호 M8로 지시된 MOS-FET의 바디(body)(N-well)가 소스로 묶여지기 때문에 래치 업 (latch up)은 억제된다. 상기 커패시터(C3)는 충전경로에서 모든 기생 커패시턴스에 더하여 스위칭 디바이스의 게이트(G)로 전하를 공급하기 위해서는 충분히 커져야 한다.
도 3에 도시한 종래기술에 따른 부트스트랩 회로 및 스위칭 디바이스의 단점은 클럭 신호 Φ가 배터리 커패시터(C3)를 충전하는데 필요하다는 점이다. 그리고, 도 3의 부트스트랩 회로는 클럭 신호를 필요로 하면서 연속 시간 스위치들(continuos time switches), 예를 들어 PGAs 또는 동조 필더 등에 이용될 수 없다.
따라서, 본 발명의 목적은 최적으로 작동하기 위하여 주기적인 클럭 신호를 필요로 하지 않는 MOS-스위치의 부트스트래핑(bootstrapping)을 위한 스위치드 레벨-시프트 회로(SLSC:Switched Level-Shift Circuit)를 제공하는데 있다.
이러한 본 발명의 목적은 청구항 1의 특징을 가지는 스위치드 레벨-시프트 회로(SLSC)에 의해 달성된다.
본 발명은 인가된 아날로그 입력 신호를 스위칭하기 위하여 구비되는 신호-스위치를 위한 스위치드 레벨-시프트 회로(SLSC)를 제공하며, 여기서 이 스위치드 레벨-시프트 회로(SLSC)는,
MOS-스위치로 인가되는 아날로그 입력 신호의 입력을 위한 입력 터미널과;
제어신호의 입력을 위한 제어 입력 터미널과;
상기 제어신호가 제1논리상태(high)일 때 정전압을 상기 아날로그 입력 신호 에 가하여 레벨-시프트된 아날로그 출력 신호를 발생시키는 아날로그 레벨-시프트 회로와;
상기 신호-스위치의 게이트 터미널에 연결되고, 발생되어진 상기 레벨-시프트된 아날로그 출력 신호의 출력을 위한 출력 터미널;
을 포함한다.
이러한 스위치드 레벨-시프트 회로(SLSC)는 연속 시간 스위치들에 대해 실행할 수 있는 장점을 가진다.
본 발명에 따른 스위치드 레벨-시프트 회로의 바람직한 구현예에서, 상기 아날로그 레벨-시프트 회로는,
상기 제어신호가 제1논리상태(high)일 때 온(on)으로 스위칭되는 제1전류원과;
상기 제1전류원에 직렬 연결되고, 상기 제1전류원이 온 스위칭될 때 일정 전압 강하를 발생시키는 적어도 하나 이상의 레지스터와;
상기 레지스터에 직렬 연결되고, 상기 신호 입력 터미널에 연결된 게이트와, 상기 레지스터에 연결된 소스 및 드레인을 가지는 MOS-FET;
을 포함하고, 상기 레지스터에 의해 발생된 일정 전압 강하와 상기 MOS-FET의 게이트-소스 전압이 레벨-시프트된 아날로그 출력 신호를 발생시키기 위하여 아날로그 입력 신호에 가해지는 상기 정전압을 형성한다.
본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 구현예에서, 상기 아날로그 레벨-시프트 회로 내의 상기 MOS-FET의 소스는 접지로 연결된다.
그리고, 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 다른 구현예에서, 상기 아날로그 레벨-시프트 회로 내의 상기 MOS-FET의 소스는 제2전류원에 연결된다.
본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 바람직한 구현예에서, 상기 두 전류원은 각각 인에이블 스위치(enable switch)에 연결된 게이트를 가지는 각 MOS-FET에 의해 형성되고, 여기서 상기 인에이블 스위치는 제어신호가 제1논리상태(high)일 때 MOS-FET의 게이트로 바이어스 전압(bias voltage) Vbias를 스위칭하는 역할을 한다.
또한, 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 바람직한 구현예에서, 상기 SLSC의 출력 터미널은 제어신호가 제2논리상태(low)일 때 MOS-스위치의 게이트를 접지로 스위칭하는 디스에이블 스위치(disable switch)에 연결된다.
한편, 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 또 다른 구현예에서, 상기 아날로그 레벨-시프트 회로는,
제어신호가 제1논리상태(high)일 때 그 공급전압이 스위칭되면서 인에이블(enable)되고, 스위치드 레벨-시프트 회로(SLSC)의 입력 터미널에 연결된 제1비반전 입력단(non inverting input)과, 스위칭 가능한 제1전류원에 연결된 출력단과, 제2반전 입력단을 가지는 연산 증폭기를 포함하고,
또한, 상기 아날로그 레벨-시프트 회로는 제1전류원과 직렬 연결된 레지스터와, 이 레지스터에 직렬 연결되고 제어신호가 제1논리상태(high)일 때 온(on)으로 스위칭되는 스위칭 가능한 제2전류원을 더 포함하며, 여기서 상기 레지스터는 스위칭 가능한 상기 제1전류원이 인에이블된 상기 연산 증폭기에 의해 온(on)으로 스위칭될 때 일정 전압 강하를 발생시킨다.
또한, 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 바람직한 구현예에서, 상기 스위치드 레벨-시프트 회로는 정전압을 보정하기 위한 레플리카 바이어스 루프(replica bias loop)에 연결된다.
또한, 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 또 다른 구현예에서, 상기 스위치드 레벨-시프트 회로는 차동 아날로그 입력 신호를 위한 차동 스위치드 레벨-시프트 회로(differential switched level-shift circuit)이다.
이하, 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 바람직한 구현예를 다음의 첨부도면들을 참조로 하여 설명하기로 한다.
도 1은 본 발명이 해결하고자 하는 문제점을 설명하기 위하여 종래기술에 따른 전송게이트(transmission gate)를 도시한 도면,
도 2는 종래기술에 따른 부트스트랩 MOS-스위치를 도시한 도면,
도 3은 종래기술에 따른 부트스트랩 회로 및 스위칭 디바이스를 도시한 도면,
도 4는 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 블럭도,
도 5는 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 제1구현예를 도 시한 도면,
도 6은 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 제2구현예를 도시한 도면,
도 7은 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 제3구현예를 도시한 도면,
도 8은 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)의 정전압을 보정하기 위한 레플리카 바이어스 루프를 도시한 도면이다.
도 4로부터 알 수 있는 바와 같이, 스위치 트랜지스터(1)는 라인(3)을 통해 본 발명에 따른 스위치드 레벨-시프트 회로(5)의 출력 터미널(4)에 연결된 게이트(2)를 가진다. 상기 스위치드 레벨-시프트 회로(5)는 제어신호(SW)가 제1로직상태(high)일 때 일정 게이트 오버드라이브(constant gate overdrive)로 MOS-스위치(1)를 작동시킨다. 상기 MOS-스위치(1)는 드레인 및 소스 터미널을 가지며, 이 소스 터미널(7)은 라인(8)을 통해 분기노드(9)로 연결된다. 상기 MOS-스위치(1)의 드레인 터미널(10)은 출력 신호 라인(11)으로 연결된다. 상기 분기노드(9)는 신호라인(12)을 통해 신호원으로부터 아날로그 입력 신호 VAIN을 수신받는다. 상기와 같이 인가된 아날로그 입력 신호는 라인(14)을 통해 스위치드 레벨-시프트 회로(5)의 입력 터미널(13)로 공급된다. 상기 인가된 아날로그 입력 신호 VAIN은 라인(16)을 통 해 스위치드 레벨-시프트 회로(5) 내의 아날로그-시프트 회로(15)로 공급된다. 상기 아날로그 레벨-시프트 회로(15)의 출력단은 라인(17)을 통해 스위치드 레벨-시프트 회로(5)의 출력 터미널(4)에 연결된다. 상기 아날로그 레벨-시프트 회로(15)는 제어신호(SW)가 제1논리상태(high)일 때 정전압을 터미널(13)로 인가된 아날로그 입력 신호에 가하여 레벨 시프트된 아날로그 출력 신호를 발생시킨다. 상기 제어신호(SW)는 제어 입력 터미널(18)을 통해 스위치드 레벨-시프트 회로(5)에 인가된다. 상기 인가된 제어신호는 내부 제어신호 라인(19 ~ 21)을 통해 인가되어, 아날로그 레벨-시프트 회로(15)를 위한 공급전압 Vddh를 온/오프(on/off) 스위칭하는 스위치(22,23)들을 온/오프시킨다. 상기 공급전압 Vddh는 공급전압 터미널(24)을 통해 스위치드 레벨-시프트 회로(5)에 인가된다.
터미널(18)에 인가된 제어 입력 신호는 노드(25)에서 분기된 내부 제어 라인(27)을 통해 내부 인버터(26)로 인가된다. 상기 인버터(26)의 출력단은 라인(28)을 통해 제3스위치(29)에 연결되고, 이 제3스위치(29)는 출력 신호 라인(17)에 연결된다.
한편, 제어신호가 제1논리상태(high)일 때 인에이블 스위치(22,23)들이 온 작동하여 아날로그 레벨-시프트 회로(15)는 정전압이 아날로그 입력 신호 VAIN에 가해지도록 인에이블되고, 아날로그 입력 전압 VAIN과 정전압 VLS의 합이 스위치 트랜지스터(1)의 게이트(2)로 인가된다. 결국 상기 스위치 트랜지스터(1)는 일정 게이 트 오버드라이브(constant gate overdrive)로 작동되고 정전압 VLS와 같아진다. 또한, 제어신호(SW)가 제1논리상태(high)일 때 상기 제3스위치(29)는 스위치드 레벨-시프트 회로(5)의 출력 터미널(4)이 접지되지 않도록 오프된다.
또한, 제어신호가 제2논리상태(low)일 때 상기 스위치 트랜지스터(1)의 게이트(2)는 스위치(29)에 의해 접지로 연결되고, 스위치 트랜지스터(1)를 효과적으로 오프 스위칭시킨다. 동시에 스위치(22,23)들이 오픈되고, 스위치드 레벨-시프트 회로(5)는 전력을 소비하지 않게 된다.
또한, 연속적인 작동을 위하여 제어신호는 항상 제1논리상태(high)가 된다. 그리고, 연속적인 작동에서 상기 스위치 트랜지스터(1)는 VLS의 일정 게이트 오버드라이브로 항상 온(on)이 된다.
또한, 아날로그 입력 전압의 큰 신호 스윙을 위하여 상기 스위치 트랜지스터(1)의 요구되는 게이트 오버드라이브는 결국 공급전압을 초과하게 된다. 이 경우에서, 본 발명에 따른 스위치드 레벨-시프트 회로(5)는 공급전압 Vddh>(VAIN+V LS)max+VDSAT로 작동된다. 추가적인 포화전압(saturation voltage)이 전류원 트랜지스터에 제공되어 상기 스위치드 레벨-시프트 회로(5)의 출력단을 구동시킨다. 따라서, 본 발명에 따른 스위치드 레벨-시프트 회로(5)의 바람직한 구현예에서, 상기 아날로그 레벨-시프트 회로(15)는 높은 공급전압 Vddh를 견디는 듀얼-GOX-트랜지스터에 의해 구성된다. 상기 스위치 트랜지스터(1)는 VLS≤Vdd이면 통상의 레지스터일 수 있다. 예 를 들어, 공급전압 Vdd=1.2V를 가지는 0.13㎛ CMOS 기술에서 상기 스위치드 레벨-시프트 회로(5)는 높은 공급전압 Vddh=2.5V로 작동될 수 있다. VLS=1.2V인 경우 최대 신호 스윙 VAINmax는 1V와 같이 높을 수 있다. 연속 시간 작동에서 상기 제어신호(SW)는 항상 제1논리상태(high)이고, 따라서 상기 스위치드 레벨-시프트 회로(15)는 항상 인에이블된다. 이러한 제어신호(SW)는 파워 다운(power down) 기능을 위해 이용될 수 있다.
도 4에 도시한 바와 같은 스위치드 레벨-시프트 회로(SLSC)는 일정 게이트 오버드라이브를 갖는 스위치 트랜지스터(1)의 부트스트래핑(bootstrapping)을 제공한다. 또한, 본 발명에 따른 스위치드 레벨-시프트 회로(SLSC:5)는 전력 소비가 저감되는 스위치드 샘플링 회로들에 이용될 수 있다. 또한, 상기 스위치드 레벨-시프트 회로(5)의 연속 시간 작동은 어떠한 수정 없이도 정적 프로그래밍 스위치들을 위해 이용 가능하다. 또한, 도 4로부터 알 수 있는 바와 같이, 스위치 트랜지스터(1)의 부트스트래핑을 위한 본 발명에 따른 스위치드 레벨-시프트 회로(5)는 클럭 신호 없이 작동 가능하다.
이하, 본 발명에 따른 스위치 레벨-시프트 회로(5)의 바람직한 구현예를 상세히 설명하기로 한다.
도 5는 본 발명에 따른 스위치드 레벨-시프트 회로(5)의 제1구현예를 보여주고 있다.
도시한 구현예에서 스위치드 레벨-시프트 회로(5)의 아날로그 레벨-시프트 회로(5)는 인가된 제어신호(SW)가 제1논리상태(high)일 때 인에이블링 스위치(enabling switch)(22a)에 의해 온(on) 스위칭되는 제1전류원(30)을 포함한다. 도시한 구현예에서 상기 제1전류원(30)은 PMOS-트랜지스터에 의해 구성된다. 상기 인에이블링 스위치(22a)는 PMOS(30)의 게이트를 바이어싱 전압(biasing voltage) Vbias으로 스위칭한다. 또한, 제어신호(SW)가 논리적으로 로우(low)일 때 PMOS(30)의 게이트를 방전시키기 위한 스위치(22b)가 구비된다. 상기 아날로그 스위치드 레벨-시프트 회로(15)는 라인(32)을 통해 상기 전류원(30)에 직렬로 연결된 적어도 하나 이상의 레지스터(31)를 더 포함한다. 상기 레지스터(31)는 상기 제1전류원(30)이 온(on)으로 스위칭될 때 일정 전압 강하를 발생시킨다.
또한, 상기 아날로그 스위치드 레벨-시프트 회로(15)는 라인(33)을 통해 상기 레지스터(31)에 직렬로 연결된 MOS-FET(32)을 더 포함한다. 도 5에 도시한 구현예에서 상기 MOS-FET(32)은 라인(34)을 통해 접지된다. 또한, 상기 MOS-FET(32)은 신호 라인(16)을 통해 신호 입력 터미널(3)로 연결된 게이트(35)를 가진다. 상기 MOS-FET(32)의 소스(36)는 라인(34)을 통해 기준 전위, 예컨대 접지로 연결된다. 그리고, 상기 MOS-FET(32)의 드레인(37)은 상기 레지스터(31)로 연결된다. 상기 레지스터(31)에 의해 발생된 일정 전압 강하와 상기 MOS-FET(32)의 게이트 터미널(35)과 소스 터미널(37) 간의 MOS-FET(32)의 게이트 소스 전압은, 스위치드 레벨-시프트 회로(5)의 출력 터미널(4)로 공급되는 레벨-시프트된(level-shifted) 아날로그 출력 신호를 발생시키기 위하여, 아날로그 입력 신호 VAIN에 가해지는 정전압 VGS를 형성한다.
도 6은 본 발명에 따른 스위치드 레벨-시프트 회로(5)의 제2구현예를 보여주고 있다. 도 6에 도시한 구현예에서는 MOS-FET(38)에 의해 구성된 제2전류원(38)이 구비되어 있다. 이 제2전류원(38)은 MOS-FET(32)의 드레인 터미널(36)에 연결된다. 상기 제2전류원(38)은 제어신호(SW)에 의해 제어되는 인에이블링 스위치(23a)에 연결된 게이트(39)를 가진다. 인에이블링 스위치(23a)는 제어신호(SW)가 제1논리상태(high)일 때 닫혀지도록 되어 있다. 또한, 제어신호가 제2논리상태(low)일 때 NMOS(38)을 컷 오프(cut off)시키기 위하여 NMOS(38)의 게이트(39)를 방전시키기 위한 스위치(23b)가 구비된다. 상기 스위치드 레벨-시프트 회로(5)는 라인(42)을 통해 MOS-FET(32)의 드레인 터미널(36)로 연결된 게이트(41)를 가지는 MOS-FET(40)을 더 포함한다. 상기 MOS-FET(40)은 라인(42)을 통해 출력 신호 라인(17)에 연결된 NMOS이다. 또한, 상기 MOS-FET(40)은 라인(43)을 통해 접지된다. 상기 MOS-FET(40)은 소스 팔로워(source follower)로서 작동하고 스위치드 레벨-시프트 회로(5)의 출력 임피던스를 낮추도록 구비된다.
도 7은 본 발명에 따른 스위치드 레벨-시프트 회로(5)의 제3구현예를 보여주고 있다. 도시한 구현예에서 아날로그 레벨-시프트 회로(15)는 연산 증폭기(44)를 포함하고, 제어신호(SW)가 제1논리상태(high)일 때 연산 증폭기(44)를 작동시키기 위하여 그 공급전압이 온(on)으로 스위칭된다. 이 때문에 연산 증폭기(44)는 인에이블링 스위치(22,23)들에 의해 온으로 스위칭된다. 상기 연산 증폭기(44)는 신호 라인(46)을 통해 입력 터미널(13)로 연결된 제1비반전 입력단(non inverting input)(45)을 가진다. 또한, 상기 연산 증폭기(44)는 제2반전 입력 터미널(46)과, 스위칭 가능한 제1전류원(30)에 연결된 출력 터미널(47)을 가진다. 레지스터(31)는 상기 제1전류원(30)과 직렬로 연결되어 상기 스위칭 가능한 제1전류원(30)이 라인(48)을 통해 인에이블된 연산 증폭기(44)에 의해 온으로 스위칭될 때 일정 전압 강하를 발생시킨다. 상기 레지스터(31)의 나머지 터미널은 접지된 스위칭 가능한 제2전류원(38)에 연결된다. 도면부호 49의 노드에서 상기 연산 증폭기(44)의 반전 터미널(46)은 라인(50)을 통해 레지스터(31)에 연결된다.
도 8은 본 발명에 따른 스위치드 레벨-시프트 회로(5)에 의해 발생된 정전압의 보정을 위한 레플리카 바이어스 루프(replica bias loop)(51)를 보여주고 있다. 도 8에 도시된 바의 레플리카 바이어스 루프는 도 4 ~ 도 6에 도시된 바와 같은 스위치드 레벨-시프트 회로(5)의 모든 구현예를 위해 이용될 수 있다. 상기 레플리카 바이어스 루프는 상기 스위치드 레벨-시프트 회로(5) 내 레지스터(31)의 레플리카(31')와 MOS-FET(32)의 레플리카(32')를 포함한다. 또한, 상기 레플리카 바이어스 루프(51)는 라인(54)을 통해 레플리카 회로에 연결된 제1입력 터미널(53)과 기준 전압원(56)에 연결된 제2터미널(55)을 가지는 연산 증폭기(52)를 더 포함한다. 또한, 상기 레플리카 바이어스 루프(51)는 피드백 라인(58)을 통해 게이트가 상기 연산 증폭기(52)의 출력단에 연결된 NMOS(57)를 더 포함한다. 또한, 상기 레플리카 바이어스 루프(52)는 라인(59)을 통해 상기 NMOS(57)에 연결된 전류미러(58)를 포 함한다. 상기 레플리카 바이어스 루프(51)는 바이어싱 전압 Vbis를 발생시키고 라인(60) 및 스위치(22a)를 통해 스위치드 레벨-시프트 회로(5)의 제어 입력 터미널(18)에 연결된다. 이러한 제어 루프는 전압 VLS를 Vref가 되도록 한다.
본 발명에 따른 스위치드 레벨-시프트 회로(SLSC)는 샘플 회로(sample circuits) 또는 연속 회로(continuos circuits)에 이용될 수 있다. 또한, ADCs 및 스위치 커패시터 필터와 같은 샘플 데이터 및 스위치 커패시터(SC) 회로에서 샘플링 스위치(sampling switches)에 이용될 수 있다. 또한, 본 발명에 따른 스위치드 레벨-시프트 회로(5)는 PGAs, 동조 필터(tunable filters), 바이패스 스위치 또는 신호 경로 스티어링(stearing)과 같이 연속적으로 작동되는 회로의 보다 강력하고 효율적인 실시를 가능하도록 하면서 연속적인 응용회로에 이용될 수 있다.

Claims (11)

  1. 인가된 아날로그 입력 신호(VAIN)를 스위칭하기 위하여 구비되는 신호-스위치(1)를 위한 스위치드 레벨-시프트 회로(switched level-shift circuit;SLSC)로서,
    a) 상기 신호 스위치(1)로 인가되는 아날로그 입력 신호의 입력을 위한 입력 터미널(13);
    b) 제어신호(SW)의 입력을 위한 제어 입력 터미널(18);
    c) 상기 제어신호(SW)가 제1논리상태(high)일 때 정전압을 상기 아날로그 입력 신호(VAIN)에 가하여 레벨-시프트된 아날로그 출력 신호를 발생시키는 아날로그 레벨-시프트 회로(15); 및
    d) 상기 신호-스위치(1)의 게이트 터미널(2)에 연결되고, 발생되어진 상기 레벨-시프트된 아날로그 출력 신호의 출력을 위한 출력 터미널(4);
    을 포함하는 스위치드 레벨-시프트 회로.
  2. 청구항 1에 있어서,
    상기 아날로그 레벨-시프트 회로(15)가,
    상기 제어신호(SW)가 제1논리상태(high)일 때 온(on)으로 스위칭되는 제1전류원(30);
    상기 제1전류원(30)에 직렬 연결되고, 상기 제1전류원(30)이 온 스위칭될 때 일정 전압 강하를 발생시키는 적어도 하나 이상의 레지스터(31); 및
    상기 레지스터(31)에 직렬 연결되고, 상기 신호 입력 터미널(13)에 연결된 게이트(35)와, 상기 레지스터(31)에 연결된 소스(34) 및 드레인(37)을 가지는 MOS-FET(32);
    를 포함하고, 상기 레지스터(31)에 의해 발생된 일정 전압 강하와 상기 MOS-FET(32)의 게이트 소스 전압(VGS)이 레벨-시프트된 아날로그 출력 신호를 발생시키기 위하여 아날로그 입력 신호(VAIN)에 가해지는 상기 정전압을 형성하는 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  3. 청구항 1 또는 2에 있어서,
    상기 MOS-FET(32)의 소스(36)가 접지로 연결된 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  4. 청구항 1 또는 2에 있어서,
    상기 MOS-FET(32)의 소스(36)가 제2전류원(38)으로 연결된 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  5. 청구항 4에 있어서,
    상기 제1 및 제2전류원(30,38)이 각각 게이트를 가지는 각 MOS-FET에 의해 형성되고, 이 게이트는 상기 제어신호(SW)가 제1논리상태(high)일 때 바이어스 전압(Vbias)을 상기 MOS-FET(30,38)으로 스위칭시키는 인에이블 스위치(enable switch)(22a,23a)에 연결된 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  6. 청구항 1에 있어서,
    상기 스위치드 레벨-시프트 회로(5)의 출력 터미널(4)이, 상기 제어신호(SW)가 제2논리상태(low)일 때 신호-스위치(1)의 게이트(2)를 접지로 스위칭시키는 디스에이블 스위치(disable switch)(29)에 연결된 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  7. 청구항 1에 있어서,
    상기 아날로그 레벨-시프트 회로(15)가,
    상기 제어신호(SW)가 제1논리상태(high)일 때 그 공급전압이 온(on) 스위칭 되면서 인에이블(enable)되고, 상기 스위치드 레벨-시프트 회로(5)의 입력 터미널(13)에 연결된 제1비반전 입력단(45)과, 스위칭 가능한 제1전류원(30)에 연결된 출력단(47)과, 제2반전 입력단(46)을 가지는 연산 증폭기(44);
    상기 제1전류원(30)에 직렬 연결되고, 스위칭 가능한 상기 제1전류원(30)이 인에이블된 상기 연산 증폭기(44)에 의해 온(on)으로 스위칭될 때 일정 전압 강하를 발생시키는 레지스터(31); 및
    상기 레지스터(31)에 직렬 연결되고, 상기 제어신호(SW)가 제1논리상태(high)일 때 온(on)으로 스위칭되는 스위칭 가능한 제2전류원(38);
    을 포함하는 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  8. 청구항 1에 있어서,
    상기 스위치드 레벨-시프트 회로(5)가 정전압을 보정하기 위한 레플리카 바이어스 루프(replica bias loop)(51)에 연결된 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  9. 청구항 1에 있어서,
    상기 스위치드 레벨-시프트 회로(5)가, 상기 제어신호(SW)가 제1논리상태(high)일 때 상기 신호-스위치(1)를 일정 게이트 오버드라이브(constant gate overdrive)로 작동시키는 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  10. 청구항 1에 있어서,
    상기 스위치드 레벨-시프트 회로(5)가 차동 아날로그 입력 신호를 위한 차동 스위치드 레벨-시프트 회로(differential switched level-shift circuit)인 것을 특징으로 하는 스위치드 레벨-시프트 회로.
  11. 청구항 1에 있어서,
    상기 신호-스위치(1)가 MOS-FET인 것을 특징으로 하는 스위치드 레벨-시프트 회로.
KR1020057000628A 2002-07-19 2003-06-30 스위치드 레벨-시프트 회로 KR100653049B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP02016119A EP1383241B1 (en) 2002-07-19 2002-07-19 Switched level-shift circuit in an analog switch
EP02016119.6 2002-07-19
PCT/EP2003/006949 WO2004010580A2 (en) 2002-07-19 2003-06-30 Switched level-shift circuit in an analog switch

Publications (2)

Publication Number Publication Date
KR20050019859A KR20050019859A (ko) 2005-03-03
KR100653049B1 true KR100653049B1 (ko) 2006-12-04

Family

ID=29762665

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057000628A KR100653049B1 (ko) 2002-07-19 2003-06-30 스위치드 레벨-시프트 회로

Country Status (5)

Country Link
US (1) US7049877B2 (ko)
EP (1) EP1383241B1 (ko)
KR (1) KR100653049B1 (ko)
DE (1) DE60203039T2 (ko)
WO (1) WO2004010580A2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005130020A (ja) * 2003-10-21 2005-05-19 Toshiba Corp アナログレベルシフタ
US7253675B2 (en) * 2005-03-08 2007-08-07 Texas Instruments Incorporated Bootstrapping circuit capable of sampling inputs beyond supply voltage
US7176742B2 (en) * 2005-03-08 2007-02-13 Texas Instruments Incorporated Bootstrapped switch with an input dynamic range greater than supply voltage
DE102005016748A1 (de) * 2005-04-11 2006-10-12 Micronas Gmbh Regelschaltung und Verfahren zum Ansteuern eines Feldeffektschalttransistors
US7652528B2 (en) * 2008-02-06 2010-01-26 Infineon Technologies Ag Analog switch controller
US8143934B1 (en) 2008-07-01 2012-03-27 Cypress Semiconductor Corporation Analog switching system for low cross-talk
US7928794B2 (en) * 2008-07-21 2011-04-19 Analog Devices, Inc. Method and apparatus for a dynamically self-bootstrapped switch
US8502594B2 (en) * 2008-12-31 2013-08-06 Linear Technology Corporation Bootstrap transistor circuit
US20110063012A1 (en) * 2009-09-11 2011-03-17 Kok Lim Chan Circuit arrangement
US8698556B2 (en) * 2011-03-30 2014-04-15 Microchip Technology Incorporated Low switching error, small capacitors, auto-zero offset buffer amplifier
US8674863B2 (en) * 2011-06-07 2014-03-18 Microchip Technology Incorporated Distributed bootstrap switch
US9075422B2 (en) * 2012-05-31 2015-07-07 Nxp B.V. Voltage regulator circuit with adaptive current limit and method for operating the voltage regulator circuit
US8872589B2 (en) * 2012-09-20 2014-10-28 Infineon Technologies Ag System and method for a programmable gain amplifier
JP2016127573A (ja) 2015-01-08 2016-07-11 株式会社東芝 アナログスイッチ、および、マルチプレクサ
KR102600334B1 (ko) * 2018-12-17 2023-11-10 삼성전자주식회사 부트스트랩 회로 및 이를 이용한 샘플링 회로
CN111431517B (zh) * 2020-05-07 2022-04-22 西安交通大学 内嵌输入缓冲器的超高速自举开关电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE158837C (ko)
DE597200C (de) 1930-05-06 1934-05-18 Rudolf Doerfel Dr Vorrichtung zur Brueden- und Abdampfverwertung durch Einleiten des Dampfes in ein Absorptionsmittel
DD158837A1 (de) * 1980-11-10 1983-02-02 Petr P Bibjaev Einrichtung zur kommutierung von analogsignalen
JPH01175317A (ja) * 1987-12-28 1989-07-11 Nec Corp C mosスイッチ
JPH0286213A (ja) * 1988-09-21 1990-03-27 Matsushita Electric Ind Co Ltd アナログスイッチ回路
US4896061A (en) * 1988-12-13 1990-01-23 Siemens Aktiengesellschaft GaAs analog switch cell with wide linear dynamic range from DC to GHz
DE4237925C2 (de) * 1992-11-10 1994-09-15 Fraunhofer Ges Forschung GaAs-FET-Analogschalter
US6509781B2 (en) * 2001-03-20 2003-01-21 Koninklijke Philips Electronics N.V. Circuit and method for controlling a dynamic, bi-directional high voltage analog switch
US6677798B2 (en) * 2002-02-07 2004-01-13 Faraday Technology Corp. High speed voltage level shifter
CN1233093C (zh) * 2002-02-20 2005-12-21 松下电器产业株式会社 驱动电路
JP3949027B2 (ja) * 2002-08-06 2007-07-25 富士通株式会社 アナログスイッチ回路

Also Published As

Publication number Publication date
US20050127976A1 (en) 2005-06-16
WO2004010580A3 (en) 2004-04-08
EP1383241B1 (en) 2005-02-23
US7049877B2 (en) 2006-05-23
KR20050019859A (ko) 2005-03-03
DE60203039D1 (de) 2005-03-31
WO2004010580A2 (en) 2004-01-29
DE60203039T2 (de) 2006-01-12
EP1383241A1 (en) 2004-01-21

Similar Documents

Publication Publication Date Title
KR100653049B1 (ko) 스위치드 레벨-시프트 회로
EP0689286B1 (en) Low voltage, switched capacitance circuit employing switched operational amplifiers with maximized voltage swing
KR100709824B1 (ko) 선형 샘플링 스위치
JP3318725B2 (ja) アナログフィルタ回路
US7816951B1 (en) Locally boosted top plate sampling for a sampling capacitor
JPH08316746A (ja) スイッチドキャパシタを導入した低電圧差動増幅器のための装置
US20100225379A1 (en) Analog switch
US6255909B1 (en) Ultra low voltage CMOS class AB power amplifier with parasitic capacitance internal compensation
US7372319B1 (en) Constant boosted voltage generator circuit for feedback switches in a switched capacitor circuit
US7332941B2 (en) Analog switch circuit and sample-and-hold circuit including the same
US7847625B2 (en) Switched capacitor circuit with reduced leakage current
US6518901B2 (en) Boosted switch device for a sampler of an analog/digital converter, and operating method thereof
KR960010390B1 (ko) 스위칭 정전류원회로
JP2577450B2 (ja) アナログ−ディジタル変換回路
US7295042B2 (en) Buffer
JPH05191169A (ja) 増幅回路および直流バイアス信号およびアナログ信号供給方法
KR101092699B1 (ko) 동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터
US5923206A (en) Charge injection cancellation technique
KR20010101504A (ko) 선형 샘플링 스위치
CN114826249A (zh) 一种积分器电路
US11277145B2 (en) Current-based track and hold circuit
US6825697B1 (en) High-performance track and hold circuit
JP2004228988A (ja) ブートストラップ回路
JP2000132989A (ja) トラックホールド回路
US6310515B1 (en) CMOS track and hold amplifier

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee