JP2016127573A - アナログスイッチ、および、マルチプレクサ - Google Patents

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Abstract

【課題】入力信号の電圧と出力信号の電圧との差を低減することが可能なアナログスイッチを提供する。【解決手段】アナログスイッチは、電流経路の一端が入力端子に接続され、前記電流経路の他端が前記第１のＭＯＳトランジスタのゲートと接続され、前記第２の電流に応じて制御される第２導電型の第１のＤＭＯＳトランジスタを備える。アナログスイッチは、電流経路の一端が前記第１のＤＭＯＳトランジスタの電流経路の他端に接続され、前記電流経路の他端が出力端子に接続され、前記第２の電流に応じて制御される第２導電型の第２のＤＭＯＳトランジスタを備える。アナログスイッチは、前記第１のＤＭＯＳトランジスタのゲートと電流経路の他端との間に接続され、前記第１の電流に応じて制御される第１のスイッチ素子を備える。【選択図】図１

Description

本発明の実施形態は、アナログスイッチ、および、マルチプレクサに関する。
従来、二次電池を多数直列に用いるハイブリッド車やＥＶ（電気自動車）などの自動車や、蓄電システムでは、電池セルに残存する電気量の監視やセル異常の検出のため各電池セル電圧を高精度に計測する必要がある。そして、その計測には、任意のセルをＡＤコンバータに接続するための多チャンネルのアナログスイッチが用いられる。
ここで、複数のセルを直列接続し数十Ｖ以上の電圧での電力を得る二次電池システムで使われる高耐圧アナログスイッチがある。この高耐圧アナログスイッチのＦＥＴには、少なくともドレイン-ソース間は数十Ｖ以上の高耐圧であることが要求される。
一方、ＦＥＴのゲート-ソース間電圧は、耐圧が数Ｖから１０数Ｖ程度しかない場合がある。その場合、ＦＥＴのゲートとソースに接続した抵抗へ電流を流し込むことで、ゲート-ソース間の耐圧範囲での制御電圧を得る。
しかし、抵抗を流れた電流の一部がＦＥＴに流れ込んで電圧降下が発生し、アナログスイッチの入力−出力間の差異となる。したがって、高精度測定のためには、この差異を打ち消す方法が必要となる。
打ち消す方法としては、抵抗のゲート側に流し込む電流と同じ強さの電流をソース側から引き出すための電流源を接続する方法が用いられる。
しかし、接続されるセル電圧が、最低電圧であったり、最高電圧であったりすると、完全に打ち消すまで双方の電流を合わせることは難しい。
そして、ＦＥＴに流れ込む電流とＦＥＴのオン抵抗とに起因する電圧降下が、アナログスイッチの入力信号の電圧と出力信号の電圧との差となる。
特許第２６４２４６５号
入力信号の電圧と出力信号の電圧との差を低減することが可能なアナログスイッチを提供する。
実施形態に従ったアナログスイッチは、一端が第１の電位に接続され、駆動することで第１の電流を流す第１の電流源を備える。アナログスイッチは、一端が前記第１の電位に接続され、駆動することで第２の電流を流す第２の電流源を備える。アナログスイッチは、一端が前記第１の電流源の他端に接続された第１の抵抗を備える。アナログスイッチは、一端が前記第２の電流源の他端に接続された第２の抵抗を備える。アナログスイッチは、電流経路の一端が前記第１の抵抗の他端に接続され、前記電流経路の他端が第２の電位に接続された第１導電型の第１のＭＯＳトランジスタを備える。アナログスイッチは、電流経路の一端が前記第２の抵抗の他端に接続され、前記電流経路の他端が前記第２の電位に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第１導電型の第２のＭＯＳトランジスタを備える。アナログスイッチは、電流経路の一端が入力端子に接続され、前記電流経路の他端が前記第１のＭＯＳトランジスタのゲートと接続され、前記第２の電流に応じて制御される第２導電型の第１のＤＭＯＳトランジスタを備える。アナログスイッチは、電流経路の一端が前記第１のＤＭＯＳトランジスタの電流経路の他端に接続され、前記電流経路の他端が出力端子に接続され、前記第２の電流に応じて制御される第２導電型の第２のＤＭＯＳトランジスタを備える。アナログスイッチは、前記第１のＤＭＯＳトランジスタのゲートと電流経路の他端との間に接続され、前記第１の電流に応じて制御される第１のスイッチ素子を備える。
図１は、第１の実施形態に係るアナログスイッチ１００の構成の一例を示す回路図である。 図２は、図１に示すアナログスイッチ１００がオフ状態である場合における、各ＭＯＳトランジスタの状態を示す図である。 また、図３は、図１に示すアナログスイッチ１００がオン状態である場合における、各ＭＯＳトランジスタの状態を示す図である。 図４は、第２の実施形態に係るアナログスイッチ２００の構成の一例を示す回路図である。 図５は、第３の実施形態に係るアナログスイッチ３００の構成の一例を示す回路図である。 図６は、第４の実施形態に係るアナログスイッチ４００の構成の一例を示す回路図である。 図７は、第５の実施形態に係るアナログスイッチ５００の構成の一例を示す回路図である。 図８は、第６の実施形態に係るアナログスイッチ６００の構成の一例を示す回路図である。 図９は、第７の実施形態に係るアナログスイッチ７００の構成の一例を示す回路図である。 図１０は、第８の実施形態に係るアナログスイッチ８００の構成の一例を示す回路図である。 図１１は、第９の実施形態に係るマルチプレクサ１０００の構成の一例を示す回路図である。
以下、各実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係るアナログスイッチ１００の構成の一例を示す回路図である。なお、図１の例では、第１導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第１の電位を電源電位ＶＤＤとし、第２の電位を接地電位ＶＳＳとした例を示している。
図１に示すように、アナログスイッチ１００は、第１の電流源（オフ用電流源）Ｉ１と、第２の電流源（オン用電流源）Ｉ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１導電型の第１のＭＯＳトランジスタＭ１と、第１導電型の第２のＭＯＳトランジスタＭ２と、第２導電型の第３のＭＯＳトランジスタＭ３と、第２導電型の第４のＭＯＳトランジスタＭ４と、第２導電型の第５のＭＯＳトランジスタＭ５と、第２導電型の第６のＭＯＳトランジスタＭ６と、第１導電型の第７のＭＯＳトランジスタＭ７と、第１導電型の第８のＭＯＳトランジスタＭ８と、第２導電型の第１のＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタＤ１と、第２導電型の第２のＤＭＯＳトランジスタＤ２と、第１のスイッチ素子ＳＷ１と、制御回路ＣＯＮと、を備える。
第１の電流源Ｉ１は、一端が第１の電位に接続され、駆動することで第１の電流を流す。
第２の電流源Ｉ２は、一端が第１の電位に接続され、駆動することで第２の電流を流す。
第１の抵抗Ｒ１は、一端が第１の電流源Ｉ１の他端に接続されている。
第２の抵抗Ｒ２は、一端が第２の電流源Ｉ２の他端に接続されている。
第１のＭＯＳトランジスタＭ１は、電流経路の一端（ソース）が、第１の抵抗Ｒ１の他端に接続され、電流経路の他端（ドレイン）が第２の電位に接続されている。
この第１のＭＯＳトランジスタＭ１は、例えば、図１に示すように、ＤＭＯＳトランジスタである。
第２のＭＯＳトランジスタＭ２は、電流経路の一端（ソース）が第２の抵抗Ｒ２の他端に接続され、電流経路の他端（ドレイン）が第２の電位に接続され、ゲートが第１のＭＯＳトランジスタＭ１のゲートに接続されている。
この第２のＭＯＳトランジスタＭ２は、例えば、図１に示すように、ＤＭＯＳトランジスタである。
なお、第２の抵抗Ｒ２の他端を、第１の抵抗Ｒ１の他端に接続して、第２のＭＯＳトランジスタＭ２を、第１のＭＯＳトランジスタＭ１とするようにしてもよい。すなわち、第２のＭＯＳトランジスタＭ２と第１のＭＯＳトランジスタＭ１とを共通化して、１つのＭＯＳトランジスタで構成するようにしてもよい。
第１のＤＭＯＳトランジスタＤ１は、電流経路の一端（ドレイン）が入力端子ＴＩＮに接続され、ゲートが第８のＭＯＳトランジスタＭ８及び第３の抵抗を介して第２の電流源Ｉ２の他端に接続されている。
なお、入力端子ＴＩＮは、入力信号が入力される。
第２のＤＭＯＳトランジスタＤ２は、電流経路の一端（ソース）が第１のＤＭＯＳトランジスタＤ１の電流経路の他端(ソース)に接続され、電流経路の他端（ドレイン）が出力端子ＴＯＵＴに接続され、ゲートが第１のＤＭＯＳトランジスタＤ１のゲートに接続されている。
なお、第１のＤＭＯＳトランジスタＤ１のソースは、第２のＤＭＯＳトランジスタＤ２のソースと共通になっている。第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のバックゲートは、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースと接続されている。
換言すれば、第１のＤＭＯＳトランジスタＤ１の寄生ダイオードの順方向と、第２のＤＭＯＳトランジスタＤ２の寄生ダイオードの順方向とが対向するように、第１のＤＭＯＳトランジスタＤ１と第２のＤＭＯＳトランジスタＤ２とが接続されている。
なお、出力端子ＴＯＵＴは、出力信号が出力される。
例えば、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオンすると、入力端子ＴＩＮに入力された入力信号が、出力信号として出力端子ＴＯＵＴから出力される。
一方、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフすると、入力信号が遮断され、出力端子ＴＯＵＴからは信号が出力さない。
なお、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のゲートは、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースと接続されている。
第３のＭＯＳトランジスタＭ３は、電流経路の一端（ドレイン）が第５のＭＯＳトランジスタＭ５を介して第１ノードＮ１に接続され、電流経路の他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが、第２ノードＮ２に接続されている。
なお、第１ノードＮ１は、第７のＭＯＳトランジスタＭ７を介して第１の電流源Ｉ１の他端に接続されている。第２ノードＮ２は、第８のＭＯＳトランジスタＭ８を介して、第１の電流源Ｉ１の他端に接続されている。
第４のＭＯＳトランジスタＭ４は、電流経路の一端（ドレイン）が第２ノードＮ２に接続され、電流経路の他端（ソース）が第６のＭＯＳトランジスタＭ６を介して第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが第１ノードＮ１に接続されている。
第５のＭＯＳトランジスタＭ５は、第５のＭＯＳトランジスタＭ５は、一端（ドレイン）が第１ノードＮ１に接続され、他端（ソース）が第３のＭＯＳトランジスタＭ３の電流経路の一端（ドレイン）に接続され、ゲートが第４のＭＯＳトランジスタＭ４のゲートに接続されている。
第６のＭＯＳトランジスタＭ６は、第６のＭＯＳトランジスタＭ６は、一端（ドレイン）が第４のＭＯＳトランジスタＭ４の電流経路の他端（ソース）に接続され、他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが第３のＭＯＳトランジスタＭ３のゲートに接続されている。
第７のＭＯＳトランジスタＭ７は、電流経路が第１の抵抗Ｒ１の一端と第１ノードＮ１との間に接続され、ゲートが第１の抵抗Ｒ１の他端に接続されている。
第８のＭＯＳトランジスタＭ８は、電流経路が第２の抵抗Ｒ２の一端と第２ノードＮ２との間に接続され、ゲートが第２の抵抗Ｒ２の他端に接続されている。
また、第１のスイッチ素子ＳＷ１は、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のゲートとソースとの間に接続されている。
より具体的には、例えば、図１に示すように、第１のスイッチ素子ＳＷ１は、電流経路の一端が、第８のＭＯＳトランジスタＭ８、第２ノードＮ２、および第３の抵抗Ｒ３を介して、第２の電流源Ｉ２の他端に接続され、電流経路の他端が、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続されている。
この第１のスイッチ素子ＳＷ１は、例えば、図１に示すように、第２導電型の第１のスイッチ用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）である。
この第１のスイッチ用ＭＯＳトランジスタは、電流経路の一端（ドレイン）が第１のＤＭＯＳトランジスタＤ１のゲートに接続され、電流経路の他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが第１ノードＮ１に接続されている。
ここで、例えば、第１の電流源Ｉ１が駆動して電流を流す場合、第１の抵抗Ｒ１に電流が流れて第７のＭＯＳトランジスタＭ７がオンする。これにより、第１のスイッチ用ＭＯＳトランジスタのゲート電圧が閾値電圧を超えて、第１のスイッチ用ＭＯＳトランジスタがオンする。
一方、第１の電流源Ｉ１が停止して電流を流さない場合、第１の抵抗Ｒ１に電流が流れず第７のＭＯＳトランジスタＭ７がオフする。これと第２の電流源Ｉ２の駆動による第３のＭＯＳトランジスタＭ３のオンとにより、第１のスイッチ用ＭＯＳトランジスタのゲート電圧が閾値電圧未満になり、第１のスイッチ用ＭＯＳトランジスタがオフする。なお、第１のスイッチ用ＭＯＳトランジスタのゲート電圧を閾値電圧未満にする電流経路は、Ｍ３のオンに続きゲート電圧が閾値電圧未満になるまで存続し、第１ノードのＮ１から第５、第３のＭＯＳトランジスタＭ５、Ｍ３を通じ、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースへ抜ける経路となる。
すなわち、第１のスイッチ素子ＳＷ１は、第１の電流源Ｉ１が駆動して電流を流す場合にオンし、一方、第１の電流源Ｉ１が停止して電流を流さない場合にオフする。
また、第３の抵抗Ｒ３は、第２ノードＮ２と第１のスイッチ素子ＳＷ１の一端（第１のスイッチ用ＭＯＳトランジスタの電流経路の一端（ドレイン））との間に接続されている。
また、制御回路ＣＯＮは、第１の電流源Ｉ１および第２の電流源Ｉ２の動作を制御する。
この制御回路ＣＯＮは、第１の電流源Ｉ１を駆動して第１の電流を流し且つ第２の電流源Ｉ２が停止して電流を流さない第１の状態と、第２の電流源Ｉ２を駆動して第２の電流を流し且つ第１の電流源Ｉ１が停止して電流を流さない第２の状態と、を切り換えるように、第１および第２の電流源Ｉ１、Ｉ２を制御する。
なお、上記第１の状態では、後述のように、アナログスイッチ１００のオフ状態（第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフした状態）になる。
また、上記第２の状態では、後述のように、アナログスイッチ１００のオン状態（第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオンした状態）になる。
例えば、制御回路ＣＯＮは、第１および第２のＤＭＯＳトランジスタＤ１、Ｄ２をオフすることを選択する選択信号（図示せず）に応じて、既述の第１の状態に切り換えるように、第１および第２の電流源Ｉ１、Ｉ２を制御する。
一方、制御回路ＣＯＮは、第１および第２のＤＭＯＳトランジスタＤ１、Ｄ２をオンすることを選択する選択信号（図示せず）に応じて、既述の第２の状態に切り換えるように、第１および第２の電流源Ｉ１、Ｉ２を制御する。
ここで、以上のような構成を有するアナログスイッチ１００の動作の一例について、図２、図３を用いて説明する。
ここで、第１、第２のＭＯＳトランジスタＭ１、Ｍ２のゲートが第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースと接続されているため、第１、第２のＭＯＳトランジスタＭ１、Ｍ２は、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のソース電位によってオン／オフ制御される。第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のソース電位が、第２の電位（ＶＳＳ）よりも第１、第２のＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の絶対値だけ低い電圧よりも高い場合（通常の場合）、第１、第２のＭＯＳトランジスタＭ１、Ｍ２は各々第１、第２の電流源Ｉ１、Ｉ２によってオン／オフ制御される。また、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のソース電位が、第２の電位（ＶＳＳ）よりも第１、第２のＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の絶対値だけ低い電圧よりも低い場合（負電圧入力などの場合）、第１、第２のＭＯＳトランジスタＭ１、Ｍ２は共にオンする。
図２は、図１に示すアナログスイッチ１００がオフ状態である場合における、各ＭＯＳトランジスタの状態を示す図である。
例えば、制御回路ＣＯＮは、第１および第２のＤＭＯＳトランジスタＤ１、Ｄ２をオフすることを選択する選択信号（図示せず）に応じて、既述の第１の状態に切り換えるように、第１および第２の電流源Ｉ１、Ｉ２を制御する。
これにより、第１の電流源Ｉ１を駆動（オン）して第１の電流を流し且つ第２の電流源Ｉ２が停止（オフ）して電流を流さない状態になる。
上記状態において、第１の抵抗Ｒ１に電流が流れるため第７のＭＯＳトランジスタＭ７はオンとなる。第２の抵抗Ｒ２には電流が流れないため第８のＭＯＳトランジスタＭ８はオフとなる。さらに、第３、第６のＭＯＳトランジスタＭ３、Ｍ６がオフするとともに、第４、第５のＭＯＳトランジスタＭ４、Ｍ５がオンすることとなる。
すなわち、第１の電流源Ｉ１から第３、第５のＭＯＳトランジスタＭ３、Ｍ５に電流が流れない状態になる。さらに、第２の電流源Ｉ２から第４、第６のＭＯＳトランジスタＭ４、Ｍ６に電流が流れない状態になる。
以上により、第１ノードＮ１の電圧が“Ｈｉｇｈ”レベルになり、第１のスイッチ素子ＳＷ１がオンする。さらに、第２ノードＮ２の電圧が“Ｌｏｗ”レベルになり、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフする。なお、第１のスイッチ素子ＳＷ１がオンすることで、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のゲートとソースが同電位となるため、より確実に第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフすることができる。
そして、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフすることで、入力端子ＴＩＮに入力された入力信号が、遮断されて、出力信号として出力端子ＴＯＵＴから出力されない。
また、図３は、図１に示すアナログスイッチ１００がオン状態である場合における、各ＭＯＳトランジスタの状態を示す図である。
例えば、制御回路ＣＯＮは、第１および第２のＤＭＯＳトランジスタＤ１、Ｄ２をオンすることを選択する選択信号（図示せず）に応じて、既述の第２の状態に切り換えるように、第１および第２の電流源Ｉ１、Ｉ２を制御する。
これにより、第２の電流源Ｉ２を駆動（オン）して第２の電流を流し且つ第１の電流源Ｉ１が停止（オフ）して電流を流さない状態になる。
このとき、第１の抵抗Ｒ１には電流が流れないため、第７のＭＯＳトランジスタＭ７はオフとなる。
さらに、第２の抵抗Ｒ２に電流が流れるため、他端の電位が降下して、第８のＭＯＳトランジスタＭ８はオンとなる。
このとき、第３、第６のＭＯＳトランジスタＭ３、Ｍ６がオンするとともに、第４、第５のＭＯＳトランジスタＭ４、Ｍ５がオフすることとなる。
すなわち、第１の電流源Ｉ１から第３、第５のＭＯＳトランジスタＭ３、Ｍ５に電流が流れない状態になる。さらに、第２の電流源Ｉ２から第４、第６のＭＯＳトランジスタＭ４、Ｍ６に電流が流れない状態になる。
以上により、第１ノードＮ１の電圧が“Ｌｏｗ”レベルになり、第１のスイッチ素子ＳＷ１がオフする。さらに、第２ノードＮ２の電圧が“Ｈｉｇｈ”レベルになり、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオンする。
そして、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオンすることで、入力端子ＴＩＮに入力された入力信号が、出力信号として出力端子ＴＯＵＴから出力されることとなる。
ここで、ゲート制御のための電流は、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のゲート-ソース間に電圧を供給するが、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースには流れ込まなくなる。このため、入力信号と出力信号の電圧差の発生原因が抑制されることとなる。
以上のように、本第１の実施形態に係るアナログスイッチによれば、入力信号の電圧と出力信号の電圧との差を低減することができる。
第２の実施形態
本第２の実施形態では、既述の第１の実施形態で示したアナログスイッチの第３ないし第６のＭＯＳトランジスタの接続関係を変更した回路構成を有するアナログスイッチの構成の一例について説明する。
図４は、第２の実施形態に係るアナログスイッチ２００の構成の一例を示す回路図である。なお、この図４において、図１と同じ符号は、第１の実施形態と同様の構成を示し、説明を省略する。
図４に示すように、アナログスイッチ２００は、第１の実施形態と同様に、第１の電流源（オフ用電流源）Ｉ１と、第２の電流源（オン用電流源）Ｉ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１導電型の第１のＭＯＳトランジスタＭ１と、第１導電型の第２のＭＯＳトランジスタＭ２と、第２導電型の第３のＭＯＳトランジスタＭ３と、第２導電型の第４のＭＯＳトランジスタＭ４と、第２導電型の第５のＭＯＳトランジスタＭ５と、第２導電型の第６のＭＯＳトランジスタＭ６と、第１導電型の第７のＭＯＳトランジスタＭ７と、第１導電型の第８のＭＯＳトランジスタＭ８と、第２導電型の第１のＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタＤ１と、第２導電型の第２のＤＭＯＳトランジスタＤ２と、第１のスイッチ素子ＳＷ１と、制御回路ＣＯＮと、を備える。
ここで、既述のように、アナログスイッチ２００の第３ないし第６のＭＯＳトランジスタＭ３〜Ｍ６は、第１の実施形態で示したアナログスイッチ１００の第３ないし第６のＭＯＳトランジスタＭ３〜Ｍ６と接続関係が異なる。
本実施形態においては、第５のＭＯＳトランジスタＭ５は、電流経路が第３のＭＯＳトランジスタＭ３の電流経路の他端（ソース）と第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースとの間に接続され、ゲートが第４のＭＯＳトランジスタＭ４のゲートに接続されている。すなわち、第５のＭＯＳトランジスタＭ５は、一端（ドレイン）が第３のＭＯＳトランジスタＭ３の電流経路の他端（ソース）に接続され、他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが第４のＭＯＳトランジスタＭ４のゲートに接続されている。
さらに、第６のＭＯＳトランジスタＭ６は、電流経路が第２ノードＮ２と第４のＭＯＳトランジスタＭ４の電流経路の一端との間に接続され、ゲートが第３のＭＯＳトランジスタＭ３のゲートに接続されている。すなわち、第６のＭＯＳトランジスタＭ６は、一端（ドレイン）が第２ノードＮ２に接続され、他端（ドレイン）が第４のＭＯＳトランジスタＭ４の電流経路の一端（ドレイン）に接続され、ゲートが第３のＭＯＳトランジスタＭ３のゲートに接続されている。
このアナログスイッチ２００のその他の構成は、図１に示すアナログスイッチ１００と同様である。
そして、以上のような構成を有するアナログスイッチ２００のその他の動作特性は、第１の実施形態と同様である。
すなわち、本第２の実施形態に係るアナログスイッチ２００によれば、第１の実施形態と同様に、入力信号の電圧と出力信号の電圧との差を低減することができる。
第３の実施形態
本第３の実施形態では、既述の第１の実施形態で示したアナログスイッチの極性を反転させた回路構成を有するアナログスイッチの構成の一例について説明する。
図５は、第３の実施形態に係るアナログスイッチ３００の構成の一例を示す回路図である。この図５の例では、第１導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第１の電位を接地電位ＶＳＳとし、第２の電位を電源電位ＶＤＤとした例を示している。すなわち、この図５において、図１と同じ符号は、第１の実施形態の構成の極性を反転した構成を示す。
図５に示すように、アナログスイッチ３００は、第１の実施形態と同様に、第１の電流源（オフ用電流源）Ｉ１と、第２の電流源（オン用電流源）Ｉ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１導電型の第１のＭＯＳトランジスタＭ１と、第１導電型の第２のＭＯＳトランジスタＭ２と、第２導電型の第３のＭＯＳトランジスタＭ３と、第２導電型の第４のＭＯＳトランジスタＭ４と、第２導電型の第５のＭＯＳトランジスタＭ５と、第２導電型の第６のＭＯＳトランジスタＭ６と、第１導電型の第７のＭＯＳトランジスタＭ７と、第１導電型の第８のＭＯＳトランジスタＭ８と、第２導電型の第１のＤＭＯＳトランジスタＤ１と、第２導電型の第２のＤＭＯＳトランジスタＤ２と、第１のスイッチ素子ＳＷ１と、制御回路ＣＯＮと、を備える。
このアナログスイッチ３００は、図１に示すアナログスイッチ１００の回路構成の極性を反転させた構成を有する。
そして、以上のような構成を有するアナログスイッチ３００の動作特性は、第１の実施形態の動作の極性を反転した動作と同様である。
すなわち、本第３の実施形態に係るアナログスイッチ３００によれば、第１の実施形態と同様に、入力信号の電圧と出力信号の電圧との差を低減することができる。
第４の実施形態
本第４の実施形態では、既述の第３の実施形態で示したアナログスイッチの第３ないし第６のＭＯＳトランジスタの接続関係を変更した回路構成を有するアナログスイッチの構成の一例について説明する。
図６は、第４の実施形態に係るアナログスイッチ４００の構成の一例を示す回路図である。なお、この図６において、図５と同じ符号は、第３の実施形態と同様の構成を示し、説明を省略する。
図６に示すように、アナログスイッチ４００は、第３の実施形態と同様に、第１の電流源（オフ用電流源）Ｉ１と、第２の電流源（オン用電流源）Ｉ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１導電型の第１のＭＯＳトランジスタＭ１と、第１導電型の第２のＭＯＳトランジスタＭ２と、第２導電型の第３のＭＯＳトランジスタＭ３と、第２導電型の第４のＭＯＳトランジスタＭ４と、第２導電型の第５のＭＯＳトランジスタＭ５と、第２導電型の第６のＭＯＳトランジスタＭ６と、第１導電型の第７のＭＯＳトランジスタＭ７と、第１導電型の第８のＭＯＳトランジスタＭ８と、第２導電型の第１のＤＭＯＳトランジスタＤ１と、第２導電型の第２のＤＭＯＳトランジスタＤ２と、第１のスイッチ素子ＳＷ１と、制御回路ＣＯＮと、を備える。
ここで、既述のように、アナログスイッチ４００の第３ないし第６のＭＯＳトランジスタＭ３〜Ｍ６は、第３の実施形態で示したアナログスイッチ３００の第３ないし第６のＭＯＳトランジスタＭ３〜Ｍ６と接続関係が異なる。
本実施形態においては、第５のＭＯＳトランジスタＭ５は、一端（ドレイン）が第３のＭＯＳトランジスタＭ３の電流経路の他端（ソース）に接続され、他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが第４のＭＯＳトランジスタＭ４のゲートに接続されている。
さらに、第６のＭＯＳトランジスタＭ６は、一端（ドレイン）が第２ノードＮ２に接続され、他端（ドレイン）が第４のＭＯＳトランジスタＭ４の電流経路の一端（ドレイン）に接続され、ゲートが第３のＭＯＳトランジスタＭ３のゲートに接続されている。
このアナログスイッチ４００のその他の構成は、図５に示すアナログスイッチ３００と同様である。
そして、以上のような構成を有するアナログスイッチ４００のその他の動作特性は、第１の実施形態と同様である。
すなわち、本第４の実施形態に係るアナログスイッチ４００によれば、第１の実施形態と同様に、入力信号の電圧と出力信号の電圧との差を低減することができる。
第５の実施形態
図７は、第５の実施形態に係るアナログスイッチ５００の構成の一例を示す回路図である。なお、この図７において、図１と同じ符号は、第１の実施形態と同様の構成を示し、説明を省略する。この図７の例では、第１導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第１の電位を電源電位ＶＤＤとし、第２の電位を接地電位ＶＳＳとした例を示している。
図７に示すように、アナログスイッチ５００は、第１の実施形態と比較して、第３の電流源（オフ用電流源）Ｉ３と、第４の抵抗Ｒ４と、第１導電型の第９のＭＯＳトランジスタＭ９と、第１導電型の第１０のＭＯＳトランジスタＭ１０と、第１導電型の第１１のＭＯＳトランジスタＭ１１と、第１導電型の第１２のＭＯＳトランジスタＭ１２と、第１導電型の第１３のＭＯＳトランジスタＭ１３と、第１導電型の第１４のＭＯＳトランジスタＭ１４と、第２のスイッチ素子ＳＷ２と、をさらに備える。
第３の電流源Ｉ３は、一端が第１の電位に接続され、駆動することで第３の電流を流す。
第４の抵抗Ｒ４は、一端が第３の電流源Ｉ３の他端に接続されている。
第９のＭＯＳトランジスタＭ９は、電流経路の一端（ソース）が第４の抵抗Ｒ４の他端に接続され、電流経路の他端（ドレイン）が第２の電位に接続され、ゲートが第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソース（第１のＭＯＳトランジスタＭ１のゲート）に接続されている。
第１０のＭＯＳトランジスタＭ１０は、電流経路の一端（ドレイン）が第１２のＭＯＳトランジスタＭ１２を介して第３ノードＮ３に接続され、電流経路の他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが、第２ノードＮ２に接続されている。
第１１のＭＯＳトランジスタＭ１１は、電流経路の一端（ドレイン）が第２ノードＮ２に接続され、電流経路の他端（ソース）が第１３のＭＯＳトランジスタＭ１３を介して第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースのゲートに接続され、ゲートが第３ノードＮ３に接続されている。
第１２のＭＯＳトランジスタＭ１２は、一端（ドレイン）が第３ノードＮ３に接続され、他端（ソース）が第１０のＭＯＳトランジスタＭ１０の電流経路の一端（ドレイン）に接続され、ゲートが第１１のＭＯＳトランジスタＭ１１のゲートに接続されている。
第１３のＭＯＳトランジスタＭ１３は、一端（ドレイン）が第１１のＭＯＳトランジスタＭ１１の電流経路の他端（ソース）に接続され、他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが第１０のＭＯＳトランジスタＭ１０のゲートに接続されている。
第１４のＭＯＳトランジスタＭ１４は、電流経路が第４の抵抗Ｒ４の一端と第３ノードＮ３との間に接続され、ゲートが第４の抵抗Ｒ４の他端に接続されている。
第２のスイッチ素子ＳＷ２は、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースと第１のＤＭＯＳトランジスタＤ１のゲートとの間に接続されている。
より具体的には、例えば、図７に示すように、第２のスイッチ素子ＳＷ２は、電流経路の一端が、第８のＭＯＳトランジスタＭ８、第２ノードＮ２、および第３の抵抗Ｒ３を介して、第２の電流源Ｉ２の他端に接続され、電流経路の他端が、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続されている。
この第２のスイッチ素子ＳＷ２は、例えば、図７に示すように、第２導電型の第２のスイッチ用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）である。
この第２のスイッチ用ＭＯＳトランジスタは、電流経路の一端（ドレイン）が第１のＤＭＯＳトランジスタＤ１のゲートに接続され、電流経路の他端（ソース）が第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースに接続され、ゲートが第１ノードＮ３に接続されている。
なお、第３ノードＮ３は、第１４のＭＯＳトランジスタＭ１４を介して第３の電流源Ｉ３の他端に接続されている。
ここで、例えば、第３の電流源Ｉ３が駆動して電流を流す場合、第４の抵抗Ｒ４に電流が流れて第１４のＭＯＳトランジスタＭ１４がオンする。これにより、第２のスイッチ用ＭＯＳトランジスタのゲート電圧が閾値電圧を超えて、第２のスイッチ用ＭＯＳトランジスタがオンする。
一方、第３の電流源Ｉ３が停止して電流を流さない場合、第４の抵抗Ｒ４に電流が流れず第１４のＭＯＳトランジスタＭ１４がオフする。これと第２の電流源Ｉ２の駆動による第１０のＭＯＳトランジスタＭ１０のオンとにより、第２のスイッチ用ＭＯＳトランジスタのゲート電圧が閾値電圧未満になり、第２のスイッチ用ＭＯＳトランジスタがオフする。なお、第２のスイッチ用ＭＯＳトランジスタのゲート電圧を閾値電圧未満にする電流経路は、Ｍ１０のオンに続きゲート電圧が閾値電圧未満になるまで存続し、第３ノードのＮ３から第１２、第１０のＭＯＳトランジスタＭ１２、Ｍ１０を通じ、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２のソースへ抜ける経路となる。
すなわち、第２のスイッチ素子ＳＷ２は、第３の電流源Ｉ３が駆動して電流を流す場合にオンし、一方、第３の電流源Ｉ３が停止して電流を流さない場合にオフする。
また、制御回路ＣＯＮは、前第１ないし第３の電流源Ｉ１〜Ｉ３の動作を制御する。
この制御回路ＣＯＮは、例えば第１、第３の電流源Ｉ１、Ｉ３を駆動して第１の電流を流し且つ第２の電流源Ｉ２が停止して電流を流さない第１の状態と、第２の電流源Ｉ２を駆動して第２の電流を流し且つ第１、第３の電流源Ｉ１、Ｉ３が停止して電流を流さない第２の状態と、を切り換えるように、第１乃至第３の電流源Ｉ１、Ｉ２、Ｉ３を制御する。
なお、上記第１の状態では、第１の実施形態と同様に、アナログスイッチ１００のオフ状態（第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフした状態）になる。
また、上記第２の状態では、第１の実施形態と同様に、アナログスイッチ１００のオン状態（第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオンした状態）になる。
ここで、制御回路ＣＯＮは、上記第１の状態において、第１の電流源Ｉ１を駆動し始めてから規定期間だけ、第３の電流源Ｉ３を駆動して第３の電流を流すように制御する。
これにより、該規定期間、第２のスイッチ素子ＳＷがオンする。この規定期間、第２のスイッチ素子ＳＷ２がオンすることで、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のゲートとソースが同電位となるため、より確実に、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２をオフすることができる。
そして、該規定期間の経過後、制御回路ＣＯＮは、第３の電流源Ｉ３を停止させる。これにより、上記第１の状態において、該規定期間の経過後、第２のスイッチ素子ＳＷがオフする。
例えば、第１の抵抗Ｒ１の抵抗値を大きくし第１の電流を小さく設定すれば、第４の抵抗Ｒ４の抵抗を小さく、第３の電流を大きく設定しても、消費電流の増加を抑制しつつ、より確実に且つより高速に、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２をオフすることができる。
このアナログスイッチ５００のその他の構成および動作は、図１に示すアナログスイッチ１００と同様である。
すなわち、本第５の実施形態に係るアナログスイッチ５００によれば、第１の実施形態と同様に、入力信号の電圧と出力信号の電圧との差を低減することができる。
第６の実施形態
本第６の実施形態では、既述の第５の実施形態で示したアナログスイッチの極性を反転させた回路構成を有するアナログスイッチの構成の一例について説明する。
図８は、第６の実施形態に係るアナログスイッチ６００の構成の一例を示す回路図である。この図８の例では、第１導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第１の電位を接地電位ＶＳＳとし、第２の電位を電源電位ＶＤＤとした例を示している。すなわち、この図８において、図７と同じ符号は、第５の実施形態の構成の極性を反転した構成を示す。
図８に示すように、アナログスイッチ６００は、第５の実施形態と同様に、第１の電流源（オフ用電流源）Ｉ１と、第２の電流源（オン用電流源）Ｉ２と、第３の電流源（オフ用電流源）Ｉ３と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、第１導電型の第１のＭＯＳトランジスタＭ１と、第１導電型の第２のＭＯＳトランジスタＭ２と、第２導電型の第３のＭＯＳトランジスタＭ３と、第２導電型の第４のＭＯＳトランジスタＭ４と、第２導電型の第５のＭＯＳトランジスタＭ５と、第２導電型の第６のＭＯＳトランジスタＭ６と、第１導電型の第７のＭＯＳトランジスタＭ７と、第１導電型の第８のＭＯＳトランジスタＭ８と、第１導電型の第９のＭＯＳトランジスタＭ９と、第２導電型の第１０のＭＯＳトランジスタＭ１０と、第２導電型の第１１のＭＯＳトランジスタＭ１１と、第２導電型の第１２のＭＯＳトランジスタＭ１２と、第２導電型の第１３のＭＯＳトランジスタＭ１３と、第１導電型の第１４のＭＯＳトランジスタＭ１４と、第２導電型の第１のＤＭＯＳトランジスタＤ１と、第２導電型の第２のＤＭＯＳトランジスタＤ２と、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、制御回路ＣＯＮと、を備える。
このアナログスイッチ６００は、図７に示すアナログスイッチ５００の回路構成の極性を反転させた構成を有する。
そして、以上のような構成を有するアナログスイッチ６００の動作は、第５の実施形態の動作の極性を反転した動作と同様である。
すなわち、本第６の実施形態に係るアナログスイッチ６００によれば、第５の実施形態と同様に、入力信号の電圧と出力信号の電圧との差を低減することができる。
第７の実施形態
本第７の実施形態では、既述の第１の実施形態で示したアナログスイッチの第５、第６のＭＯＳトランジスタを省略した回路構成を有するアナログスイッチの構成の一例について説明する。
図９は、第７の実施形態に係るアナログスイッチ７００の構成の一例を示す回路図である。なお、この図９において、図１と同じ符号は、第１の実施形態と同様の構成を示し、説明を省略する。
図９に示すように、アナログスイッチ７００は、第１の実施形態と比較して、第５、第６のＭＯＳトランジスタＭ５、Ｍ６が省略されている。
ここで、例えば、制御回路ＣＯＮは、第１および第２のＤＭＯＳトランジスタＤ１、Ｄ２をオフすることを選択する選択信号（図示せず）に応じて、既述の第１の状態に切り換えるように、第１および第２の電流源Ｉ１、Ｉ２を制御する。
これにより、第１の電流源Ｉ１を駆動（オン）して第１の電流を流し且つ第２の電流源Ｉ２が停止（オフ）して電流を流さない状態になる。
上記状態において、第１の抵抗Ｒ１に電流が流れるため第７のＭＯＳトランジスタＭ７はオンとなる。第２の抵抗Ｒ２に電流が流れないため第８のＭＯＳトランジスタＭ８はオフとなる。さらに、第３のＭＯＳトランジスタＭ３がオフするとともに、第４のＭＯＳトランジスタＭ４がオンすることとなる。
以上により、第１ノードＮ１の電圧が“Ｈｉｇｈ”レベルになり、第１のスイッチ素子ＳＷ１がオンする。さらに、第２ノードＮ２の電圧が“Ｌｏｗ”レベルになり、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフする。なお、第１のスイッチ素子ＳＷ１がオンすることで、第１及び第２のＤＭＯＳトランジスタＤ１、Ｄ２のゲートとソースが同電位となるため、より確実に第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフすることができる。
そして、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオフすることで、入力端子ＴＩＮに入力された入力信号が、遮断されて、出力信号として出力端子ＴＯＵＴから出力されない。
一方、制御回路ＣＯＮは、第１および第２のＤＭＯＳトランジスタＤ１、Ｄ２をオンすることを選択する選択信号（図示せず）に応じて、既述の第２の状態に切り換えるように、第１および第２の電流源Ｉ１、Ｉ２を制御する。
これにより、第２の電流源Ｉ２を駆動（オン）して第２の電流を流し且つ第１の電流源Ｉ１が停止（オフ）して電流を流さない状態になる。
上記状態において、第１の抵抗Ｒ１に電流が流れないため第７のＭＯＳトランジスタＭ７はオフとなる。第２の抵抗Ｒ２に電流が流れるため第８のＭＯＳトランジスタＭ８はオンとなる。さらに、第３のＭＯＳトランジスタＭ３がオンするとともに、第４のＭＯＳトランジスタＭ４がオフすることとなる。
以上により、第１ノードＮ１の電圧が“Ｌｏｗ”レベルになり、第１のスイッチ素子ＳＷ１がオフする。さらに、第２ノードＮ２の電圧が“Ｈｉｇｈ”レベルになり、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオンする。
そして、第１、第２のＤＭＯＳトランジスタＤ１、Ｄ２がオンすることで、入力端子ＴＩＮに入力された入力信号が、出力信号として出力端子ＴＯＵＴから出力されることとなる。
このアナログスイッチ７００のその他の構成および動作は、図１に示すアナログスイッチ１００と同様である。
すなわち、本第７の実施形態に係るアナログスイッチ７００によれば、第１の実施形態と同様に、入力信号の電圧と出力信号の電圧との差を低減することができる。
第８の実施形態
本第８の実施形態では、既述の第３の実施形態で示したアナログスイッチの第５、第６のＭＯＳトランジスタを省略した回路構成を有するアナログスイッチの構成の一例について説明する。
図１０は、第８の実施形態に係るアナログスイッチ８００の構成の一例を示す回路図である。なお、この図１０において、図５と同じ符号は、第３の実施形態と同様の構成を示し、説明を省略する。
図１０に示すように、アナログスイッチ８００は、第３の実施形態と比較して、第５、第６のＭＯＳトランジスタＭ５、Ｍ６が省略されている。
このアナログスイッチ８００のその他の構成は、図３に示すアナログスイッチ３００と同様である。
そして、以上のような構成を有するアナログスイッチ８００の動作は、第７の実施形態の動作の極性を反転した動作と同様である。
すなわち、本第８の実施形態に係るアナログスイッチ８００によれば、第７の実施形態と同様に、入力信号の電圧と出力信号の電圧との差を低減することができる。
第９の実施形態
本第９の実施形態では、既述の実施形態で示したアナログスイッチが適用されるマルチプレクサの構成の一例について説明する。
図１１は、第９の実施形態に係るマルチプレクサ１０００の構成の一例を示す回路図である。なお、図１１の例では、マルチプレクサが２つのアナログスイッチを備える場合について示しているが、３つ以上のアナログスイッチを備えるようにしてもよい。
図１１に示すように、マルチプレクサ１０００は、選択信号ＳＣに応じて、複数の入力信号Ｓ１、Ｓ２のうちの１つを選択して出力信号Ｓｏｕｔとして出力する。
このマルチプレクサ１０００は、入力信号Ｓ１、Ｓ２が入力される入力端子ＴＩＮと、入力端子ＴＩＮに入力された入力信号Ｓ１、Ｓ２を出力信号として出力する出力端子ＴＯＵＴとを有する複数（ここでは２つ）のアナログスイッチ１０１、１０２を備える
そして、例えば、マルチプレクサ１０００は、選択信号ＳＣに応じて、アナログスイッチ１０１をオン状態にし、アナログスイッチ１０２をオフ状態にする。これにより、入力信号Ｓ１が出力信号Ｓｏｕｔとして出力される。
ここで、アナログスイッチ１０１、１０２には、既述の各実施形態で記載したアナログスイッチの何れかが適用される。すなわち、このアナログスイッチ１０１、１０２は、第入力信号の電圧と出力信号の電圧との差を低減することができる。
すなわち、以上の構成を有するマルチプレクサ１０００によれば、複数の入力信号の電圧と出力信号の電圧との差を低減することができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１００、２００、３００、４００、５００、６００、７００、８００ アナログスイッチ
１０００ マルチプレクサ
Ｉ１ 第１の電流源
Ｉ２ 第２の電流源
Ｒ１ 第１の抵抗
Ｒ２ 第２の抵抗
Ｒ３ 第３の抵抗
Ｍ１ 第１のＭＯＳトランジスタ
Ｍ２ 第２のＭＯＳトランジスタ
Ｍ３ 第３のＭＯＳトランジスタ
Ｍ４ 第４のＭＯＳトランジスタ
Ｍ５ 第５のＭＯＳトランジスタ
Ｍ６ 第６のＭＯＳトランジスタ
Ｍ７ 第７のＭＯＳトランジスタ
Ｍ８ 第８のＭＯＳトランジスタ
Ｄ１ 第１のＤＭＯＳトランジスタ
Ｄ２ 第２のＤＭＯＳトランジスタ
ＳＷ１ 第１のスイッチ素子
ＣＯＮ 制御回路

Claims (8)

  1. 一端が第１の電位に接続され、駆動することで第１の電流を流す第１の電流源と、
    一端が前記第１の電位に接続され、駆動することで第２の電流を流す第２の電流源と、
    一端が前記第１の電流源の他端に接続された第１の抵抗と、
    一端が前記第２の電流源の他端に接続された第２の抵抗と、
    電流経路の一端が前記第１の抵抗の他端に接続され、前記電流経路の他端が第２の電位に接続された第１導電型の第１のＭＯＳトランジスタと、
    電流経路の一端が前記第２の抵抗の他端に接続され、前記電流経路の他端が前記第２の電位に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第１導電型の第２のＭＯＳトランジスタと、
    電流経路の一端が入力端子に接続され、前記電流経路の他端が前記第１のＭＯＳトランジスタのゲートと接続され、前記第２の電流に応じて制御される第２導電型の第１のＤＭＯＳトランジスタと、
    電流経路の一端が前記第１のＤＭＯＳトランジスタの電流経路の他端に接続され、前記電流経路の他端が出力端子に接続され、前記第２の電流に応じて制御される第２導電型の第２のＤＭＯＳトランジスタと、
    前記第１のＤＭＯＳトランジスタのゲートと電流経路の他端との間に接続され、前記第１の電流に応じて制御される第１のスイッチ素子と、
    を備えることを特徴とするアナログスイッチ。
  2. 前記第１のスイッチ素子は、電流経路の一端が前記第１のＤＭＯＳトランジスタのゲートに接続され、前記電流経路の他端が前記第１のＤＭＯＳトランジスタの電流経路の他端に接続され、ゲートが、前記第１の電流源の他端に接続された第１ノードに接続された第２導電型の第１のスイッチ用ＭＯＳトランジスタであることを特徴とする請求項１に記載のアナログスイッチ。
  3. 電流経路の他端が前記第１のＤＭＯＳトランジスタの他端に接続され、ゲートが、前記第２ノードに接続された第２導電型の第３のＭＯＳトランジスタと、
    電流経路の一端が前記第２ノードに接続され、ゲートが、前記第１ノードに接続された第２導電型の第４のＭＯＳトランジスタと、
    電流経路の一端が前記第１ノードに接続され、前記電流経路の他端が前記第３のＭＯＳトランジスタの電流経路の一端に接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続された第２導電型の第５のＭＯＳトランジスタと、
    電流経路の一端が前記第４のＭＯＳトランジスタの電流経路の他端に接続され、前記電流経路の他端が前記第１のＤＭＯＳトランジスタの他端に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続された第２導電型の第６のＭＯＳトランジスタと、をさらに備える
    ことを特徴とする請求項２に記載のアナログスイッチ。
  4. 前記第２ノードと前記第１のスイッチ用ＭＯＳトランジスタの電流経路の一端との間に接続された第３の抵抗をさらに備えることを特徴とする請求項３に記載のアナログスイッチ。
  5. 電流経路が前記第１の抵抗の一端と前記第１ノードとの間に接続され、ゲートが前記第１の抵抗の他端に接続された第１導電型の第７のＭＯＳトランジスタと、
    電流経路が前記第２の抵抗の一端と前記第２ノードとの間に接続され、ゲートが前記第２の抵抗の他端に接続された第１導電型の第８のＭＯＳトランジスタと、をさらに備えることを特徴とする請求項３に記載のアナログスイッチ。
  6. 前記第２の抵抗の他端は、前記第１の抵抗の他端に接続されており、
    前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタであることを特徴とする請求項１に記載のアナログスイッチ。
  7. 一端が第１の電位に接続され、駆動することで第３の電流を流す第３の電流源と、
    一端が前記第１の電流源の他端に接続された第４の抵抗と、
    電流経路の一端が前記第４の抵抗の他端に接続され、前記電流経路の他端が前記第２の電位に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第１導電型の第９のＭＯＳトランジスタと、
    前記第１のＤＭＯＳトランジスタのゲートと電流経路の他端との間に接続され、前記第３の電流に応じて制御される第２のスイッチ素子と、をさらに備えることを特徴とする請求項１に記載のアナログスイッチ。
  8. 選択信号に応じて、複数の入力信号のうちの１つを選択して出力信号として出力するマルチプレクサであって、
    入力信号が入力される入力端子と、前記入力端子に入力された入力信号を出力信号として出力する出力端子とを有する複数のアナログスイッチを備え、
    前記アナログスイッチは、
    一端が第１の電位に接続され、駆動することで第１の電流を流す第１の電流源と、
    一端が前記第１の電位に接続され、駆動することで第２の電流を流す第２の電流源と、
    一端が前記第１の電流源の他端に接続された第１の抵抗と、
    一端が前記第２の電流源の他端に接続された第２の抵抗と、
    電流経路の一端が前記第１の抵抗の他端に接続され、前記電流経路の他端が第２の電位に接続された第１導電型の第１のＭＯＳトランジスタと、
    電流経路の一端が前記第２の抵抗の他端に接続され、前記電流経路の他端が前記第２の電位に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第１導電型の第２のＭＯＳトランジスタと、
    電流経路の一端が入力端子に接続され、前記電流経路の他端が前記第１のＭＯＳトランジスタのゲートに接続され、前記第２の電流に応じて制御される第２導電型の第１のＤＭＯＳトランジスタと、
    電流経路の一端が前記第１のＤＭＯＳトランジスタの電流経路の他端に接続され、前記電流経路の他端が出力端子に接続され、前記第２の電流に応じて制御される第２導電型の第２のＤＭＯＳトランジスタと、
    前記第１のＤＭＯＳトランジスタのゲートと電流経路の他端との間に接続され、前記第１の電流に応じて制御される第１のスイッチ素子と、を備える
    ことを特徴とするマルチプレクサ。
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