JP2000353944A - スイッチ回路および多値電圧出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート・ソース間に過大電圧が加わらず、且
つ確実にオフできる低損失のＤＭＯＳスイッチ回路を提
供する。 【解決手段】 ＤＭＯＳトランジスタＤＭ１、ＤＭ２の
ゲート同士およびソース同士を接続し、トランジスタＤ
Ｍ３をオンしてゲート・ソース間に接続された抵抗Ｒ１
に駆動電流を流すと、トランジスタＤＭ１、ＤＭ２がオ
ンする。トランジスタＤＭ３をオフするとトランジスタ
ＤＭ１、ＤＭ２のゲート・ソース間電圧が０になりトラ
ンジスタＤＭ１、ＤＭ２がオフする。寄生ダイオードＤ
Ｍ１ｄ、ＤＭ２ｄは互いに逆向きに接続されているの
で、入力端子３の電圧Ｖa1と出力端子４の電圧Ｖb1の大
小関係にかかわらず、寄生ダイオードＤＭ１ｄ、ＤＭ２
ｄを介して電流が流れることはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＭＯＳトランジ
スタを用いて構成されるスイッチ回路およびこのスイッ
チ回路を用いた多値電圧出力回路に関する。

【０００２】

【発明が解決しようとする課題】ＤＭＯＳトランジスタ
をスイッチ回路として用いる場合、そのスイッチ回路の
入力側の電圧と出力側の電圧との大小関係によっては、
当該ＤＭＯＳトランジスタのドレイン・ソース間に形成
された寄生ダイオードがオン状態となってしまい、スイ
ッチ回路としての機能をなさないことがある。例えば、
図７に示すように、Ｐチャネル型のＤＭＯＳトランジス
タＭ１およびＭ２のソースが、それぞれ７０Ｖの電圧が
印加される入力端子Ｔ１および５０Ｖの電圧が印加され
る入力端子Ｔ２に接続され、トランジスタＭ１およびＭ
２の各ドレインが共通の出力線Ｌoに接続された２値電
圧出力回路を考える。

【０００３】この場合、トランジスタＭ２のゲートにオ
ン信号を印加してこれをオンさせると、出力線Ｌo （出
力端子Ｔ３）にはほぼ５０Ｖの電圧が出力される。この
時、トランジスタＭ１の寄生ダイオードＭ１ｄは、約２
０Ｖの逆方向電圧が印加されているのでオフとなり、ト
ランジスタＭ１はそのゲートにオフ信号が印加されてい
る限り（寄生ダイオードＭ１ｄも含め）オフ状態とな
る。

【０００４】これに対し、トランジスタＭ１のゲートに
オン信号を印加してこれをオンさせると、出力線Ｌo
（出力端子Ｔ３）にはほぼ７０Ｖの電圧が出力される。
この時、トランジスタＭ２の寄生ダイオードＭ２ｄには
順方向電圧が印加されるので寄生ダイオードＭ２ｄがオ
ンとなり、入力端子Ｔ１からトランジスタＭ１のソース
・ドレイン間およびトランジスタＭ２の寄生ダイオード
Ｍ２ｄを介して入力端子Ｔ２に至る経路で電源短絡電流
が流れてしまう。

【０００５】これを回避するためには、図８に示すよう
に、トランジスタＭ２と直列に逆方向電流防止用のダイ
オードＤを挿入する構成が考えられる。この構成によれ
ば、トランジスタＭ１がオンとなって出力線Ｌo の電圧
がほぼ７０Ｖとなった状態でも、ダイオードＤは逆方向
電圧が印加されるのでオフとなり電源短絡電流を阻止で
きる。しかしながら、トランジスタＭ２をオフするため
にそのゲートに入力端子Ｔ２の電圧５０Ｖを印加する
と、寄生ダイードＭ２ｄを介してほぼ７０Ｖの電圧とな
ったソースと上記ゲートとの間にゲート駆動最大電圧
（例えば１０Ｖ）を超える約２０Ｖもの電圧が印加さ
れ、ゲート破壊が生じてしまうという問題がある。

【０００６】さらに、トランジスタＭ２をオンさせて入
力端子Ｔ２から出力端子Ｔ３へ電流を流す場合、このダ
イオードＤのアノード・カソード端子間に発生する順方
向電圧（０．７Ｖ程度）によって入出力端子間に電圧差
が発生するとともに新たな損失が発生してしまうという
不都合もあった。こうした理由によって、図８に示すダ
イオードＤを挿入した回路構成は採用しづらいものとな
っていた。

【０００７】本発明は上記事情に鑑みてなされたもの
で、その目的は、スイッチ素子として設けられたＤＭＯ
Ｓトランジスタのゲート・ソース間に過大な電圧が加わ
らず、入出力端子に印加される電圧にかかわらず確実に
オフすることができる低損失のスイッチ回路、およびそ
のスイッチ回路を用いた多値電圧出力回路を提供するこ
とにある。

【０００８】

【課題を解決するための手段】上記した目的を達成する
ために請求項１に記載した手段を採用できる。この手段
によれば、駆動回路（２、８）がバイアス抵抗（Ｒ１、
Ｒ３）に電流を流すのに応じて、第１および第２のＤＭ
ＯＳトランジスタ（ＤＭ１、ＤＭ４およびＤＭ２、ＤＭ
５）のゲート・ソース間にしきい値電圧以上の電圧が印
加されると、第１および第２のＤＭＯＳトランジスタ
（ＤＭ１、ＤＭ４およびＤＭ２、ＤＭ５）がオンとなり
本スイッチ回路がオン状態となる。この場合、第１およ
び第２のＤＭＯＳトランジスタ（ＤＭ１、ＤＭ４および
ＤＭ２、ＤＭ５）は同じ導電型を有しソース同士が接続
されているので、何れか一方のＤＭＯＳトランジスタ
（ＤＭ１またはＤＭ２、ＤＭ４またはＤＭ５）のドレイ
ン・ソース間に形成された寄生ダイオード（ＤＭ１ｄま
たはＤＭ２ｄ、ＤＭ４ｄまたはＤＭ５ｄ）は順方向にバ
イアスされることになる。しかし、寄生ダイオード（Ｄ
Ｍ１ｄ、ＤＭ２ｄ、ＤＭ４ｄ、ＤＭ５ｄ）の順方向電圧
よりもＤＭＯＳトランジスタ（ＤＭ１、ＤＭ２、ＤＭ
４、ＤＭ５）のドレイン・ソース間電圧の方が小さいた
め、電流は寄生ダイオード（ＤＭ１ｄ、ＤＭ２ｄ、ＤＭ
４ｄ、ＤＭ５ｄ）ではなくＤＭＯＳトランジスタ（ＤＭ
１、ＤＭ２、ＤＭ４、ＤＭ５）のチャネル領域を流れ
る。その結果、オン状態における当該スイッチ回路の損
失が低減する。

【０００９】一方、駆動回路（２、８）がバイアス抵抗
（Ｒ１、Ｒ３）に流れる電流を遮断して、第１および第
２のＤＭＯＳトランジスタ（ＤＭ１、ＤＭ４およびＤＭ
２、ＤＭ５）のゲート・ソース間電圧がしきい値電圧未
満になると、第１および第２のＤＭＯＳトランジスタ
（ＤＭ１、ＤＭ４およびＤＭ２、ＤＭ５）がオフとな
る。この場合、第１および第２のＤＭＯＳトランジスタ
（ＤＭ１、ＤＭ４およびＤＭ２、ＤＭ５）は、入出力端
子間においてそれぞれの寄生ダイオード（ＤＭ１ｄ、Ｄ
Ｍ４ｄ、ＤＭ２ｄ、ＤＭ５ｄ）が互いに逆向きとなるよ
うに接続されているので、入力端子（３、９）側の電圧
と出力端子（４、１０）側の電圧との大小関係にかかわ
らず、何れか一方の寄生ダイオード（ＤＭ１ｄ、ＤＭ４
ｄ、ＤＭ２ｄ、ＤＭ５ｄ）には逆方向電圧が印加され電
流阻止状態となっている。従って、当該スイッチ回路は
その入出力端子の電圧にかかわらず確実にオフ状態とな
る。

【００１０】また、第１および第２のＤＭＯＳトランジ
スタ（ＤＭ１、ＤＭ４およびＤＭ２、ＤＭ５）のゲート
・ソース間にはバイアス抵抗（Ｒ１、Ｒ３）が接続さ
れ、そのバイアス抵抗（Ｒ１、Ｒ３）に流れる電流は駆
動回路（２、８）により制御されるので、ゲート・ソー
ス間に過大な電圧が印加されることがない。

【００１１】請求項２に記載した手段によれば、駆動回
路（２、８）が第３のＤＭＯＳトランジスタ（ＤＭ３、
ＤＭ６）をオンすることにより、第３のＤＭＯＳトラン
ジスタ（ＤＭ３、ＤＭ６）と電流設定抵抗（Ｒ２、Ｒ
４）とを介してバイアス抵抗（Ｒ１、Ｒ３）に電流が流
れるのでスイッチ回路がオンする。また、駆動回路
（２、８）が第３のＤＭＯＳトランジスタ（ＤＭ３、Ｄ
Ｍ６）をオフすることにより、バイアス抵抗（Ｒ１、Ｒ
３）に流れる電流が遮断されるのでスイッチ回路がオフ
する。

【００１２】請求項３に記載した手段によれば、第３の
ＭＯＳトランジスタ（ＤＭ３、ＤＭ６）がオンした状態
で、バイアス抵抗（Ｒ１、Ｒ３）の両端電圧つまり第１
および第２のＤＭＯＳトランジスタ（ＤＭ１、ＤＭ４お
よびＤＭ２、ＤＭ５）のゲート・ソース間電圧がしきい
値電圧以上となるので、本スイッチ回路を確実にオンす
ることができる。

【００１３】請求項４に記載した手段によれば、第１お
よび第２のＤＭＯＳトランジスタ（ＤＭ１、ＤＭ４およ
びＤＭ２、ＤＭ５）のゲート・ソース間電圧がツェナー
電圧を超えることがなくなるので、ゲート・ソース間を
過大電圧からより確実に保護することができる。その結
果、入力端子（３、９）の電圧が変化する場合におい
て、ゲート・ソース間電圧が最小となる入力端子（３、
９）の電圧条件の下であっても、ゲート・ソース間電圧
がオンするために十分な電圧となるようにバイアス抵抗
（Ｒ１、Ｒ３）および電流設定抵抗（Ｒ２、Ｒ４）の抵
抗値を決定することができる。

【００１４】請求項５に記載した手段によれば、入出力
端子に印加される電圧にかかわらず確実にオフ状態とな
る上述したスイッチ回路（１７、１９，２１）を共通の
出力線（１６）に接続して多値電圧出力回路を構成する
ので、各スイッチ回路（１７、１９，２１）のオンオフ
状態に応じて出力線（１６）の電圧が様々に変化しても
電源回路間の短絡が生じることがない。また、入出力端
子間の電圧差が小さく低損失の多値電圧出力回路が得ら
れる。

【００１５】請求項６に記載した手段によれば、反強誘
電性液晶を用いた液晶表示装置の走査電極またはデータ
電極を本多値電圧出力回路を介して駆動するので、選択
された電源回路の電圧をほとんど低下させることなく走
査電極またはデータ電極に出力することができる。

【００１６】

【発明の実施の形態】（第１の実施形態）以下、本発明
に係るスイッチ回路の第１の実施形態（請求項１、２、
３に対応）について図１を参照しながら説明する。図１
には、Ｐチャネル型のスイッチ回路の電気的構成が示さ
れている。この図１において、スイッチ回路１は、ゲー
ト同士およびソース同士が接続されたＰチャネル型のＤ
ＭＯＳトランジスタＤＭ１、ＤＭ２（以下、トランジス
タＤＭ１、ＤＭ２と称す）、これらトランジスタＤＭ
１、ＤＭ２のゲート・ソース間に接続された抵抗Ｒ１
（本発明におけるバイアス抵抗に相当）、および駆動回
路２から構成されている。ここで、トランジスタＤＭ１
およびＤＭ２は、それぞれ本発明における第１のＤＭＯ
Ｓトランジスタおよび第２のＤＭＯＳトランジスタに相
当し、トランジスタＤＭ１、ＤＭ２のドレイン・ソース
間には、その構造上、それぞれソース側をカソードとす
る寄生ダイオードＤＭ１ｄ、ＤＭ２ｄが形成されてい
る。

【００１７】トランジスタＤＭ１のドレインは入力端子
３に接続されており、トランジスタＤＭ２のドレインは
出力端子４に接続されている。この入力端子３は図示し
ない電源回路から電圧Ｖa1（＞０Ｖ、例えば５０Ｖ）が
与えられるようになっており、出力端子４は例えば液晶
パネルの画素に相当する容量性負荷が接続された出力線
（図示せず）に接続されている。この出力線には他の複
数のスイッチ回路（図示せず）の出力端子も接続されて
おり、出力線の電圧Ｖb1はこれら複数のスイッチ回路お
よび本スイッチ回路１のオンオフ状態により変化する。

【００１８】トランジスタＤＭ１、ＤＭ２のゲートは、
駆動回路２を構成している抵抗Ｒ２（本発明における電
流設定抵抗に相当）とＮチャネル型のＤＭＯＳトランジ
スタＤＭ３（以下、トランジスタＤＭ３と称す）のドレ
イン・ソース間とを介して端子５に接続されている。こ
の端子５は、後述するように、電圧Ｖa1よりも所定電圧
以上低い電圧ＶEE1 に設定されており、ここでは図示し
ないが０Ｖの電圧を有するグランド端子に接続されてい
る。また、トランジスタＤＭ３のゲートは駆動信号端子
６に接続されている。この駆動信号端子６にはハイレベ
ル（例えば５Ｖ）またはロウレベル（例えば０Ｖ）の論
理レベルを有する駆動信号ＳＧ１が与えられるようにな
っている。

【００１９】次に、本実施形態の作用について説明す
る。まず、スイッチ回路１をオンするために駆動信号端
子６にハイレベルの駆動信号ＳＧ１を印加すると、トラ
ンジスタＤＭ３はそのゲート・ソース間電圧がしきい値
電圧を超える５Ｖとなるのでオンする。この時、入力端
子３と出力端子４のうち何れか高い電圧にある端子から
端子５に電流（駆動電流）が流れ込む。例えば、入力端
子３の電圧Ｖa1が５０Ｖで出力端子４の電圧Ｖb1が０Ｖ
である場合には、駆動電流は、入力端子３からトランジ
スタＤＭ１の寄生ダイオードＤＭ１ｄ、抵抗Ｒ１、抵抗
Ｒ２、およびトランジスタＤＭ３のドレイン・ソース間
を介して端子５に至る経路で流れる。

【００２０】この駆動電流によって、トランジスタＤＭ
１、ＤＭ２のゲート・ソース間に接続された抵抗Ｒ１の
両端子には電圧降下が発生する。この抵抗Ｒ１の両端電
圧は、トランジスタＤＭ１、ＤＭ２のゲートがソースよ
りも低い電圧となる向きに発生する。従って、端子５の
電圧ＶEE1 を入力端子３の電圧Ｖa1よりも少なくともト
ランジスタＤＭ１、ＤＭ２のしきい値電圧以上低く設定
し、抵抗Ｒ１の両端電圧がしきい値電圧以上となるよう
に抵抗Ｒ１とＲ２の抵抗値を設定することにより、トラ
ンジスタＤＭ１、ＤＭ２をオンさせることができる。

【００２１】この場合、抵抗Ｒ１とＲ２の抵抗値は、ト
ランジスタＤＭ１、ＤＭ２のオン時におけるゲート・ソ
ース間電圧をＶGS1 として、次の（１）式の関係を満足
するように設定すれば良い。 抵抗Ｒ１の抵抗値／（抵抗Ｒ１の抵抗値＋抵抗Ｒ２の抵抗値）＝ＶGS1 ／Ｖa1 …（１） その結果、入力端子３に接続された電源回路からトラン
ジスタＤＭ１のドレイン・ソース間およびトランジスタ
ＤＭ２のソース・ドレイン間を介して出力端子４に接続
された出力線に対して電流（主電流）が流れる。

【００２２】ここで、トランジスタＤＭ１の寄生ダイオ
ードＤＭ１ｄは主電流および駆動電流の向きに対して順
方向となっているが、寄生ダイオードＤＭ１ｄの順方向
電圧（０．７Ｖ程度）よりもトランジスタＤＭ１のドレ
イン・ソース間電圧ＶGS1 の方が低電圧となるので、主
電流および駆動電流は寄生ダイオードＤＭ１ｄではなく
トランジスタＤＭ１のチャネル領域を流れる。以上の動
作は、出力端子４の電圧Ｖb1が入力端子３の電圧Ｖa1よ
りも高い場合であっても同様となり、この場合、駆動電
流は出力端子４から端子５へと流れ、主電流は出力端子
４から入力端子３へと流れる。

【００２３】一方、スイッチ回路１をオフするために駆
動信号端子６にロウレベルの駆動信号ＳＧ１を印加する
と、トランジスタＤＭ３はオフする。この時、抵抗Ｒ１
（およびＲ２）に流れる駆動電流は遮断されるので、抵
抗Ｒ１の両端電圧すなわちトランジスタＤＭ１、ＤＭ２
のゲート・ソース間電圧ＶGS1 は０Ｖとなってトランジ
スタＤＭ１、ＤＭ２がともにオフする。

【００２４】このオフ状態において、入力端子３の電圧
Ｖa1と出力端子４の電圧Ｖb1のうち何れか高い電圧値を
有する端子側に位置するトランジスタＤＭ１またはＤＭ
２の寄生ダイオードＤＭ１ｄまたはＤＭ２ｄは順方向に
バイアスされる。そして、この順方向にバイアスされた
寄生ダイオードＤＭ１ｄまたはＤＭ２ｄを介してトラン
ジスタＤＭ１およびＤＭ２のゲート容量が充電され、ト
ランジスタＤＭ１およびＤＭ２のゲート電圧およびソー
ス電圧は前記何れか高い端子側の電圧値と等しくなる。
その結果、入力端子３の電圧Ｖa1と出力端子４の電圧Ｖ
b1のうち何れか低い電圧値を有する端子側に位置するト
ランジスタＤＭ１またはＤＭ２のソース・ドレイン間お
よびゲート・ドレイン間にはＶa1とＶb1との差電圧が印
加されるが、これら各電極間の耐圧は十分高いので問題
が生じることはない。

【００２５】また、トランジスタＤＭ１とＤＭ２との接
続形態によれば寄生ダイオードＤＭ１ｄ、ＤＭ２ｄは入
出力端子間にあって互いに逆向きに直列接続されるの
で、入力端子３の電圧Ｖa1と出力端子４の電圧Ｖb1の大
小関係にかかわらず、必ず一方の寄生ダイオードが主電
流に対し逆方向の接続状態となる。従って、ロウレベル
の駆動信号ＳＧ１を印加している限り、寄生ダイオード
ＤＭ１ｄ、ＤＭ２ｄを介して主電流が流れることはな
い。

【００２６】次に、出力線に接続された負荷の性質上、
入力端子３の電圧Ｖa1をＶa1(min)からＶa1(max) まで
の範囲内で変化させる場合について説明する。この場
合、トランジスタＤＭ１、ＤＭ２のゲート・ソース間電
圧ＶGS1 はＶa1＝Ｖa1(max) の時に最大となるので、こ
の条件の下でゲート・ソース間電圧ＶGS1 がＰチャネル
型ＤＭＯＳトランジスタのゲート駆動最大電圧例えば１
０Ｖとなるように抵抗Ｒ１、Ｒ２の抵抗値を設定する。
こうして設定された抵抗Ｒ１、Ｒ２を用いた場合、電圧
Ｖa1が上記変化範囲の最小電圧値Ｖa1(min) になると、
ゲート・ソース間電圧ＶGS1 は上記１０Ｖを１として次
の（２）式で示す比率まで低下する。

【００２７】 （Ｖa1(min) −ＶEE1 ）／（Ｖa1(max) −ＶEE1 ） …（２） 例えば、Ｖa1(min) ＝４０Ｖ、Ｖa1(max) ＝５０Ｖの場
合、（２）式により計算される比率は０．８となり、電
圧Ｖa1が５０Ｖから４０Ｖに低下するとゲート・ソース
間電圧ＶGS1 は１０Ｖから８Ｖに低下する。この８Ｖと
いうゲート・ソース間電圧ＶGS1 は、トランジスタＤＭ
１、ＤＭ２のしきい値電圧よりも高い電圧である。

【００２８】以上述べたように、本実施形態によれば、
駆動回路２は、トランジスタＤＭ１、ＤＭ２のゲート・
ソース間に設けた抵抗Ｒ１に駆動電流を流すことによ
り、入力端子３と出力端子４との間に接続されたトラン
ジスタＤＭ１、ＤＭ２をオンさせるので、主電流は寄生
ダイオードＤＭ１ｄ、ＤＭ２ｄではなくトランジスタＤ
Ｍ１、ＤＭ２のチャネル領域を流れる。その結果、逆方
向電流防止用のダイオードＤを用いた構成（図８参照）
に比べ、スイッチ回路１のオン時における入出力端子間
の電圧差が小さくなり、スイッチ回路１の損失も小さく
なる。

【００２９】また、駆動回路２は、抵抗Ｒ１に流れる電
流を遮断してトランジスタＤＭ１、ＤＭ２のゲートとソ
ースとを同電位にすることにより両トランジスタＤＭ
１、ＤＭ２をオフさせるので、オフ時においてゲート・
ソース間に過大な電圧が印加されることがない。この
時、入出力端子の電圧の大小関係にかかわらず、トラン
ジスタＤＭ１、ＤＭ２のうち一方のトランジスタの寄生
ダイオードが逆方向の接続状態となるので、寄生ダイオ
ードＤＭ１ｄ、ＤＭ２ｄを介して電流が流れることはな
く、スイッチ回路１は確実にオフとなる。

【００３０】（第２の実施形態）次に、本発明に係るス
イッチ回路の第２の実施形態（請求項１、２、３に対
応）について、図２を参照しながら図１と異なる部分に
ついて説明する。

【００３１】図２には、Ｎチャネル型のスイッチ回路の
電気的構成が示されている。この図２において、スイッ
チ回路７は、ゲート同士およびソース同士が接続された
Ｎチャネル型のＤＭＯＳトランジスタＤＭ４、ＤＭ５
（それぞれ第１、第２のＤＭＯＳトランジスタに相
当）、これらトランジスタＤＭ４、ＤＭ５のゲート・ソ
ース間に接続された抵抗Ｒ３（本発明におけるバイアス
抵抗に相当）、および駆動回路８から構成されている。
トランジスタＤＭ４、ＤＭ５のドレイン・ソース間に
は、それぞれ寄生ダイオードＤＭ４ｄ、ＤＭ５ｄが形成
されている。トランジスタＤＭ４、ＤＭ５のドレイン
は、それぞれ電圧Ｖa2（例えば５０Ｖ）を有する入力端
子９、電圧Ｖb2を有する出力端子１０に接続されてい
る。

【００３２】駆動回路８は以下のように構成されてい
る。すなわち、トランジスタＤＭ４、ＤＭ５のゲート
は、抵抗Ｒ４（本発明における電流設定抵抗に相当）と
Ｐチャネル型のＤＭＯＳトランジスタＤＭ６のドレイン
・ソース間とを介して端子１１に接続され、トランジス
タＤＭ６のゲート・ソース間には抵抗Ｒ５が接続されて
いる。また、トランジスタＤＭ６のゲートは抵抗Ｒ６と
Ｎチャネル型のＤＭＯＳトランジスタＤＭ７のドレイン
・ソース間とを介して端子１２に接続され、トランジス
タＤＭ７のゲートは駆動信号ＳＧ２が与えられる駆動信
号端子１３に接続されている。

【００３３】ここで、端子１１は、電圧Ｖa2よりも少な
くともトランジスタＤＭ４、ＤＭ５のしきい値電圧以上
高い電圧ＶEE2 （例えば７０Ｖ）に設定されており、端
子１２は、電圧ＶEE2 よりも少なくともトランジスタＤ
Ｍ７のしきい値電圧以上低い電圧ＶEE3 （例えばグラン
ド端子の０Ｖ）に設定されている。

【００３４】上記構成を有するスイッチ回路７は、前述
したスイッチ回路１とほぼ同様に動作する。すなわち、
スイッチ回路７をオンするために駆動信号端子１３にハ
イレベルの駆動信号ＳＧ２を印加すると、トランジスタ
ＤＭ７がオンとなり、端子１１から抵抗Ｒ５、抵抗Ｒ
６、およびトランジスタＤＭ７のドレイン・ソース間を
介して端子１２に至る経路で電流が流れる。これによ
り、トランジスタＤＭ６がオンとなり、駆動電流が、端
子１１からトランジスタＤＭ６のソース・ドレイン間、
抵抗Ｒ４、抵抗Ｒ３、およびトランジスタＤＭ４の寄生
ダイオードＤＭ４ｄを介して入力端子９に至る経路で流
れる。

【００３５】この駆動電流によって、抵抗Ｒ３の両端子
すなわちトランジスタＤＭ４、ＤＭ５のゲート・ソース
間に電圧が発生し、この電圧がしきい値電圧以上となる
ように抵抗Ｒ３とＲ４の抵抗値を設定することにより、
トランジスタＤＭ４、ＤＭ５をオンさせることができ
る。

【００３６】この場合、抵抗Ｒ３とＲ４の抵抗値は、ト
ランジスタＤＭ４、ＤＭ５のオン時におけるゲート・ソ
ース間電圧をＶGS2 として、次の（３）式の関係を満足
するように設定すれば良い。 抵抗Ｒ３の抵抗値／（抵抗Ｒ３の抵抗値＋抵抗Ｒ４の抵抗値） ＝ＶGS2 ／（ＶEE2 −Ｖa2） …（３） その結果、入力端子９に接続された電源回路からトラン
ジスタＤＭ４のドレイン・ソース間およびトランジスタ
ＤＭ５のソース・ドレイン間を介して出力端子１０に接
続された出力線に対して主電流が流れる。この場合に
も、主電流は寄生ダイオードＤＭ４ｄやＤＭ５ｄには流
れない。

【００３７】一方、スイッチ回路７をオフするために駆
動信号端子１３にロウレベルの駆動信号ＳＧ２を印加す
ると、トランジスタＤＭ６、ＤＭ７がオフして抵抗Ｒ３
の両端電圧すなわちトランジスタＤＭ４、ＤＭ５のゲー
ト・ソース間電圧が０Ｖとなるので、トランジスタＤＭ
４、ＤＭ５はオフする。また、寄生ダイオードＤＭ４
ｄ、ＤＭ５ｄを介して主電流が流れることはない。

【００３８】さらに、第１の実施形態と同様に、入力端
子９の電圧Ｖa2をＶa2(min) からＶa2(max) までの範囲
内で変化させる場合、トランジスタＤＭ４、ＤＭ５のゲ
ート・ソース間電圧はＶa2＝Ｖa2(min) の時に最大とな
るので、この条件の下でゲート・ソース間電圧ＶGS2 が
Ｎチャネル型ＤＭＯＳトランジスタのゲート駆動最大電
圧例えば５Ｖとなるように抵抗Ｒ３、Ｒ４の抵抗値を設
定する。こうして設定された抵抗Ｒ３、Ｒ４を用いた場
合、電圧Ｖa2が上記変化範囲の最大電圧値Ｖa2(max) に
なると、ゲート・ソース間電圧ＶGS2 は上記１０Ｖを１
として次の（４）式で示す比率まで低下する。

【００３９】 （ＶEE2 −Ｖa2(max) ）／（ＶEE2 −Ｖa2(min) ） …（４） 例えば、Ｖa2(min) ＝４０Ｖ、Ｖa2(max) ＝５０Ｖの場
合、（４）式により計算される比率は０．６７となり、
電圧Ｖa1が４０Ｖから５０Ｖに上昇するとゲート・ソー
ス間電圧ＶGS2 は１０Ｖから６．７Ｖに低下する。

【００４０】以上の説明から明らかなように、主電流の
通過回路をＮチャネル型のトランジスタＤＭ４、ＤＭ５
で構成した本実施形態によっても、第１の実施形態と同
様な効果を得ることができる。

【００４１】なお、入出力端子の電圧の大きさなどにか
かわらず、第１の実施形態に示したＰチャネル型のスイ
ッチ回路１および本実施形態に示したＮチャネル型のス
イッチ回路７の何れの回路も適用可能である。何れのス
イッチ回路を用いるのが好ましいかは、以下のような基
準に従って判断すると良い。

【００４２】すなわち、一般に同じサイズのＰチャネル
型のＤＭＯＳトランジスタとＮチャネル型のＤＭＯＳト
ランジスタとでは、Ｎチャネル型の方が電流能力が高い
ので、比較的大きな電流を流す必要がある場合にはＮチ
ャネル型のスイッチ回路７を用いた方がチップ面積を低
減できる。

【００４３】一方、例えば反強誘電性液晶を用いた液晶
表示装置のように雰囲気温度により液晶駆動電圧を変化
させる必要があるシステムでは、（２）式および（４）
式を用いて具体的な比率を示したように、Ｐチャネル型
のスイッチ回路１の方が液晶駆動電圧の変化によるゲー
ト・ソース間電圧の低下割合が小さくなる。つまり、ス
イッチ回路１を用いれば、液晶駆動電圧を変化させても
トランジスタＤＭ１、ＤＭ２のオン抵抗の上昇が比較的
小さくなり、オン抵抗により生じる損失の変動幅を比較
的小さく抑えられる。

【００４４】（第３の実施形態）次に、第１の実施形態
に示すスイッチ回路１に対し変形を加えた第３の実施形
態（請求項４に対応）について図３を用いて説明する。
スイッチ回路１４の電気的構成を示す図３において、ト
ランジスタＤＭ１、ＤＭ２のゲート・ソース間には、ソ
ース側をカソードとしてツェナーダイオードＺＤ１が接
続されている。このツェナーダイオードＺＤ１のツェナ
ー電圧は、Ｐチャネル型ＤＭＯＳトランジスタのゲート
駆動最大電圧（例えば１０Ｖ）とほぼ同じ値に設定され
ている。スイッチ回路１４において、その他の回路部分
は前述したスイッチ回路１と同じ構成となっている。

【００４５】本実施形態によっても第１の実施形態と同
様の作用および効果を得ることができる。さらに、例え
ば液晶駆動電圧である入力端子３の電圧Ｖa1をＶa1(mi
n) からＶa1(max) までの範囲内で変化させる場合、ト
ランジスタＤＭ１、ＤＭ２のオン時においてそのゲート
・ソース間電圧ＶGS1 が最小となるＶa1＝Ｖa1(min) の
条件下であってもゲート・ソース間電圧ＶGS1 が上記ゲ
ート駆動最大電圧に近い電圧値となるように、端子５の
電圧ＶEE1 または抵抗Ｒ１、Ｒ２の抵抗値を設定するこ
とができる。この場合、入力端子３の電圧Ｖa1が上昇し
ても、ゲート・ソース間電圧ＶGS1 はツェナー電圧（ゲ
ート駆動最大電圧）となった状態でクランプされるの
で、ゲート・ソース間はゲート駆動最大電圧を超える過
大な電圧から保護される。

【００４６】このような構成においては、スイッチ回路
１４のオン状態において、トランジスタＤＭ１、ＤＭ２
のゲート・ソース間電圧ＶGS1 は、入力端子３の電圧Ｖ
a1の変化にかかわらずほぼゲート駆動最大電圧に保たれ
る。従って、スイッチ回路１とは異なり、ゲート・ソー
ス間電圧ＶGS1 が低下してオン抵抗が上昇することによ
る損失の増加を見込む必要がなく、その分だけトランジ
スタＤＭ１、ＤＭ２のチップ面積を小さく設計すること
ができる。

【００４７】（第４の実施形態）次に、本発明の第４の
実施形態（請求項５、６に対応）について図４ないし図
６を参照しながら説明する。図４には、５値を出力可能
な多値電圧出力回路の電気的構成が示されている。この
５値電圧出力回路１５は、例えば、電圧印加に応じて１
つの反強誘電状態と２つの強誘電状態とが形成される反
強誘電性液晶を用いた液晶表示装置の走査電極またはデ
ータ電極を駆動するために用いられる。

【００４８】図４において、５値電圧出力回路１５は、
電圧Ｖ１（３５Ｖ）、Ｖ２（７０Ｖ）、Ｖ３（５０
Ｖ）、Ｖ４（０Ｖ）、Ｖ５（２０Ｖ）を出力する電源回
路（何れも図示せず）、およびこれら各電源回路と例え
ば走査電極である出力線１６との間にそれぞれ接続され
た５つのスイッチ回路１７、１８、１９、２０、２１か
ら構成されている。また、出力線１６とグランド端子と
の間には画素が配設されている。この画素は電気的には
容量性（例えば１．８５ｎＦの容量値）を有しているの
で、図４においては等価的にコンデンサ２２を用いて表
している。

【００４９】スイッチ回路１９は、前述したスイッチ回
路１と同じ構成を備えており、駆動信号ＳＧ１９がハイ
レベルになるとオンとなって、入力端子１９ａの電圧Ｖ
３を出力線１６に与えるようになっている。また、スイ
ッチ回路１７および２１は、前述したスイッチ回路７と
同じ構成を備えており、それぞれ駆動信号ＳＧ１７、Ｓ
Ｇ２１がハイレベルになるとオンとなって、入力端子１
７ａ、２１ａの電圧Ｖ１、Ｖ５を出力線１６に与えるよ
うになっている。

【００５０】一方、スイッチ回路１８の入力電圧は電圧
Ｖ１〜Ｖ５のうち最も高い電圧Ｖ２であって、出力線１
６の電圧は他のスイッチ回路１７、１９〜２１のオンオ
フ状態によらず常に電圧Ｖ２よりも低くなる。このた
め、スイッチ回路１８においては、出力線１６から入力
端子１８ａの向きに流れる電流を阻止する回路は不要と
なり、入力端子１８ａはＰチャネル型のＤＭＯＳトラン
ジスタＤＭ８のソース・ドレイン間を介して出力線１６
に接続されている。入力端子１８ａとグランド端子との
間には抵抗Ｒ７、Ｒ８およびＮチャネル型のＤＭＯＳト
ランジスタＤＭ９が接続され、駆動信号ＳＧ１８がハイ
レベル（５Ｖ）になるとトランジスタＤＭ８、ＤＭ９が
オンするようになっている。

【００５１】また、スイッチ回路２０の入力電圧は電圧
Ｖ１〜Ｖ５のうち最も低い電圧Ｖ４であって、出力線１
６の電圧は他のスイッチ回路１７〜１９、２１のオンオ
フ状態によらず常に電圧Ｖ４よりも高くなる。このた
め、スイッチ回路２０においては、入力端子２０ａから
出力線１６の向きに流れる電流を阻止する回路は不要と
なり、入力端子２０ａはＮチャネル型のＤＭＯＳトラン
ジスタＤＭ１０のソース・ドレイン間を介して出力線１
６に接続されている。入力端子２０ａと電圧ＶEE4 （例
えば７０Ｖ）の電圧を有する端子２０ｂとの間には抵抗
Ｒ９、Ｒ１０およびＰチャネル型のＤＭＯＳトランジス
タＤＭ１１が接続され、端子２０ｂとグランド端子との
間には抵抗Ｒ１１、Ｒ１２およびＮチャネル型のＤＭＯ
ＳトランジスタＤＭ１２が接続されている。そして、駆
動信号ＳＧ２０がハイレベルになるとトランジスタＤＭ
１０〜ＤＭ１２がオンするようになっている。

【００５２】さらに、図示しない制御回路は、複数の走
査電極を時分割で走査するようになっており、出力線１
６を走査する時に駆動信号ＳＧ１７〜ＳＧ２１のうち何
れか１つの駆動信号をハイレベルとする。その結果、こ
のハイレベルとされた駆動信号に対応するスイッチ回路
がオンとなって、出力線１６がそのスイッチ回路の入力
端子側に接続された電源回路の出力電圧に等しくなる。

【００５３】図５には、５値電圧出力回路１５の出力電
圧についてシミュレーション結果が示されている。この
図５では、ハイレベルとする駆動信号ＳＧ１７〜ＳＧ２
１を２０μｓｅｃ毎に５段階に変化させており、出力線
１６の電圧は選択された駆動電圧Ｖ１〜Ｖ５に速やかに
整定している。

【００５４】ところで、反強誘電性液晶を用いた液晶表
示装置を駆動する場合には、その液晶パネルの温度を検
出しその検出温度によって駆動電圧つまり電圧Ｖ１〜Ｖ
５を可変することが行われている。図６は、温度に対す
る液晶駆動電圧の変化特性の一例を示しており、その横
軸は液晶パネルの温度を表し、その縦軸は各電源回路の
電圧Ｖ１〜Ｖ５の電圧値を表している。各曲線は、電圧
の高い方から順に、電圧Ｖ２（最大）、Ｖ２（最小）、
Ｖ３、Ｖ１、Ｖ５、Ｖ４（最大）、Ｖ４（最小）を表し
ている。すなわち、駆動電圧Ｖ１は常に３５Ｖ一定と
し、駆動電圧Ｖ２とＶ３は温度の上昇に伴って徐々に電
圧値を下げ、駆動電圧Ｖ４とＶ５は温度の上昇に伴って
徐々に電圧値を上げるように制御されている。

【００５５】このように電圧Ｖ１〜Ｖ５を可変制御する
場合には、上述したようにスイッチ回路１７〜２１を構
成するトランジスタＤＭ１、ＤＭ２、ＤＭ４、ＤＭ５、
ＤＭ８、ＤＭ１０のゲート・ソース間電圧も変化してし
まう。そこで、常温（２５℃）においてその入力電圧が
最大となるスイッチ回路１８、１９についてはＰチャネ
ル型を採用し、常温においてその入力電圧が最小となる
スイッチ回路（１７）、２０、２１についてはＮチャネ
ル型を採用するのが好ましい構成となる。その結果、液
晶パネルの温度上昇に伴って電圧Ｖ１〜Ｖ５を図６に従
って変化させた時、スイッチ回路１７〜２１を構成する
トランジスタのゲート・ソース間電圧が低下する向きに
変化するので、ゲート・ソース間に過大な電圧が印加さ
れることがなくなる。

【００５６】以上述べたように、本実施形態によれば、
スイッチ回路１やスイッチ回路７と同じ構成を有するス
イッチ回路１９、１７、２１などを組み合わせて５値電
圧出力回路１５を構成したので、各スイッチ回路１７〜
２１の出力端子が共通に接続されていても、寄生ダイオ
ードによる電流の回り込みがなく、選択された電圧を応
答性良く出力することができる。また、出力線１６には
電源回路の電圧Ｖ１〜Ｖ５がほぼそのままの電圧値で出
力されるので、正確な出力電圧を得ることが可能とな
る。

【００５７】（その他の実施形態）なお、本発明は、上
記各実施形態に限定されるものではなく、次のように変
形または拡張が可能である。第１ないし第３の実施形態
において、駆動回路２、８を定電流回路により構成して
も良い。この場合、定電流回路が所定の電流を出力する
とスイッチ回路１、７、１４がオンとなり、定電流回路
が電流の出力を停止するとスイッチ回路１、７、１４が
オフとなる。また、第１ないし第３の実施形態におい
て、スイッチ回路１、７、１４を双方向性のスイッチ回
路として用いることもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すスイッチ回路の
電気的構成図

【図２】本発明の第２の実施形態を示す図１相当図

【図３】本発明の第３の実施形態を示す図１相当図

【図４】本発明の第４の実施形態を示す５値電圧出力回
路の電気的構成図

【図５】シミュレーションにより求めた出力線の電圧変
化を示す図

【図６】液晶パネルの温度に応じて可変させる電源回路
の出力電圧を示す図

【図７】従来構成における２値電圧出力回路

【図８】図７相当図

【符号の説明】

１、７、１４、１７〜２１はスイッチ回路、２、８は駆
動回路、３、９は入力端子、４、１０は出力端子、１５
は５値電圧出力回路（多値電圧出力回路）、１６は出力
線、ＤＭ１、ＤＭ４は第１のＤＭＯＳトランジスタ、Ｄ
Ｍ２、ＤＭ５は第２のＤＭＯＳトランジスタ、ＤＭ３、
ＤＭ６は第３のＤＭＯＳトランジスタ、Ｒ１、Ｒ３は抵
抗（バイアス抵抗）、Ｒ２、Ｒ４は抵抗（電流設定抵
抗）、ＺＤ１はツェナーダイオードである。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C058 AA06 BA26 BA35 BB25 5H430 BB01 BB09 BB11 CC02 EE06 EE07 EE08 EE17 5J055 AX12 AX33 AX55 AX64 BX16 CX30 DX12 DX55 EX07 EX21 EY21 EZ00 FX12 FX17 FX35 GX01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同じ導電型を有しゲート同士およびソー
   ス同士が接続された第１のＤＭＯＳトランジスタ（ＤＭ
   １、ＤＭ４）および第２のＤＭＯＳトランジスタ（ＤＭ
   ２、ＤＭ５）と、 これら第１および第２のＤＭＯＳトランジスタ（ＤＭ
   １、ＤＭ４およびＤＭ２、ＤＭ５）のゲート・ソース間
   に接続されたバイアス抵抗（Ｒ１、Ｒ３）と、 前記第１および第２のＤＭＯＳトランジスタ（ＤＭ１、
   ＤＭ４およびＤＭ２、ＤＭ５）のゲートに接続された駆
   動回路（２、８）とから構成され、 前記第１のＤＭＯＳトランジスタ（ＤＭ１、ＤＭ４）の
   ドレインが入力端子（３、９）とされ、前記第２のＤＭ
   ＯＳトランジスタ（ＤＭ２、ＤＭ５）のドレインが出力
   端子（４、１０）とされ、 前記駆動回路（２、８）は、前記バイアス抵抗（Ｒ１、
   Ｒ３）に電流を流すことにより前記第１および第２のＤ
   ＭＯＳトランジスタ（ＤＭ１、ＤＭ４およびＤＭ２、Ｄ
   Ｍ５）をオンとし、前記バイアス抵抗（Ｒ１、Ｒ３）に
   流れる電流を遮断すことにより前記第１および第２のＤ
   ＭＯＳトランジスタ（ＤＭ１、ＤＭ４およびＤＭ２、Ｄ
   Ｍ５）をオフとするように構成されていることを特徴と
   するスイッチ回路。
2. 【請求項２】 前記駆動回路（２、８）は、駆動信号に
   応じてオンオフする第３のＤＭＯＳトランジスタ（ＤＭ
   ３、ＤＭ６）と、この第３のＤＭＯＳトランジスタ（Ｄ
   Ｍ３、ＤＭ６）がオンした状態で前記バイアス抵抗（Ｒ
   １、Ｒ３）に対し直列に接続される電流設定抵抗（Ｒ
   ２、Ｒ４）との直列回路から構成されていることを特徴
   とする請求項１記載のスイッチ回路。
3. 【請求項３】 前記バイアス抵抗（Ｒ１、Ｒ３）および
   前記電流設定抵抗（Ｒ２、Ｒ４）の抵抗値は、前記第３
   のＭＯＳトランジスタ（ＤＭ３、ＤＭ６）がオンした状
   態で、前記バイアス抵抗（Ｒ１、Ｒ３）の両端電圧が前
   記第１および第２のＤＭＯＳトランジスタ（ＤＭ１、Ｄ
   Ｍ４およびＤＭ２、ＤＭ５）のしきい値電圧以上となる
   ように設定されていることを特徴とする請求項２記載の
   スイッチ回路。
4. 【請求項４】 前記第１および第２のＤＭＯＳトランジ
   スタ（ＤＭ１、ＤＭ４およびＤＭ２、ＤＭ５）のゲート
   ・ソース間に当該ゲート・ソース間電圧を制限するため
   のツェナーダイオード（ＺＤ１）が接続されていること
   を特徴とする請求項１ないし３の何れかに記載のスイッ
   チ回路。
5. 【請求項５】 請求項１ないし４の何れかに記載のスイ
   ッチ回路（１７、１９、２１）と、互いに異なった電圧
   を出力する電源回路とを複数備え、 前記各スイッチ回路（１７、１９、２１）の入力端子
   （１７ａ、１９ａ、２１ａ）が前記各電源回路の出力端
   子に接続されるとともに、 前記各スイッチ回路（１７、１９、２１）の出力端子が
   共通の出力線（１６）に接続されていることを特徴とす
   る多値電圧出力回路。
6. 【請求項６】 前記出力線（１６）は、電圧印加に応じ
   て１つの反強誘電状態と２つの強誘電状態とが形成され
   る反強誘電性液晶を用いた液晶表示装置の走査電極また
   はデータ電極であることを特徴とする請求項５記載の多
   値電圧出力回路。