KR20030009063A

KR20030009063A - 반도체 회로

Info

Publication number: KR20030009063A
Application number: KR1020020003847A
Authority: KR
Inventors: 쿠로카와타카유키; 스가와라히로시
Original assignee: 닛뽄덴끼 가부시끼가이샤
Priority date: 2001-01-24
Filing date: 2002-01-23
Publication date: 2003-01-29
Also published as: KR100464113B1; US20020097606A1; JP3548535B2; JP2002217708A; US6646918B2

Abstract

레벨 시프트 모드 및 비-레벨 시프트 모드에서 비교적 고속 동작을 제공할 수 있는 레벨 시프터(1)를 개시한다. 레벨 시프터(1)는 입력 신호(IN)의 논리 레벨에 의거하여 출력 신호(TOUT) 및 전압 단자(3) 사이에 제어 가능한 전류 경로를 제공하는 트랜지스터(P101)를 포함할 수 있다. 직렬로 접속된 트랜지스터(P104 및 P105)는 입력 신호(IN)의 논리 레벨에 의거하여 출력 신호(TOUT) 및 전압 단자(3) 사이에 제어 가능한 전류 경로를 제공할 수 있다. 트랜지스터(P105)는 Vcc 모드에서 인에이블되고 Vpp 모드에서 디스에이블될 수 있다. 따라서, 등가 트랜지스터 폭(WT)은 동작 모드에 따라 조정될 수 있고, 출력 신호(TOUT)의 천이 시간이 향상될 수 있다.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}

발명의 배경

발명의 분야

본 발명은 반도체 회로, 특히, 비-휘발성 메모리와 같이 반도체 장치에서 레벨 시프터로서 사용될 수 있는 반도체 회로에 관한 것이다.

종래의 기술

레벨 시프터 또는 레벨 변환기는 하나의 전압 범위에서 논리 신호를 수신하도록 사용되고, 더 높은 전압 범위를 갖는 논리 신호를 생성한다.

도 7에 도시된 바와 같이, 종래의 레벨 시프터가 회로 개략도에 나타나며, 참조 번호 700으로 표시된다.

종래의 레벨 시프터(700)는 Vcc 전원에 의해 제공되는 하이 논리 레벨을 갖는 입력 신호(IN)를 수신하고, Vpp 전원에 의해 제공되는 하이 논리 레벨을 갖는 출력 신호(BOUT 및 TOUT)를 제공한다. 입력 신호(IN) 및 출력 신호(BOUT 및 TOUT)는 접지 전위에서 로우 논리 레벨을 갖는다. Vpp 전원은 부스터 회로를 사용하는 Vcc 전압의 승압에 의해 제공된다. 따라서, 종래의 레벨 시프터(700)는 접지 및 Vcc 사이의 전압 범위를 갖는 입력 신호를 수신하고, 접지 및 Vpp 사이의 전압 범위를 갖는 출력 신호를 제공한다.

종래의 레벨 시프터(700)는 p-채널 MOS(metal-oxide-semiconductor) 트랜지스터(P101 및 P102), n-채널 MOS 트랜지스터(N101 및 N102), 및 인버터(V101)를 포함한다.

트랜지스터(P101)는 전원 단자에 접속된 소스 및 본체(기판 또는 웰), 출력 신호(BOUT)와 접속된 드레인, 및 출력 신호(TOUT)와 접속된 게이트를 갖는다. 출력 신호(TOUT)는 참인 출력 신호이고, 출력 신호(BOUT)는 상보적 출력 신호이다. 트랜지스터(P102)는 전원 단자에 접속된 소스 및 본체(기판 또는 웰), 출력 신호(TOUT)와 접속된 드레인, 및 출력 신호(BOUT)와 접속된 게이트를 갖는다.

트랜지스터(N101)는 접지에 접속된 소스 및 본체(기판 또는 웰), 출력 신호(BOUT)에 접속된 드레인, 및 입력 신호(IN)를 수신하도록 접속된 게이트를 갖는다. 트랜지스터(N102)는 접지에 접속된 소스 및 본체(기판 또는 웰), 출력 신호(TOUT)에 접속된 드레인, 및 신호(INB)를 수신하기 위헤 접속된 게이트를 갖는다. 인버터(V101)는 입력 신호(IN)를 수신하고, 출력 신호(INB)를 제공한다.

종래의 레벨 시프터(700)의 동작이 기재된다.

입력 신호(IN)가 낮으면, 트랜지스터(N101)는 오프되고, 인버터(V101)는 트랜지스터(N102)의 게이트에 하이를 인가한다. 따라서, 트랜지스터(N102)는 온되어 출력 신호(TOUT)를 접지로 끌어당긴다. 출력 신호(TOUT)가 낮으면, 트랜지스터(P101)는 온되어 출력 신호(BOUT)를 전원 전위로 끌어당긴다. 출력 신호(BOUT)가 전원 전위이면, 트랜지스터(P102)는 오프된다. 따라서, 입력 신호(IN)가 낮으면, 출력 신호(BOUT)는 전원 전위(VPP) 이상이고, 출력 신호(TOUT)는 접지 이하이다.

입력 신호(IN)가 로우에서 하이로 변할 때, 트랜지스터(N101)는 온되고 인버터(V101)는 트랜지스터(N102)의 게이트에 로우를 인가한다. 따라서 트랜지스터(N102)는 오프된다. 트랜지스터(N101)가 온되면, 출력 신호(BOUT)는 로우로 떨어진다.

출력 신호(BOUT)가 낮아지면, 트랜지스터(P102)는 온되어, 출력 신호(TOUT)를 전원 전위보다 높게 한다. 출력 신호(TOUT)가 전원 전위이면, 트랜지스터(P101)는 오프된다. 따라서, 입력 신호(IN)가 높으면, 출력 신호(TOUT)는 전원 전위(VPP) 이상이고, 출력 신호(BOUT)는 접지 이하이다.

레벨 시프터가 Vcc 전압에서 Vpp 전압으로의 레벨 시프트만 제공한다면, 종래의 레벨 시프터(700)로도 충분하다.

그러나, 어떠한 응용예에서, 레벨 시프터는 일정한 동작을 하는 동안 Vcc 전압에서 Vpp 전압으로 이동하는 레벨을 제공해야 하고, 모든 다른 동작에서 레벨은 이동하지 않는다(Vcc 전압에 의해 공급되는 출력 신호를 유지). 이러한 응용예로서Vpp 전압 레벨은 기록시에 메모리 셀에 인가되지만, 데이터는 Vcc 전압 레벨에서 판독되는 플래시 메모리가 있다. 두개의 전압 출력 레벨(Vpp 및 Vcc)에 대해 동일한 스위칭 속도로 동작할 수 있는 레벨 시프터를 설계하는 것은 어렵다. 이러한 경우의 문제점이 이하에 기재된다.

종래의 실시예는 n-채널 MOS 트랜지스터로 풀-다운 및 p-채널 MOS 트랜지스터로 풀-업을 마련한다. p-채널 MOS 트랜지스터가 출력 신호를 풀-업하기 시작하면, p-채널 MOS 트랜지스터에서 Vds>Vgs-Vtp이며, Vds는 드레인-소스 전압이고, Vgs는 게이트-소스 전압이며, Vtp는 p-채널 MOS 트랜지스터의 임계 전압이다. Vds>Vgs-Vtp에서, p-채널 MOS 트랜지스터는 포화 영역에서 동작한다.

또한, n-채널 MOS 트랜지스터가 출력 신호를 풀-다운하기 시작하면, n-채널 MOS 트랜지스터에서 Vds>Vgs-Vtn 이며, Vds가 드레인-소스 전압이면, Vgs는 게이트-소스 전압이며, Vtn은 n-채널 MOS 트랜지스터의 임계 전압이다. Vds>Vgs-Vtn 에서, n-채널 MOS 트랜지스터는 포화 영역에서 동작한다.

포화 영역에서 MOS 트랜지스터의 드레인 전류(Id)는 다음 방정식에 의해 얻어진다.

Id=K(V-Vt)²× W/L 이며, K는 산화막의 유전 상수 및 채널 이동성에 의해 일정하게 얻어지고, W는 MOS 트랜지스터의 채널폭이며, L은 MOS 트랜지스터의 채널 길이이다. V는 MOS 트랜지스터의 소스 및 게이트 사이에 인가된 전압의 값을 나타내고, Vt는 MOS 트랜지스터의 임계 전압이다.

종래의 레벨 시프터(700)가 전원 단자에 인가되는 Vcc를 가지면, p-채널 MOS 트랜지스터(P101 및 P102)의 게이트 및 소스 사이에 인가된 전압은 종래의 레벨 시프터(700)가 전원 단자에 인가된 Vpp를 가질 때의 전압보다 매우 낮다. 따라서, p-채널 MOS 트랜지스터(P101 또는 P102)의 드레인 전류는 Vpp가 전원 단자에 공급될 때보다 종래의 레벨 시프터(700)가 전원 단자에 공급되는 Vcc를 가질 때 더 낮아진다. 종래의 레벨 시프터(700)에서 각 트랜지스터(N101, N102, P101, 및 P102)의 트랜지스터 크기(채널폭(Wp 및 Wn))는 Vpp 전압에서의 동작에 따라 설계된다. Vcc 전압에서의 동작 특성은 저하된다.

n-채널 MOS 트랜지스터(N101 및 N102)에서, 드레인 전류(Id)가 양쪽 경우에서 동일하기 때문에, 전원(Vcc 또는 Vpp)이 전원 단자에 접속되고 게이트-소스 전압(Vgs)은 변하지 않는다. 따라서, Vpp가 전원 단자에 공급될 때보다 출력 신호(BOUT 및 TOUT)를 느리게 증가하게 하는 전원 단자에 Vcc가 공급될 때, p-채널 MOS 트랜지스터의 드레인 전류는 감소된다.

또한, 종래의 레벨 시프터(700)에서 각각의 트랜지스터가 전원 단자에 공급되는 Vcc에 따라 최적으로 설계되면, Vpp가 전원 단자에 공급될 때 n-채널 MOS 트랜지스터는 p-채널 MOS 트랜지스터를 극복하기 위한 충분한 전류가 공급되지 않을 수 있다. 따라서, 출력 신호가 낮아지면, 온상태의 p-채널 MOS 트랜지스터는 출력 신호의 스위치 시간을 하이에서 로우로 증가시킬 수 있는 n-채널 MOS 트랜지스터에 의해 빠르게 과전되지 못할 수 있다. 증가된 하이에서 로우로의 스위치 시간으로 인해, p-채널 MOS 트랜지스터는 더 오래 온 상태를 유지하고, 전류는 전원 단자로부터 전류 소모를 증가시키는 접지로 흐른다.

또한, n-채널 MOS 트랜지스터의 폭(Wn)이 구동력을 충분히 제공하도록 상당히 큰 값을 갖지 못한다면, 종래의 레벨 시프터(700)는 출력 신호의 레벨을 접지로 낮추지 못할 수 있다. 그 결과, 출력 신호(TOUT 및 BOUT)의 전압 레벨은 충분한 논리 레벨(전원 또는 접지)이 되지 못할 수 있다.

도 10에 도시된 바와 같이, 종래의 레벨 시프터가 회로 개략도에 나타나며, 참조 번호 1000으로 표시된다. 종래의 레벨 시프터(1000)는 종래의 레벨 시프터(700)에 트랜지스터(P111 및 P112, N111 내지 N116)을 추가함에 의해 얻어진다. 트랜지스터(P111 및 P112)는 p-채널 MOS 트랜지스터이고, 트랜지스터(N111 내지 N116)는 n-채널 MOS 트랜지스터이다. 트랜지스터(P111 및 P112, N111 내지 N116)는 스냅-백 방지 및 고온 전자 저항을 위해 추가된다.

도 10의 종래의 레벨 시프터(1000)의 동작은 도 7의 종래의 레벨 시프터(700)의 동작과 거의 동일하다.

트랜지스터(P101 및 P102)는 5.0㎛의 채널폭(Wp) 및 1.2㎛의 채널 길이(L)를 갖는다. 트랜지스터(N101 및 N102)는 240.0㎛의 채널폭(Wn) 및 1.2㎛의 채널 길이를 갖는다.

도 8 및 9는 종래의 레벨 시프터(1000)의 동작시 출력 신호(BOUT 및 TOUT)의 전압 레벨 및 입력 신호(IN)의 전압 레벨 변화 사이의 관계를 도시한다. 도 8은 Vcc가 전원 단자에 인가되는 경우를 도시한다. 도 9는 Vpp가 전원 단자에 인가되는 경우를 도시한다. 도 8 및 9는 SPICE 시뮬레이션 결과를 도시한다. 도 8 및 9에서,가로 좌표의 축은 시간을 세로 좌표의 축은 입출력 신호의 전압 레벨을 나타낸다. 도 8 및 9에서, Vcc=1.5V 이고 Vpp=10.0V이다 도 8 및 9는 트랜지스터의 로우 Vt, 보통 Vt, 및 하이 Vt의 세 경우의 결과를 도시한다.

도 9에 도시된 바와 같이(전원 단자에 접속된 Vpp), 입력 신호(IN)가 로우에서 하이로 변하면, 낮아지는 출력 신호(BOUT) 및 높아지는 출력 신호(TOUT) 사이의 시간차는 크지 않다.

그러나, 도 8에 도시된 바와 같이(전원 단자에 접속된 Vcc), 입력 신호(IN)가 로우에서 하이로 변하면, 낮아지는 출력 신호(BOUT) 및 높아지는 출력 신호(TOUT) 사이의 시간차는 커지게 된다.

상기는 Vcc가 전원 단자에 인가될 때 p-채널 MOS 트랜지스터(P101 및 P102)의 구동력이 불충분하다는 것을 나타낸다. 이는 큰 Wn이 드레인 커패시턴스를 크게 만들 수 있고 Vpp가 전원 단자에 인가됨에 따라 n-채널 MOS 트랜지스터(N101 및 N102)의 크기(Wn/L)가 정해지기 때문이다.

상기와 같은 견지에서, Vpp의 전원이 전원 단자에 인가될 때 입력 신호에 따라 출력 신호가 변환된 레벨을 빠르게 제공할 수 있는 레벨 시프터와 같은 반도체 회로를 제공하는 것이 바람직하다. 또한, Vcc의 전원이 전원 단자에 인가될 때 입력 신호에 따라 출력이 변환된 비-레벨을 빠르게 제공할 수 있는 레벨 시프터를 제공하는 것이 바람직하다. n-채널 MOS 트랜지스터의 채널폭을 증가시키지 않으면서 바람직한 동작을 하는 레벨 시프터를 제공하는 것도 바람직하다.

본 실시예에 따라, 레벨 시프트 모드 및 비-레벨 시프트 모드 각각에서 고속으로 작동될 수 있는 레벨 시프터가 기재된다. 레벨 시프터는 입력 신호의 논리 레벨에 의거한 출력 신호 및 전압 단자 사이의 제어 가능한 전류 경로를 제공하는 트랜지스터를 포함할 수 있다. 직렬로 접속된 트랜지스터는 입력 신호의 논리 레벨에 의거한 출력 신호 및 전압 단자 사이에 제어 가능한 전류 경로를 제공할 수 있다. 직렬로 접속된 트랜지스터 중 하나는 Vcc 모드에서 인에이블(enable)되고 Vpp 모드에서 디스에이블(disable)될 수 있다. 따라서, 등가 트랜지스터 폭은 동작 모드에 따라 조정될 수 있고, 출력 신호의 변동 시간이 향상될 수 있다.

본 실시예의 하나의 양상에 따르면, 레벨 시프터는 전원 단자 및 제 1의 출력 노드 사이에 결합된 제 1의 구동 회로를 포함할 수 있다. 제 2의 구동 회로는 제 1의 전원 단자 및 제 2의 출력 노드 사이에 결합될 수 있다. 제 3의 구동 회로는 기준 전위 및 제 1의 출력 노드 사이에 결합될 수 있다. 제 4의 구동 회로는 기준 전위 및 제 2의 출력 노드 사이에 결합될 수 있다. 제 1의 구동 회로는 제 1의 유효 구동 회로폭을 갖고, 제 2의 구동 회로는 제 2의 구동 회로폭을 가질 수 있다. 제 1 및 제 2의 구동 회로폭은 제 1의 전원 단자의 전압 레벨에 따라 조정될 수 있다.

실시예의 다른 양상에 따르면, 제 1의 구동 회로는 제 1의 전원 단자 및 제 1의 출력 노드 사이에 평행한 전류 경로를 제공하는 제 1형의 전도성의 제 2의 IGFET(절연 게이트 전계 효과 트랜지스터) 및 제 1형의 전도성의 제 1의 IGFET를 포함할 수 있다. 제 1의 IGFET는 제 2의 출력 노드에 결합된 제어 게이트를 포함할수 있고, 제 2의 IGFET는 제 2의 출력 노드에 결합된 제어 게이트를 포함할 수 있다. 제 2의 구동 회로는 제 1의 전원 단자 및 제 2의 출력 노드 사이에 평행한 전류 경로를 제공하는 제 1형의 전도성의 제 4의 IGFET 및 제 1형의 전도성의 제 3의 IGFET를 포함할 수 있다. 제 3의 IGFET는 제 1의 출력 노드에 결합된 제어 게이트를 가질 수 있고, 제 4의 IGFET는 제 1의 출력 노드에 결합된 제어 게이트를 포함할 수있다.

실시예의 다른 양상에 따르면, 제 3의 구동 회로는 제 2형의 전도성의 제 5의 IGFET를 포함할 수 있다. 제 5의 IGFET는 제 1의 출력 노드 및 기준 전위 사이에 결합된 전류 경로를 갖고, 제 1의 입력 신호를 수신하도록 결합된 제어 게이트를 가질 수 있다. 제 4의 구동 회로는 제 6의 IGFET를 포함할 수 있다. 제 6의 IGFET는 제 2의 출력 노드 및 기준 전위 사이에 결합된 전류 경로를 갖고, 제 2의 입력 신호를 수신하도록 결합된 제어 게이트를 가질 수 있다.

실시예의 다른 양상에 따르면, 제 1의 구동 회로는 제 1형 전도성의 제 7의 IGFET를 포함할 수 있다. 제 7의 IGFET는 제 2의 IGFET 및 제 1의 출력 노드 사이의 전류 경로를 제공할 수 있다. 제 2의 구동 회로는 제 1형 전도성의 제 8의 IGFET를 포함할 수 있다. 제 8의 IGFET는 제 4의 IGFET 및 제 2의 출력 노드 사이에 전류 경로를 제공할 수 있다. 제 7의 IGFET 및 제 8의 IGFET의 전류 경로는 제 1의 전원 단자의 전압 레벨에 따라 인에이블 및 디스에이블될 수 있다.

실시예의 다른 양상에 따르면, 제어 회로는 제 1의 전원 단자의 전압 레벨을 수신하도록 결합될 수 있고, 제 7의 IGFET의 제어 게이트 및 제 8의 IGFET의 제어게이트에 제어 신호를 제공할 수 있다.

실시예의 다른 양상에 따르면, 제어 신호는 제 1의 전원 단자의 전압 레벨이 소정의 전위를 초과하지 않을 때 제 7 및 제 8의 IGFET의 전류 경로를 인에이블하게 할 수 있고, 제 1의 전원 단자의 전압 레벨이 소정의 전위를 초과하지 않을 때 제 7 및 제 8의 IGFET의 전류 경로를 디스에이블하게 할 수 있다.

실시예의 다른 양상에 따르면, 레벨 시프터는 열 디코더에 마련될 수 있다. 열 디코더는 어드레스 값에 대응하여 메모리 셀의 행 및 열의 매트릭스에 배치된 메모리 셀의 적어도 하나의 열에서 선택할 수 있다. 레벨 시프터는 데이터 판독 동작 또는 데이터 기록 동작에 따라 다른 전압 레벨에서 동작할 수 있다.

실시예의 다른 양상에 따르면, 레벨 시프터는 전원 노드 및 출력 노드 사이에 결합된 제 1의 구동 전류 경로를 포함할 수 있다. 제 2의 구동 전류 경로는 전원 노드 및 출력 노드 사이에 결합될 수 있다. 제 2의 구동 전류 경로는 전원 노드가 제 1의 전위에 있을 때 인에이블될 수 있고, 전원 노드가 제 2의 전위에 있을 때 디스에이블될 수 있다.

실시예의 다른 양상에 따르면, 제 1의 전위는 제 2의 전위보다 낮아질 수 있다.

실시예의 다른 양상에 따르면, 레벨 시프터는 제 1의 전위에서 제 1의 논리 레벨을 갖는 입력 신호를 수신하도록 결합될 수 있다.

실시예의 다른 양상에 따르면, 입력 신호는 접지 전위에서 제 2의 논리 레벨을 가질 수 있다.

실시예의 다른 양상에 따르면, 레벨 시프터는 반도체 메모리 장치의 디코더 회로에 포함될 수 있다.

실시예의 다른 양상에 따르면, 반도체 메모리 장치는 전기적으로 프로그램할 수 있는 비-휘발성 메모리일 수 있고, 전원 노드는 판독 동작동안 제 1의 전위, 기록 동작동안에는 제 2의 전위일 수 있다.

실시예의 다른 양상에 따르면, 반도체 장치는 제 1의 전원 전위가 전원 단자에 공급될 수 있는 제 1의 동작 모드 및 제 2의 전원 전위가 전원 단자에 공급될 수 있는 제 2의 동작 모드를 포함할 수 있다. 레벨 시프터는 제 1의 동작 모드에서 제 1의 전원 전위 및 제 2의 전원 전위 사이의 시프트(shift)를 제공할 수 있다. 레벨 시프터는 입력 신호의 제 1의 논리 레벨에 대한 제 1의 출력 노드 및 전원 단자 사이의 제 1의 전류 경로를 제공하도록 결합된 제 1의 구동 회로를 포함할 수 있다. 제 2의 구동 회로는 제 2의 동작 모드에서 입력 신호의 제 1의 논리 레벨에 대응하여 제 1의 출력 노드 및 전원 단자 사이에 제 2의 전류 경로를 제공하도록 결합될 수 있고, 제 1의 동작 모드에서 전원 단자 및 제 1의 출력 노드 사이에 하이 임피던스 경로를 제공할 수 있다.

실시예의 다른 양상에 따르면, 제 1의 구동 회로는 입력 신호의 제 1의 논리 레벨에 대응하는 제 1의 출력 노드와 전원 단자 사이의 로우 임피던스 경로를 제공하고 입력 신호의 제 2의 논리 레벨에 대응하는 제 1의 출력 노드와 전원 단자 사이의 하이 임피던스 경로를 제공하도록 결합된 제 1의 IGFET를 포함할 수 있다. 제 2의 구동 회로는 입력 신호의 제 1의 논리 레벨에 대응하는 제 1의 출력 노드와 전원 단자 사이의 로우 임피던스 경로를 제공하고 입력 신호의 제 2의 논리 레벨에 대응하는 제 1의 출력 노드 및 전원 단자 사이의 하이 임피던스 경로를 제공하도록 결합된 제 2의 IGFET를 포함할 수 있다.

실시예의 다른 양상에 따르면, 제 2의 구동 회로는 제 2의 IGFET와 직렬인 제 1의 출력 노드 및 전원 단자 사이에 결합된 제 3의 IGFET를 포함할 수 있다. 제 3의 IGFET는 제 2의 동작 모드에서 제 1의 출력 노드와 전원 단자 사이의 로우 임피던스 경로를 제공하고 제 1의 동작 모드에서 제 1의 출력 노드 및 전원 단자 사이의 하이 임피던스 경로를 제공하도록 결합될 수 있다.

실시예의 다른 양상에 따르면, 레벨 시프터는 입력 신호의 제 2의 논리 레벨에 대응하는 제 1의 출력 노드와 기준 전위 사이의 제 3의 전류 경로를 제공하도록 결합된 제 3의 구동 회로를 포함할 수 있다.

실시예의 다른 양상에 따르면, 레벨 시프터는 입력 신호의 제 2의 논리 레벨에 대응하는 제 2의 출력 노드와 전원 단자 사이의 제 4의 전류 경로를 제공하도록 결합된 제 4의 구동 회로를 포함할 수 있다. 제 5의 구동 회로는 제 2의 동작 모드에서 입력 신호의 제 2의 논리 레벨에 대응하는 제 2의 출력 노드 및 전원 단자 사이에 제 5의 전류 경로를 제공하고, 제 1의 동작 모드에서 제 2의 출력 노드 및 전원 단자 사이의 하이 임피던스 경로를 제공하도록 결합될 수 있다.

실시예의 다른 양상에 따르면, 제 1의 구동 회로는 입력 신호의 제 2의 논리 레벨에 대응하는 제 1의 출력 노드 및 전원 단자 사이에 하이 임피던스 경로를 제공하고 입력 신호의 제 1의 논리 레벨에 대응하는 제 1의 출력 노드 및 전원 단자사이에 로우 임피던스 경로를 제공하도록 결합된 제 1의 IGFET를 포함할 수 있다. 제 2의 구동 회로는 입력 신호의 제 2의 논리 레벨에 대응하는 제 1의 출력 노드 및 전원 단자 사이에 하이 임피던스 경로를 제공하고 입력 신호의 제 1의 논리 레벨에 대응하는 제 1의 출력 노드 및 전원 단자 사이에 로우 임피던스 경로를 제공하도록 결합된 제 2의 IGFET를 포함할 수 있다. 제 4의 구동 회로는 입력 신호의 제 1의 논리 레벨에 대응하는 제 2의 출력 노드 및 전원 단자 사이에 하이 임피던스 경로를 제공하고 입력 신호의 제 2의 논리 레벨에 대응하는 제 2의 출력 노드 및 전원 단자 사이에 로우 임피던스 경로를 제공하도록 결합된 제 3의 IGFET를 포함할 수 있다. 제 5의 구동 회로는 입력 신호의 제 1의 논리 레벨에 대응하는 제 2의 출력 노드 및 전원 단자 사이에 하이 임피던스 경로를 제공하고 입력 신호의 제 2의 논리 레벨에 대응하는 제 2의 출력 노드 및 전원 단자 사이에 로우 임피던스 경로를 제공하도록 결합된 제 4의 IGFET를 포함할 수 있다.

실시예의 다른 양상에 따르면, 제 2의 전원 전위는 제 1의 전원 전위를 승압(boost)함에 의해 생성될 수 있다.

도 1은 하나의 실시예에 따른 레벨 시프터를 도시하는 회로 개략도.

도 2는 Vcc 모드에서 레벨 시프터의 시뮬레이션 결과를 도시하는 파형도.

도 3은 Vpp 모드에서 레벨 시프터의 시뮬레이션 결과를 도시하는 파형도.

도 4는 실시예에 따른 레벨 시프터를 도시하는 회로 개략도.

도 5는 비-휘발성 메모리를 도시하는 블록 개략도.

도 6은 실시예에 따른 스위치 및 열 디코더를 도시하는 회로 개략도.

도 7은 종래의 레벨 시프터를 도시하는 회로 개략도.

도 8은 Vcc 모드에서 종래의 레벨 시프터의 시뮬레이션 결과를 도시하는 파형도.

도 9는 Vpp 모드에서 종래의 레벨 시프터의 시뮬레이션 결과를 도시하는 파형도.

도 10은 종래의 레벨 시프터를 도시하는 회로 개략도.

♠도면의 주요 부호에 대한 부호의 설명♠

1 : 레벨 시프터2 : 게이트 제어 회로

10 : 열 디코더11 : 행 디코더

13 : 판독 회로14 : 기록 회로

30 : 버퍼31 : NAND 회로

B1, B2, Bn : 비트선 M : 메모리 셀 영역

MS, MS1 : 메모리 셀 P101 내지 P104 : 트랜지스터

P105, P106, P111, P112 : 트랜지스터

N101, N102, N111, N112 : 트랜지스터

N113 내지 N116 : 트랜지스터

S1, S2, Sn : 스위치 V101 : 인버터

본 발명의 다양한 실시예가 도면을 참조하여 자세히 기재된다.

도 1을 참조하여, 하나의 실시예에 따른 레벨 시프터의 회로 개략도를 설명하며, 참조 번호 1로 표시된다.

레벨 시프터(1)는 종래의 레벨 시프터(700)와 유사한 구성 요소를 포함한다. 이러한 구성 요소는 동일한 참조 기호에 의해 표시된다.

레벨 시프터(1)는 게이트 제어 회로(2), 트랜지스터(P101 내지 P106), 트랜지스터(N101 및 N102), 및 인버터(V101)를 포함할 수 있다. 트랜지스터(P101 내지 P106)는 예를 들어, p-채널 MOS 트랜지스터와 같은 p-형 절연 게이트 전계 효과 트랜지스터(IGFET)일 수 있다. 트랜지스터(N101 및 N102)는 예를 들어, n-채널 MOS 트랜지스터와 같은 n-형 IGFET일 수 있다.

레벨 시프터(1)는 입력 신호(IN) 및 전압 전위(VCC 또는 VPP)를 수신할 수 있고, 출력 단자에 출력 신호를 제공할 수 있다. 출력 신호(TOUT 및 BOUT)는 전압 전위(VCC 또는 VPP)에서 하이 논리값을 갖고, 접지 전위에서 로우 논리값을 갖는다. 따라서, 레벨 시프터(1)는 전압 전위(VPP)가 인가될 때 전압 전위(VCC)로부터 전압 전위(VPP)로 변환되는 레벨을 갖는 출력 신호(TOUT 및 BOUT) 또는 전압 전위(VCC)가 인가될 때 변환하지 않는 레벨을 갖는 출력 신호(TOUT 및 BOUT)를 제공할 수 있다.

트랜지스터(P101)는 전압 단자(3)에 접속된 소스 및 본체(웰 또는 기판), 출력 신호(BOUT)에 접속된 드레인, 및 출력 신호(TOUT)를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(P102)는 전압 단자(3)에 접속된 소스 및 본체(웰 또는 기판), 출력 신호(TOUT)에 접속된 드레인, 및 출력 신호(BOUT)을 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(N101)는 접지 전위에 접속된 소스 및 본체(웰 또는 기판), 출력 신호(BOUT)에 접속된 드레인, 입력 신호(IN)를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(N102)는 접지 전위에 접속된 소스 및 본체(웰 또는 기판), 출력 신호(TOUT)에 접속된 드레인, 및 인버터(V101)의출력(INB)을 수신하도록 접속된 게이트를 가질 수 있다. 인버터(V101)는 입력으로서 입력 신호(IN)을 수신할 수 있다.

트랜지스터(P103)는 전압 단자(3)에 접속된 소스 및 본체(웰 또는 기판), 트랜지스터(P105)의 소스에 접속된 드레인, 및 출력 신호(TOUT)을 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(P104)는 전압 단자(3)에 접속된 소스 및 본체(웰 또는 기판), 출력 신호(BOUT)에 접속된 드레인, 및 제어 신호(LSCNT)를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(P105)는 전압 단자(3)에 접속된 소스 및 본체(웰 또는 기판), 트랜지스터(106)의 소스에 접속된 드레인, 및 출력 신호(BOUT)을 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(P106)는 전압 단자(3)에 접속된 본체(웰 또는 기판), 출력 신호(TOUT)에 접속된 드레인, 및 제어 신호(LSCNT)를 수신하도록 접속된 게이트를 가질 수 있다.

게이트 제어 회로(2)는 전원 전위(VPP 또는 VCC)를 수신할 수 있고, 제어 신호(LSCNT)를 제공할 수 있다.

트랜지스터(P103 및 P105)는 트랜지스터(P101)에 병렬로 접속된 제어가능한 임피던스 경로에 직렬로 접속될 수 있다. 트랜지스터(P104 및 P106)는 트랜지스터(P102)에 병렬로 접속된 제어가능한 임피던스 경로에 직렬로 접속될 수 있다.

트랜지스터(P105)는 트랜지스터(P101)에 의해 제공된 전류 경로와 평행인 전류 경로를 제공하도록 트랜지스터(P103)를 온시킬 수 있다. 트랜지스터(P106)는 트랜지스터(P102)에 의해 제공된 전류 경로와 평행인 전류 경로를 제공하도록 트랜지스터(P104)를 온시킬 수 있다.

제어 신호(LSCNT)는 게이트 제어 회로(2)로부터 제공될 수 있다. 제어 신호(LSCNT)는 트랜지스터(P105 및 P106)의 온/오프를 제어할 수 있다.

트랜지스터(P101 내지 P106, N101 및 N102)는 종래의 레벨 시프터(700)와 유사한 게이트 길이(L)를 가질 수 있다.

트랜지스터(P101 및 P102) 각각은 Wp1의 채널폭을 갖는다. 트랜지스터(P103 및 P104) 각각은 Wp2의 채널폭을 갖는다. 트랜지스터(P105 및 P106) 각각은 Wp3의 채널폭을 갖는다. 트랜지스터(N101 및 N102) 각각은 Wn1의 채널폭을 갖는다.

전압 스위칭 회로(도시되지 않음)는 Vcc 전원 및 Vpp 전원 사이의 전압 단자(3) 및 제어 회로(2)에 제공된 전원을 스위치할 수 있다. Vcc 전원은 외부 전원일 수 있고, Vpp 전원은 내부에 생성된 전원일 수 있다. Vpp 전원은 부스터 회로(도시되지 않음)에 의해 Vcc 전원으로부터 생성될 수 있다. 전압 스위치 회로는 동작 모드에 의거한 게이트 제어 회로(2)에 전원(Vcc 또는 Vpp)을 입력할 수 있다. Vcc 모드에서, 레벨 시프터(1)는 Vcc 전원에 의해 구동될 수 있고, Vpp 모드에서, 레벨 시프터(1)는 Vpp 전원에 의해 구동될 수 있다.

게이트 제어 회로(2)는 Vcc 전원 전위 또는 Vpp 전원 전위의 수신에 대응하는 논리 레벨을 갖는 제어 신호(LSCNT)를 제공할 수 있다. Vcc 전원 전위가 수신되면, 제어 신호(LSCNT)는 로우 논리 레벨을 가질 수 있다. Vpp 전원 전위가 수신되면, 제어신호(LSCNT)는 하이 논리 레벨을 가질 수 있다.

레벨 시프터(1)의 동작에 대해 설명한다.

Vpp 모드가 활성되면, Vpp 전원 전위는 전압 스위치 회로로부터 레벨 시프터(1)로 구동 전압으로서 입력될 수 있다.

수신된 전위가 소정의 값보다 크면 게이트 제어 회로(2)는 Vpp 전원 전위를 수신하고, 하이 레벨을 갖는 제어 회로(LSCNT)를 제공할 수 있다.

하이 레벨을 갖는 제어 신호(LSCNT)는 트랜지스터(P105 및 P106)의 게이트에 인가될 수 있다. 따라서, 트랜지스터(P105 및 P106)는 오프될 수 있다.

트랜지스터(P105 및 P106)가 오프되면, 레벨 시프터(1)는 종래의 레벨 시프터(700)와 동일한 방법으로 동작한다.

하이 레벨(Vcc 전위)을 갖는 입력 신호(IN)가 트랜지스터(N101)의 게이트에 인가되면, 트랜지스터(N101)는 온될 수 있다. 동시에, 인버터(V101)는 트랜지스터(N102)의 게이트에 로우 레벨(접지 전위)을 제공할 수 있고, 트랜지스터(N102)는 오프될 수 있다.

트랜지스터(N101)가 온되면, 출력 신호(BOUT)는 접지로 낮아질 수 있다. 출력 신호(BOUT)가 낮아지면, 트랜지스터(P102)는 온될 수 있고, 출력 신호(TOUT)는 Vpp 전위로 높아질 수 있다. 출력 신호(TOUT)이 Vpp 전위이면, 트랜지스터(P101)는 오프될 수 있다. 그 결과, 레벨 시프터(1)는 하이 레벨을 갖는 입력 신호(INT)에 대응하여 하이 레벨(Vpp 전위)을 갖는 출력 신호(TOUT) 및 로우 레벨(접지)을 갖는 출력 신호(BOUT)를 제공할 수 있다.

입력 신호(IN)가 논리 천이될 때 트랜지스터(N101) 및 트랜지스터(P101) 사이의 전류 용량비 및 트랜지스터(N102) 및 트랜지스터(P102) 사이의 전류 용량비가Vcc 전위 및 Vpp 전위를 대상으로 한 설계에 따라 출력 신호(BOUT 및 TOUT)에서 바람직한 하이에서 로우로의 스위칭 시간을 충분히 제공하도록 트랜지스터(N101 및 N102)의 채널폭(Wn1)이 설정될 수 있다.

레벨 시프터(1)가 Vpp 모드에서 동작하고 입력 신호(IN)가 논리 천이될 때 Vpp 전위를 대상으로 한 설계에 따라 출력 신호(BOUT 및 TOUT)에서 바람직한 하이에서 로우로의 스위칭 시간을 제공하도록 트랜지스터(P101 및 P102)의 채널폭(Wp1)이 설정될 수 있다. Vcc 모드에 따라 트랜지스터(P101 및 P102)의 채널폭(Wp1)을 설정할 필요가 없기 때문에, 레벨 시프터(1)에서의 채널폭(Wp1)은 종래의 레벨 시프터보다 더 작아질 수 있다.

트랜지스터(P101 및 P102)의 채널폭(Wp1)이 축소됨에 따라, 트랜지스터(N101 및 N102)의 채널폭(Wn1)이 더 작게 설정될 수 있다.

도 10에 도시된 종래의 레벨 시프터(1000)에서, 트랜지스터(P101 및 P102)는 5.0㎛의 채널폭(Wp) 및 1.2㎛의 채널 길이(L)를 갖고, 트랜지스터(N101 및 N102)는 240㎛의 채널폭(Wn) 및 1.2㎛의 채널 길이(L)를 갖는다.

도 1의 레벨 시프터(1)에서 트랜지스터(P101 및 P102)의 트랜지스터 크기가 대략 2.5㎛의 채널폭(종래의 레벨 시프터에 비해 절반 크기) 및 1.2㎛의 채널 길이(L)로 설정된다면, 트랜지스터(P101 및 P102)의 전류 용량은 반감될 수 있다.

따라서, 트랜지스터(N101 및 N102)의 전류 용량이 반감될 수 있고, 또한, 레벨 시프터(1)에서 트랜지스터(N101 및 N102)는 도 10의 종래의 레벨 시프터(1000)에서의 트랜지스터(N101 및 N102)의 채널폭의 절반의 채널폭을 가질 수 있다. 따라서, 레벨 시프터(1)에서 트랜지스터(N101 및 N102)는 1.2㎛의 채널 길이(L) 및 120㎛의 채널폭(Wn)을 가질 수 있다.

따라서, 트랜지스터(N101, N102, P101 및 P102)의 크기는 Vcc 모드 동작과 상관없이 설계될 수 있고, 트랜지스터(N101, N102, P101 및 P102)는 상기 크기로 설계될 수 있고, 바람직한 출력 신호(TOUT 및 BOUT)를 제공하도록 필요한 전류 구동력을 제공할 수 있다.

그 결과, 레벨 시프터(1)에서 출력 신호(BOUT 및 TOUT)의 반응 속도는 종래의 레벨 시프터의 반응 속도와 비슷하게 될 수 있다. 상기는 하이 레벨에서 로우 레벨로 변화할 때, 출력 신호(BOUT 및 TOUT)의 반응 속도에 대해 특히 유효하다.

Vcc 모드가 활성될 때, Vcc 전원 전위는 전압 스위치 회로로부터 레벨 시프터(1)에 구동 전압으로서 입력될 수 있다.

게이트 제어 회로(2)는 Vcc 전원 전위를 수신할 수 있고, 수신된 전위가 소정의 값보다 낮으면 로우 레벨을 갖는 제어 신호(LSCNT)를 제공할 수 있다.

로우 레벨(접지 전위)을 갖는 제어 신호(LSCNT)는 트랜지스터(P105 및 P106)의 게이트에 인가될 수 있다. 따라서, 트랜지스터(P105 및 P106)는 온될 수 있다.

트랜지스터(P105 및 P106)가 온되면, Vcc 모드에서 레벨 시프터(1)의 이후의 동작은 종래의 레벨 시프터의 동작과 상이하게 될 수 있다.

Vcc 모드에서, 트랜지스터(P105 및 P106)는 항상 온될 수 있다. 트랜지스터(P103 및 P104)는 수신된 입력 신호(IN)의 논리 레벨에 대응하여 온될 수 있다. 따라서, 출력 신호(BOUT 및 TOUT)의 로우에서 하이로의 천이를 향상시키기 위해 트랜지스터(P101 및 P102)에 평행한 전류 경로가 Vcc 모드에서 제공될 수 있다.

입력 신호(IN)가 하이 레벨(Vcc)을 가질 때, 트랜지스터(N101)는 온될 수 있다. 인버터(V101)는 트랜지스터(N102)의 게이트에 로우 레벨(접지)을 제공할 수 있고, 트랜지스터(N102)는 오프될 수 있다. 트랜지스터(N101)가 온되면, 출력 신호(BOUT)는 낮아진다(접지). 이와 동시에, 트랜지스터(P102 및 P104)는 온 될 수 있고, 출력 신호(TOUT)를 높이기 위해 평행한 전류 경로를 제공할 수 있다. 트랜지스터(P104)는 트랜지스터(P102)의 전류 용량의 합에 의해 더 큰 풀-업 전류 용량을 제공할 수 있다.

트랜지스터(P104)를 통해 흐르는 전류의 양은 트랜지스터(P104 및 P106)에 접속된 일련의 저항에 의해 결정될 수 있다. 따라서, 트랜지스터(P104 및 P106)가 단일 트랜지스터라면, 유효 채널폭은 "Wp2ㆍWp3/(Wp2+Wp3)"으로 표현될 수 있다. 따라서, Vcc 모드에서, 트랜지스터(P102, P104, 및 P106)는 트랜지스터(P102)의 채널폭 및 일련의 접속된 트랜지스터(P104 및 P106)의 유효 채널폭의 합에 비례한 풀-업 전류 용량을 제공할 수 있다. 따라서, 트랜지스터(P102, P104, 및 P106)는 하이 레벨(Vcc)을 갖는 출력 신호(TOUT)를 제공할 수 있다.

따라서, 입력 신호(IN)가 높으면(Vcc), 레벨 시프터(1)는 로우 레벨(접지)을 갖는 출력 신호(BOUT) 및 하이 레벨(Vcc)을 갖는 출력 신호(TOUT)를 제공할 수 있다.

풀-업 전류(트랜지스터(P102 및 P104, 또는 P101 및 P103)를 통해 흐르는 전류) 및 풀-다운 전류(트랜지스터(N102 또는 N101)를 통해 흐르는 전류)의 비율이 종래에 비해 Vcc 모드에서 증가될 수 있도록 채널폭이 설정된다.

또한, 트랜지스터(P103 내지 P106)의 채널폭은 동작의 Vpp 모드에 상관없이 동작의 Vcc 모드에서 트랜지스터(P101 및 P102)의 채널폭 및 트랜지스터(N101 및 N102)의 채널폭에 따라 설계될 수 있다.

따라서, 연속으로 접속된 트랜지스터(P103 및 P105)의 유효 채널폭(Wp23) 및 트랜지스터(P101)의 채널폭(Wp1)의 합인 총 풀-업 채널폭은 트랜지스터(N101)의 채널폭(Wn1)에 대해 바람직한 전류비를 제공하도록 설계될 수 있다.

Vpp 모드용으로 설계됨에 따라 트랜지스터(P101)의 채널폭(Wp1)이 고정될 수 있기 때문에, 트랜지스터(P103 및 P105)의 채널폭(Wp2 및 Wp3)은 Vcc 모드에서 바람직한 풀-업 전류를 제공하도록 선택될 수 있다.

일련의 접속된 트랜지스터(P104 및 P106)에 대한 유효한 채널폭(Wp23) 및 트랜지스터(P101)의 채널폭(Wp1)의 합인 총 채널폭(WT)은 상기 트랜지스터(P101, P103, 및 P105)와 유사한 방법으로 얻어질 수 있다. 따라서, 트랜지스터(P104 및 P106)는 소정의 폭을 가질 수 있다.

트랜지스터(P105 및 P106)의 채널폭(Wp3)은 트랜지스터(P103 및 P104)의 채널폭(Wp2) 이하로 설계된다.

본 실시예에 따른 레벨 시프터(1)에서, 트랜지스터(P105 및 P106)는 항상 온될 수 있고, 트랜지스터(P103 및 P104)는 출력 신호(TOUT 및 BOUT)에 대한 부가적인 풀-업 전류를 제공하도록 선택적으로 온될 수 있다. 따라서, 입력 신호(IN)의논리 레벨 변화에 대응하여 동작의 Vcc 모드에 대한 출력 신호(TOUT 및 BOUT)에 충분한 스위치 속도를 제공하도록 p-형 IGFET와 같은 트랜지스터 및 n-형 IGFET와 같은 트랜지스터의 채널폭이 선택될 수 있다.

본 실시예의 레벨 시프터(1)에서 트랜지스터(P103 및 P104)의 채널폭은 동작의 Vcc 모드에서의 트랜지스터(N101 및 N102)의 채널폭(Wn1)에 따라 설정되므로, 로우 레벨에서 하이 레벨로 변환하는 출력 신호의 천이 속도를 개선할 수 있다.

상술한 바와 같이, 본 실시예의 레벨 시프터(1)는 Vcc 모드 및 Vpp 모드에서 구동 전류를 제공하도록 사용될 수 있는 트랜지스터(P101 및 P102)를 통한 전류 경로를 포함할 수 있다. 레벨 시프터(1)는 Vcc 모드에서 부가적인 구동 전류를 제공하도록 사용될 수 있는 트랜지스터(P103 및 P104)를 통한 전류 경로도 포함할 수 있다. 트랜지스터(P103 및 P104)를 통한 전류 경로는 소정의 논리 레벨(논리 로우)을 갖는 제어 신호(LSCNT)에 의해 인에이블될 수 있다. 인가된 전압이 소정의 전위보다 작다는 것을 게이트 제어 회로(2)가 탐지하면 제어 신호(LSCNT)는 논리 로우가 될 수 있다. 트랜지스터(P103 및 P104)를 통한 전류 경로는 소정의 논리 레벨(논리 하이)을 갖는 제어 신호(LSCNT)에 의해 디스에이블될 수 있다. 인가된 전압이 소정의 전위보다 크다는 것을 게이트 제어 회로(2)가 탐지하면 제어 신호(LSCNT)는 논리 하이가 될 수 있다. 따라서, 구동 기능을 제공하는 장치(트랜지스터 등)의 등가 채널폭은 동작 모드에 따라 조정될 수 있다.

Vcc 모드에서 구동 전류를 제공하는 트랜지스터의 등가 채널폭(WT)은 "Wp1 + Wp23"이고, 접속된 트랜지스터(P103 및 P105)의 등가 채널폭(Wp23) 및트랜지스터(P101)의 채널폭(Wp1)의 합에 의해 얻어질 수 있다. Vpp 모드에서 등가 채널폭(WT)은 트랜지스터(P101)의 채널폭(Wp1)과 동일할 수 있다.

상술한 바와 같이, 레벨 시프터(1)는 Vcc 모드 및 Vpp 모드에서 동작하는 전원의 전위 레벨에 따라 구동 전류를 제공하는 트랜지스터의 등가 채널폭(WT)을 조정하도록 동작할 수 있다. 따라서, 구동 트랜지스터(트랜지스터(P101 또는 P102))에서의 전류는 부스트 구동 트랜지스터(트랜지스터(P103 또는 P104))에 의해 제공된 전류로 보충될 수 있다. 따라서, 트랜지스터를 제공하는 제 1의 논리 레벨 및 제 2의 논리 레벨에서의 전류비는 각각의 동작 모드에 따라 조정될 수 있다. 트랜지스터를 제공하는 제 1 및 제 2의 논리 레벨은 p-형 IGFET 및 n-형 IGFET일 수 있다. 트랜지스터(N101 및 N102)의 채널폭(Wn1)은 동작의 Vcc 모드에서 제공된 출력 신호의 천이가 느리다는 종래의 문제점과 같은 제약없이 Vpp 모드에 대해 설계될 수 있다. 따라서, 출력 신호의 적합한 천이 속도는 다른 동작 전위를 갖는 동작 모드에 대해 얻어질 수 있다.

도 4에 도시된 바와 같이, 본 실시예에 따른 레벨 시프터의 회로 개략도가 설명되며, 그 참조 번호는 400으로 표시된다. 레벨 시프터(400)는 레벨 시프터(1)와 유사한 구성 요소를 포함할 수 있고, 이러한 구성 요소는 동일한 참조 부호로 표시된다.

레벨 시프터(400)는 트랜지스터(N111 내지 N116, 및 P111 및 P112)가 포함된 레벨 시프터(1)와 다를 수 있다. 트랜지스터(P111 및 P112)는 P-채널 MOS 트랜지스터와 같은 p-형 절연 게이트 전계 효과 트랜지스터(IGFET)일 수 있다.트랜지스터(N111 내지 N116)는 n-채널 MOS트랜지스터와 같은 n-형 IGFET일 수 있다. 트랜지스터(N111 내지 N116, 및 P111 및 P112)는 스냅-백 방지 및 고온 전자 저항을 위해 포함될 수 있다.

레벨 시프터(400)는 전압 전위(VCC 또는 VPP) 및 입력 신호(IN)를 수신할 수 있고, 출력 단자에 출력 신호(TOUT 및 BOUT)를 제공할 수 있다. 출력 신호(TOUT 및 BOUT)는 전압 전위(VCC 또는 VPP)에서 논리 하이값을 가질 수 있고, 접지 전위에서 논리 로우 값을 가질 수 있다. 따라서, 레벨 시프터(400)는 전압 전위(VPP)가 인가될 때 전압 전위(VCC)에서 전압 전위(VPP)로 이동된 레벨을 갖는 출력 신호(TOUT 및 BOUT) 또는 전압 전위(VCC)가 인가될 때 변하지 않는 레벨을 갖는 출력 신호(BOUT 및 TOUT)을 제공할 수 있다.

트랜지스터(P101)는 전압 단자(3)에 접속된 소스 및 본체(웰 또는 기판), 트랜지스터(P111)의 소스에 접속된 드레인, 및 출력 신호(TOUT)을 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(P102)는 전압 단자(3)에 접속된 소스 및 본체(웰 또는 기판), 트랜지스터(P112)의 소스에 접속된 드레인, 및 출력 신호(BOUT)를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(N101)는 접지 전위에 접속된 소스 및 본체(웰 또는 기판),트랜지스터(N113 및 N115)의 드레인과 트랜지스터(N112)의 소스에 접속된 드레인, 및 입력 신호(IN)를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터(N102)는 접지 전위에 접속된 소스 및 본체(웰 또는 기판), 트랜지스터(N114 및 N116)의 드레인과 트랜지스터(N111)의 소스에 접속된 드레인, 및 인버터(V101)의 출력(INB)을 수신하도록 접속된 게이트를 포함할수 있다. 인버터(V101)는 입력으로서 입력 신호(IN)를 수신할 수 있다.

트랜지스터(P111)는 트랜지스터(P101)의 드레인에 접속된 소스, 출력 신호(BOUT)에 접속된 드레인, 입력 신호(IN)를 수신하도록 접속된 게이트, 및 전압 단자(3)에 접속된 본체(웰 또는 기판)을 가질 수 있다. 트랜지스터(P112)는 트랜지스터(P102)의 드레인에 접속된 소스, 출력 신호(TOUT)에 접속된 드레인, 인버터(V101)의 출력(INB)을 수신하도록 접속된 게이트, 및 출력 단자(3)에 접속된 본체(웰 또는 기판)을 가질 수 있다. 트랜지스터(P111 및 P112)는 스냅-백 방지를 위해 마련될 수 있다.

트랜지스터(N113)는 트랜지스터(N101)의 드레인에 접속된 소스, 출력 신호(BOUT)에 접속된 드레인, 출력 단자(3)에 접속된 게이트, 및 접지 전위에 접속된 본체(웰 또는 기판)를 가질 수 있다. 트랜지스터(N114)는 트랜지스터(N101)의 드레인에 접속된 소스, 출력 신호(BOUT)에 접속된 드레인, 입력 신호(IN)를 수신하도록 접속된 게이트, 및 접지 전위에 접속된 본체(웰 또는 기판)를 가질 수 있다. 트랜지스터(N114)는 트랜지스터(N102)의 드레인에 접속된 소스, 출력 신호(TOUT)에 접속된 드레인, 전압 단자(3)에 접속된 게이트, 및 접지 전위에 접속된 본체(웰 또는 기판)를 가질 수 있다. 트랜지스터(N116)는 트랜지스터(N102)의 드레인에 접속된 소스, 출력 신호(TOUT)에 접속된 드레인, 인버터(V101)의 출력(INB)을 수신하도록 접속된 게이트, 및 접지 전위에 접속된 본체(웰 또는 기판)를 가질 수 있다. 트랜지스터(N113 내지 N116)는 고온 전자 방지를 위해 마련될 수 있다.

트랜지스터(N111)는 입력 신호(IN)를 수신하도록 공통적으로 접속된 드레인및 게이트, 트랜지스터(N114 및 N116)의 소스와 트랜지스터(N102)의 드레인에 공통적으로 접속된 소스, 및 접지 전위에 접속된 본체(웰 또는 기판)을 가질 수 있다. 트랜지스터(N112)는 인버터(V101)의 출력(INB)을 수신하도록 공통적으로 접속된 게이트 및 드레인, 트랜지스터(N113 및 N115)의 소스와 트랜지스터(N101)의 드레인에 공통적으로 접속된 소스, 및 접지 전위에 접속된 본체(웰 또는 기판)를 가질 수 있다. 트랜지스터(N111 및 N112)는 스냅-백 방지를 위해 마련될 수 있다.

각 트랜지스터의 부근에 쓰여진 숫자는 채널폭(㎛)/채널 길이(㎛)를 나타낼 수 있다. 예를 들어, 트랜지스터(N101)의 부근의 130/1.2는 트랜지스터(N101)가 130㎛의 채널폭 및 1.2㎛의 채널 길이를 갖는다는 것을 나타낸다.

도 4에 도시된 레벨 시프터(400)의 동작은 도 1에 도시된 레벨 시프터(1)의 동작과 동일할 수 있다.

트랜지스터(P101 및 P102)는 2.6㎛의 채널폭(Wp1) 및 1.2㎛의 채널 길이(L)를 가질 수 있다. 트랜지스터(N101 및 N102)는 130㎛의 채널폭(Wn1) 및 1.2㎛의 채널 길이(L)를 가질 수 있다.

Vcc 모드 및 Vpp 모드에서 레벨 시프터(400)의 시뮬레이션 결과가 도 2 및 도 3에 도시된다. 도 8 및 9에 도시된 바와 같은 종래의 레벨 시프터와 비교가 이루어 질 수 있다.

도 2 및 3에서, 가로 좌표의 축은 시간을 나타내고, 세로 좌표의 축은 출력 신호(TOUT 및 BOUT) 및 입력 신호(IN)의 전압 레벨을 나타낼 수 있다.

도 2는 Vcc(1.5V)가 전원 단자(3)에 인가되고 접지가 0V인 레벨 시프터(400)의 동작의 Vcc 모드를 도시한다. 도 3은 Vpp(10.0V)가 전원 단자(3)에 인가되고 접지가 0V인 레벨 시프터(400)의 동작의 Vpp 모드를 도시한다.

또한, 도 2 및 도 3에서, 시뮬레이션 결과는 로우(Vt), 보통(Vt), 하이(Vt)로서 도시된 트랜지스터의 임계 전압의 세가지 경우를 설명한다. 이 세가지 경우에서, 시뮬레이션은 실내 온도(온도=25℃)로 전도된다. 대시선은 로우(Vt)의 경우를 나타내고, 점-대시선은 보통(Vt)의 경우를 나타내고, 점-점-대시선은 하이(Vt)의 경우를 나타낸다.

도 2에 도시된 바와 같이, 동작의 Vcc 모드에서, 레벨 시프터(400)의 출력 신호(TOUT)의 스위치 시간은 도 8에 도시된 종래의 레벨 시프터(1000)와 비교해서 매우 크게 향상될 수 있다. 도시된 바와 같이, 하이(Vt)의 경우에, 출력 신호(TOUT)의 최악의 경우의 천이 시간이 매우 향상된다.

도 3에 도시된 바와 같이, 동작의 Vpp 모드에서는, 도 9에 도시된 종래의 레벨 시프터(1000)의 시뮬레이션에 비해 출력 신호(BOUT 및 TOUT)의 스위치 시간이 영향을 받지 않는다.

본 실시예에 따른 레벨 시프터(400)에서, 출력 신호(TOUT 및 BOUT)는 Vcc 모드에서 크게 향상된 로우에서 하이로의 천이 시간을 갖는다. 상술한 바와 같이, Vcc 모드에서 평행한 구동 전류 경로를 제공함에 의해 Vcc 모드에서 구동 전류는 증가될 수 있다. 따라서, 레벨 시프터(400)의 동작 속도는 Vcc 모드에서 향상될 수 있다. Vpp 모드에 대한 트랜지스터(P101, P102, N101 및 N102)의 크기를 설계함에 의해, Vpp 모드에서 레벨 시프터(400)의 동작 속도에서의 실제적인 딜레이를 방지할 수 있다.

또한, 상술한 바와 같은 향상된 동작 속도는 레벨 시프터(1) 등의 실시예에 적용된다.

도 5를 참조하면, 비-휘발성 메모리는 블록 개략도로 설명되며, 참조 번호 500으로 표시된다. 비-휘발성 메모리(500)는 플래시 메모리일 수 있다. 도 5는 판독/기록이 필요한 비-휘발성 메모리(500)의 블록만을 도시하는 개념도이다.

비-휘발성 메모리는 메모리 셀 영역(M), 열 선택 스위치(YS), 열 디코더(10; column decoder), 행 디코더(11; row decoder), 판독 회로(13), 및 기록 회로(14)를 포함할 수 있다.

메모리 셀 영역(M)은 매트릭스 또는 격자형에 배치된 복수의 메모리 셀(MS)을 포함할 수 있다. 영열(K)에서의 메모리 셀(MS)은 확장된다. 메모리 셀(MS)은 제어 게이트 및 기판(웰)사이에 형성되고 절연막에 의해 절연된 부동 게이트에서의 전형적인 MOS 트랜지스터와 다를 수 있다.

기록 동작동안, 전하는 저장된 비트의 논리 레벨을 표시하기 위한 임계 전압을 변화시키기 위해 메모리 셀(MS)의 부동 게이트로 주입될 수 있다.

메모리 셀 영역(M)에서, 열에서의 메모리 셀(MS)의 드레인은 비트선(B1 내지 Bn) 각각에 접속될 수 있다. 행에서의 메모리 셀(MS)의 제어 게이트는 워드선(X1 내지 Xm)에 각각 접속될 수 있다. 메모리 셀 영역(M)에서 각각의 메모리 셀(MS)의 소스는 인가된 소스 전압을 제어할 수 있는 전압 제어 회로(도시되지 않음)에 접속된다. 메모리 셀(MS)은 인가된 웰 전압을 제어할 수 있는 전압 제어 회로(도시되지않음)에 접속된 웰에 형성될 수 있다.

행 디코더(11)는 행 어드레스(도시되지 않음)를 수신하고, 워드선(X1 내지 Xm)을 활성화 시킨다. 열 디코더(10)는 열 어드레스(도시되지 않음)를 수신하고 열 선택 신호(Y1 내지 Yn)를 제공할 수 있다.

열 선택 스위치(YS)는 열 선택 신호(Y1 내지 Yn)를 수신할 수 있고, 비트선(B1 내지 Bn) 및 판독/기록 회로(13 및 14) 사이에 전기적 접속을 제공할 수 있다. 열 선택 스위치(YS)는 스위치(S1 내지 Sn)를 포함할 수 있다. 각각의 스위치(S1 내지 Sn)는 입력 회로(13)의 입력 및 출력 회로(14)의 출력에 접속된 드레인을 갖는 트랜지스터, 각각의 열 선택 신호(Y1 내지 Yn)를 수신하도록 접속된 게이트, 및 각각의 비트선(B1 내지 Bn)에 접속된 소스를 포함할 수 있다. 각각의 스위치(S1 내지 Sn)는 n-형 IGFET 예를 들어, n-채널 MOS 트랜지스터와 같은 트랜지스터를 포함할 수 있다.

메모리 셀(MS)로부터의 데이터의 기록/판독 동작이 기재된다. 설명을 간단히 하도록, 메모리 셀(MS1)로부터의 기록/판독 동작을 예를 사용하여 설명한다.

데이터가 기록될 때, 약 9V의 게이트 전압, 약 0V의 웰 전압, 약 0V의 소스 전압, 및 약 6V의 드레인 전압이 데이터의 기록을 위해 메모리 셀(MS)에 인가될 수 있다.

그러나, 데이터가 판독될 때는, 약 5V의 게이트 전압, 약 0V의 웰 전압, 약 0V의 소스 전압, 및 약 1V의 드레인 전압이 데이터의 기록을 위해 메모리 셀(MS)에 인가될 수 있다.

기록 동작

기록 동작 동안, 기록 회로(14)는 약 6V의 기록 전압을 출력할 수 있다. 기록 동작 동안, 판독 회로(13)의 출력은 3-상태 또는 부동일 수 있다.

열 디코더(10)는 외부에서 인가될 수 있는 수신된 열 어드레스 값에 따라 열 선택 신호(Y1)를 활성화(논리 하이)시킬 수 있다. 모든 다른 열 선택 신호(Y2 내지 Yn)는 로우로 남게 된다. 기록 동작 동안 활성화되면, 스위치(S1)가 비트선(B1)에 충분한 기록 전압(약 6V)을 제공하도록 하도록서 열 선택 신호(Y1)는 약 8V의 전위를 가질 수 있다.

열 디코더(10)는 열 디코더(10)가 활성 열 선택 신호(Y1)를 Vpp 전압(상기 경우에는 약 8V)으로 구동할 수 있도록 하는 레벨 시프터를 포함할 수 있다. Vpp 전압은 Vcc 전압(약 1.5V)을 승압하도록 동작하는 부스터 회로에 의해 내부에서 생성될 수있다. 따라서, 도 1에 도시된 레벨 시프터(1)과 같은 레벨 시프터가 열 디코더(10)에서 사용될 수 있다.

행 디코더(11)는 외부에서 인가되는 어드레스 신호에 대응하여 워드선(X1)을 활성화시킬 수 있다. 행 디코더(11)는 약 9V의 활성 전위로 워드선(X1)을 구동할 수 있다. 따라서, 약 9V의 기록 전위가 메모리 셀(MS1)을 포함하는 메모리 셀(MS)의 행의 제어 게이트에 인가될 수 있다.

열 선택 회로(YS)에 약 6V를 인가하는 기록 회로(14) 및 약 8V의 열 선택 신호 전위를 수신하여 온되는 스위치(S1)를 사용하면, 비트선(B1)은 스위치(S1)를 통과하는 전류 경로에 의해 약 6V로 구동될 수 있다. 메모리 셀(MS1)의 제어 게이트는 약 9V의 워드선 전위를 수신하고, 메모리 셀(MS1)의 소스는 약 0V의 소스 전위를 수신한다. 따라서, 메모리 셀(MS1)은 드레인에서 소스로의 전류 흐름을 가질 수 있고, 고온 전자 전하가 부동 게이트에 주입되고, 축적될 수 있다. 따라서, 데이터는 특정 메모리 셀(MS), 이 경우에는 메모리 셀(MS1)에 기록될 수 있다.

기록 동작에서, 9V의 기록 전압이 메모리 셀(MS)의 행에서 제어 게이트에 인가되더라도, 단 하나의 스위치(S1)만이 온되고 다른 스위치(S1 내지 Sn)는 오프되기 때문에, 메모리 셀(MS)의 행에서 단 하나의 메모리 셀(예를 들어, MS1)만이 약 6V의 드레인 전압을 갖는다. 따라서, 기록 전류는 선택된 메모리 셀(MS1) 이외의 메모리 셀(MS)이 나타나지 않을 수 있다.

판독 동작

판독 동작 동안, 판독 회로(13)는 열 선택 회로(YS)에 의해 수신되는 약 1.0V의 기록 전압을 출력 할 수 있다. 판독 회로(13)에 의해 제공된 판독 전압은 데이터선 프리차지 레벨일 수 있다. 판독 동작 동안, 기록 회로(14)의 출력은 3-상태 또는 부동일 수 있다.

열 디코더(10)는 외부에서 인가되는 수신된 열 어드레스 값에 따라 열 선택 신호(Y1)를 활성화(논리 하이)시킬 수 있다. 모든 다른 열 선택 신호(Y2 내지 Yn)는 로우로 남게 된다. 판독 동작 동안 활성화되면, 열 선택 신호(Y1)는 비트선(B1)에 충분한 판독 전압(약 1.5V)을 제공하도록 약 1.5V의 전위를 가질 수 있다.

열 디코더는 도 1에 도시된 레벨 시프터(1)와 같은 레벨 시프터를 포함할 수 있고, 열 디코더(10)에서 사용될 수 있다. 따라서, 열 디코더(10)는 열 선택신호(Y1)를 비교적 빠르게 하이 레벨로 구동할 수 있다.

행 디코더(11)는 외부에서 인가된 어드레스 신호에 따라 워드선(X1)을 활성화 시킨다. 행 디코더(11)는 약 5V의 활성 전위로 워드선(X1)을 구동할 수 있다. 따라서,약 5V의 판독 전위가 메모리 셀(MS1)을 포함하는 메모리 셀(MS)의 행의 제어 게이트에 인가될 수 있다.

약 1.5V의 열 선택 신호 전위를 수신하여 온된 스위치(S1) 및 열 선택 회로(YS)에 약 1V를 인가하는 판독 회로(13)를 사용하여, 비트선(B1)은 스위치(S1)를 통과하는 전류 경로에 의해 약 1V로 구동된다. 메모리 셀(MS1)의 제어 게이트는 약 5V의 워드선 전위를 수신하고, 메모리 셀(MS1)의 소스는 약 0V의 소스 전위를 수신한다. 센스 증폭기는 메모리 셀(MS1)이 프로그램되었는지를 판정하도록 비트선(B1)을 통해 흐르는 전류를 탐지할 수 있다. 따라서, 데이터는 특정 메모리 셀(MS) 이 경우에는 메모리 셀(MS1)로부터 판독될 수 있다.

판독 동작에서, 5V의 판독 전압이 메모리 셀(MS)의 행에서 제어 게이트로 인가되더라도, 단 하나의 스위치(S1)만이 온되고 다른 스위치(S1 내지 Sn)는 오프되기 때문에 메모리 셀(MS)의 행에서 단 하나의 메모리 셀(예를 들어, MS1)만이 약 1V의 드레인 전압을 가질 수 있다.

상기에서, 판독 동작은 열 디코더(10)에서 레벨 시프터(1)와 같은 레벨 시프터에 대한 동작의 Vcc 모드에 대해 설명한다. 기록 동작은 열 디코더(10)에서 레벨 시프터(1)와 같은 레벨 시프터에 대한 동작의 Vpp 모드에 대해 설명한다.

도 6을 참조하여, 실시예에 따른 열 디코더(10) 및 스위치(S1)의 회로 개략도를 설명한다.

열 디코더(10)는 디코더(31), 레벨 시프터(1), 및 버퍼(30)를 포함할 수 있다. 디코더(31)는 어드레스 신호를 수신하고, 레벨 시프터(1)의 입력으로 신호(IN)을 제공할 수 있다. 디코더(31)는 예를 들어, NAND 회로일 수 있다. 레벨 시프터(1)는 판독 동작 동안 Vcc 전압이고, 기록 동작 동안 Vpp 전압인 전원 전압을 수신할 수 있다. 레벨 시프터(1)는 버퍼(30)의 입력에 신호(TOUT)를 제공할 수 있다. 버퍼(30)는 판독 동작 동안 Vcc 전압이고, 기록 동작 동안 Vpp 전압인 전원 전압에 의해 가동될 수 있고, 출력으로서 열 선택 신호(Y1)를 제공할 수 있다. 버퍼(30)는 예를 들어 상보적 MOS(CMOS) 인버터(버퍼)일 수 있다.

스위치(S1)는 제어 게이트에서 열 선택 신호(Y1)를 수신할 수 있다.

어드레스 신호의 모든 어드레스가 하이일 때, 디코더(31)는 로우 레벨을 갖는 신호(IN)를 제공할 수 있다.

신호(IN)가 로우일 때, 레벨 시프터(1)는 로우 레벨을 갖는 신호(TOUT)를 제공할 수 있다. 버퍼(30)는 하이 출력을 갖는 열 선택 신호(Y1)를 제공할 수 있다. 따라서, 스위치(S1)는 온되고, 열(비트선(B1)에 대응하는 열)이 선택될 수 있다.

그러나, 어드레스 신호의 어떤 어드레스가 로우일 때, 디코더(31)는 하이 레벨을 갖는 신호(IN)를 제공할 수 있다. 디코더(31)는 Vcc 전위에서 전원에 의해 가동될 수 있다. 따라서, 예를 들어, 하이일 때 신호(IN)가 1.5V일 수 있다.

신호(IN)가 하이일 때, 레벨 시프터(1)는 하이 레벨을 갖는 신호(TOUT)를 제공할 수 있다. 하이 레벨을 갖는 신호(TOUT)를 사용하여, 버퍼(30)는 로우 출력을갖는 열 선택 신호(Y1)를 제공할 수 있다. 따라서, 스위치(S1)는 오프되고, 열(비트선(B1)에 대응하는 열)은 선택되지 않는다.

레벨 시프터(1)에 의해 제공된 신호(TOUT)의 천이 시간(로우에서 하이로 또는 하이에서 로우로의 천이)이 느리다면, 열 선택 신호(Y1)의 타이밍은 지연될 수 있다. 따라서, 판독 및/또는 기록 동작이 지연될 수 있다.

레벨 시프터(400)는 열 디코더(10)에서 사용된다.

종래의 레벨 시프터와 비교하면, 실시예에 따른 레벨 시프터(1 및 400)는 동작의 Vcc 및 Vpp 모드에서 출력 신호(TOUT)의 모든 천이 시간이 향상될 수 있다. 따라서, 판독 동작 및 기록 동작에서 지연이 감소될 수 있다.

또한, 출력 신호(TOUT)의 천이 시간이 향상됨에 의해, 긴 경사 파형이 제거될 수 있다. 출력 신호(TOUT)가 긴 경사 파형을 갖는다면, 버퍼(30)에서는 비교적 긴 시간동안 전원에서 접지로 전류가 흐르게 되고, 전력 소모가 증가하게 된다. 따라서, 출력 신호(TOUT)의 천이 시간의 개선으로 인해, 긴 경사 파형이 제거되고 전력 소모가 감소될 수 있다.

실시예에 따른 레벨 시프터(1 및 400)는 출력 신호(TOUT)의 개선된 천이 시간을 가질 수 있다. 출력 신호(TOUT)의 천이 시간의 향상으로 인해, 버퍼(30)는 개선된 천이 시간을 갖는 열 선택 신호(Y1)를 제공할 수 있다.

상술된 실시예는 예증적인 것으로서, 본 발명은 상기 실시예에 한정되지 않는다. 상세 구조는 상기 실시예에 한정되지 않는다.

예를 들어, 레벨 시프터가 플래시 메모리와 같은 비-휘발성 메모리 장치의 열 디코더(10)에 인가되더라도, 본 발명은 동작의 각종 모드에서 다른 전원 전위를 갖는 비-휘발성 메모리 장치내의 다른 회로를 레벨 시프터로서 사용할 수 있다. 예를 들어, 실시예에 상술된 레벨 시프터는 비-휘발성 메모리 장치에서 행 디코더에 사용될 수 있다.

본 발명은 비-휘발성 메모리 이외의 다른 응용예에 사용될 수 있다. 예를 들어, 본 발명은 다른 전원 전위가 사용되는 동작의 각종 모드에서 동작하는 회로를 포함하는 시스템 또는 다른 장치에서 사용될 수 있다. 예를 들어, 본 발명은 다른 전원 전압에서 동작하는 시스템 사이의 인터페이스용으로 사용될 수 있다.

본 발명은 예를 들어, 수신된 신호 및 출력 신호 사이의 하이 논리 레벨에 대한 전압 변환을 제공할 수 있는 버퍼 회로로서 EEPROM(전기적 소거 가능 ROM)과 같은 비-휘발성 메모리에 사용될 수 있다.

실시예에 따르면, 레벨 시프터는 전원 전압이 다른 동작 모드에 따라 p-형 IGFET와 같은 구동 장치의 유효 채널폭(WT)을 조정함으로써 동작할 수 있다. 이러한 구동 장치는 예를 들어, 논리 신호에 대한 풀-업을 제공할 수 있다. 따라서, p-형 IGFET와 같은 구동 장치에서 구동 전류 및 n-형 IGFET와 같은 구동 장치에서의 구동 전류는 동작의 각 모드에 따라 조정될 수 있다. n-형 IGFET와 같은 구동 장치의 채널폭(Wn1)은 Vcc 모드와 같은 다른 동작 모드가 실행되어도 출력 신호의 천이 시간이 크게 감소되지 않고 Vpp와 같은 동작 모드용으로 크게 설계될 수 있다. 따라서, 다른 전원 전압에 대해서도 출력 신호의 천이 시간이 향상될 수 있다.

또한, 각 실시예가 상세히 설명되었지만, 본 발명은 본 발명의 본질 및 범주에서 벗어나지 않는 범위내에서 다양한 변형예 및 대체예 등을 포함할 수 있다. 따라서, 본 발명은 첨부된 청구항에 의해 정의된 것에 한정된다.

Claims

제 1의 전원 단자 및 제 1의 출력 노드 사이에 결합된 제 1의 구동 회로;

상기 제 1의 전원 단자 및 제 2의 출력 노드 사이에 결합된 제 2의 구동 회로;

기준 전위 및 상기 제 1의 출력 노드 사이에 결합된 제 3의 구동 회로; 및

상기 기준 전위 및 상기 제 2의 출력 노드 사이에 결합된 제 4의 구동 회로를 포함하고,

상기 제 1의 구동 회로는 제 1의 유효 구동 회로 폭을 갖고, 상기 제 2의 구동 회로는 제 2의 유효 구동 회로 폭을 가지며, 상기 제 1 및 제 2의 유효 구동 회로 폭은 상기 제 1의 전원 단자의 전압 레벨에 따라 조정되는 것을 특징으로 하는 레벨 시프터.
제 1항에 있어서,

상기 제 1의 구동 회로는 상기 제 1의 전원 단자 및 상기 제 1의 출력 노드 사이에 평행한 전류 경로를 제공하는 제 1형 전도성의 제 1의 절연 게이트 전계 효과 트랜지스터(IGFET) 및 제 1형 전도성의 제 2의 IGFET를 포함하며, 상기 제 1의 IGFET는 상기 제 2의 출력 노드에 결합된 제어 게이트를 갖고, 상기 제 2의 IGFET는 상기 제 2의 출력 노드에 결합된 제어 게이트를 가지며;

상기 제 2의 구동 회로는 상기 제 1의 전원 단자 및 상기 제 2의 출력 노드사이에 평행한 전류 경로를 제공하는 상기 제 1형 전도성의 제 3의 IGFET 및 상기 제 1형 전도성의 제 4의 IGFET를 포함하며, 상기 제 3의 IGFET는 상기 제 1의 출력 노드에 결합된 제어 게이트를 갖고, 상기 제 4의 IGFET는 상기 제 1의 출력 노드에 결합된 제어 게이트를 갖는 것을 특징으로 하는 레벨 시프터.
제 2항에 있어서,

상기 제 3의 구동 회로는 제 2형 전도성을 갖고, 상기 제 1의 출력 노드 및 상기 기준 전위 사이에 결합된 전류 경로를 가지며, 제 1의 입력 신호를 수신하도록 결합된 제어 게이트를 갖는 제 5의 IGFET를 포함하며;

상기 제 4의 구동 회로는 상기 제 2형 전도성을 갖고, 상기 제 2의 출력 노드 및 상기 기준 전위 사이에 결합된 전류 경로를 가지며, 제 2의 입력 신호를 수신하도록 결합된 제어 게이트를 갖는 제 6의 IGFET를 포함하는 것을 특징으로 하는 레벨 시프터.
제 3항에 있어서,

상기 제 1의 구동 회로는 상기 제 1형 전도성을 갖고, 상기 제 2의 IGFET 및 상기 제 1의 출력 노드 사이에 결합된 전류 경로를 갖는 제 7의 IGFET를 포함하고;

상기 제 2의 구동 회로는 상기 제 1형 전도성을 갖고, 상기 제 4의 IGFET 및 상기 제 2의 출력 노드 사이에 결합된 전류 경로를 갖는 제 8의 IGFET를 포함하며;

상기 제 7의 IGFET 및 제 8의 IGFET의 상기 전류 경로는 상기 제 1의 전원단자의 전압 레벨에 따라 인에이블 및 디스에이블되는 것을 특징으로 하는 레벨 시프터.
제 4항에 있어서,

상기 제 1의 전원 단자의 전압 레벨을 수신하도록 결합되고, 상기 제 7의 IGFET의 제어 게이트 및 상기 제 8의 IGFET의 제어 게이트에 제어 신호를 제공하는 제어 회로를 더 포함하는 것을 특징으로 하는 레벨 시프터.
제 5항에 있어서,

상기 제어 신호는 상기 제 1의 전원 단자의 상기 전압 레벨이 소정의 전위를 초과하면 상기 제 7 및 제 8의 IGFET의 전류 경로를 디스에이블시키고, 상기 제 1의 전원 단자의 상기 전압 레벨이 소정의 전위를 초과하지 않으면 상기 제 7 및 제 8의 IGFET의 전류 경로를 인에이블시키는 것을 특징으로 하는 레벨 시프터.
제 1항에 있어서,

상기 레벨 시프터는 어드레스 값에 대응하여 메모리 셀의 행 및 열의 매트릭스에 배치되는 메모리 셀 중에서 적어도 하나의 열을 선택하는 열 디코더에 마련되고, 데이터 판독 동작 또는 데이터 기록 동작에 의거하여 다른 전압 레벨에서 동작하는 것을 특징으로 하는 레벨 시프터.
전원 노드 및 출력 노드 사이에 결합된 제 1의 구동 전류 경로; 및

상기 전원 노드 및 상기 출력 노드 사이에 결합된 제 2의 구동 전류 경로를 포함하며,

상기 제 2의 구동 전류 경로는 상기 전원 노드가 제 1의 전위에 있을 때 인에이블되고, 상기 전원 노드가 제 2의 전위에 있을 때 디스에이블되는 것을 특징으로 하는 레벨 시프터.
제 8항에 있어서,

상기 제 1의 전위는 상기 제 2의 전위보다 낮은 것을 특징으로 하는 레벨 시프터.
제 9항에 있어서,

상기 레벨 시프터는 상기 제 1의 전위에서 제 1의 논리 레벨을 갖는 입력 신호를 수신하도록 결합되는 것을 특징으로 하는 레벨 시프터.
제 10항에 있어서,

상기 입력 신호는 접지 전위에서 제 2의 논리 레벨을 갖는 것을 특징으로 하는 레벨 시프터.
제 8항에 있어서,

상기 레벨 시프터는 반도체 메모리 장치 상의 디코드 회로에 포함회는 것을 특징으로 하는 레벨 시프터.
제 12항에 있어서,

상기 반도체 메모리 장치는 전기적으로 프로그램 가능한 비-휘발성 메모리이고, 상기 전원 노드는 판독 동작 동안은 상기 제 1의 전위에 있고 기록 동작 동안은 상기 제 2의 전위에 있는 것을 특징으로 하는 레벨 시프터.
제 1의 전원 전위가 전원 단자에 공급되는 제 1의 동작 모드 및 제 2의 전원 전위가 상기 전원 단자에 공급되는 제 2의 동작 모드; 및

상기 제 1의 동작 모드에서 상기 제 1의 전원 전위 및 상기 제 2의 전원 전위 사이의 시프트를 제공하는 레벨 시프터를 포함하고,

상기 레벨 시프터는,

입력 신호의 제 1의 논리 레벨에 대응하여 제 1의 출력 노드 및 상기 전원 단자 사이에 제 1의 전류 경로를 제공하도록 결합된 제 1의 구동 회로; 및

상기 제 2의 동작 모드에 있을 때 상기 입력 신호의 상기 제 1의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 제 2의 전류 경로를 제공하고, 상기 제 1의 동작 모드에서 상기 제 1의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 2의 구동 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 14항에 있어서,

상기 제 1의 구동 회로는 상기 입력 신호의 상기 제 1의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 로우 임피던스 경로를 제공하고 상기 입력 신호의 제 2의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 1의 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하고,

상기 제 2의 구동 회로는 상기 입력 신호의 상기 제 1의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 로우 임피던스 경로를 제공하고 상기 입력 신호의 상기 제 2의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 2의 IGFET를 포함하는 것을 특징으로 하는 반도체 장치.
제 15항에 있어서,

상기 제 2의 구동 회로는 상기 제 2의 IGFET와 직렬로 상기 제 1의 출력 노드 및 상기 전원 단자 사이에 결합되고, 상기 제 2의 동작 모드에서 상기 제 1의 출력 노드와 상기 전원 단자 사이에 로우 임피던스 경로를 제공하고 상기 제 1의 동작 모드에서 상기 제 1의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 3의 IGFET를 포함하는 것을 특징으로 하는 반도체 장치.
제 16항에 있어서,

상기 레벨 시프터는 상기 입력 신호의 상기 제 2의 논리 레벨에 대응하여 상기 제 1의 출력 노드 및 기준 전위 사이에 제 3의 전류 경로를 제공하도록 결합된 제 3의 구동 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 14항에 있어서,

상기 레벨 시프터는,

상기 입력 신호의 상기 제 2의 논리 레벨에 대응하여 제 2의 출력 노드 및 상기 전원 단자 사이에 제 4의 전류 경로를 제공하도록 결합된 제 4의 구동 회로; 및

상기 제 2의 동작 모드에 있을 때 상기 입력 신호의 상기 제 2의 논리 레벨에 대응하여 상기 제 2의 출력 노드와 상기 전원 단자 사이에 제 5의 전류 경로를 제공하고 상기 제 1의 동작 모드에서 상기 제 2의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 5의 구동 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 18항에 있어서,

상기 제 1의 구동 회로는 상기 입력 신호의 상기 제 1의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 로우 임피던스 경로를 제공하고 상기 입력 신호의 제 2의 논리 레벨에 대응하여 상기 제 1의 출력 노드 및 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 1의 IGFET를 포함하고;

상기 제 2의 구동 회로는 상기 입력 신호의 상기 제 1의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 로우 임피던스 경로를 제공하고 상기 입력 신호의 상기 제 2의 논리 레벨에 대응하여 상기 제 1의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 2의 IGFET를 포함하고;

상기 제 4의 구동 회로는 상기 입력 신호의 상기 제 2의 논리 레벨에 대응하여 상기 제 2의 출력 노드와 상기 전원 단자 사이에 로우 임피던스 경로를 제공하고 상기 입력 신호의 상기 제 1의 논리 레벨에 대응하여 상기 제 2의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 3의 IGFET를 포함하며;

상기 제 5의 구동 회로는 상기 입력 신호의 상기 제 2의 논리 레벨에 대응하여 상기 제 2의 출력 노드와 상기 전원 단자 사이에 로우 임피던스 경로를 제공하고 상기 입력 신호의 상기 제 1의 논리 레벨에 대응하여 상기 제 2의 출력 노드와 상기 전원 단자 사이에 하이 임피던스 경로를 제공하도록 결합된 제 4의 IGFET를 포함하는 것을 특징으로 하는 반도체 장치.
제 14항에 있어서,

상기 제 2의 전원 전위는 상기 제 1의 전원 전위의 승압에 의해 생성되는 것을 특징으로 하는 반도체 장치.