JP5088117B2 - レベルシフタ回路 - Google Patents
レベルシフタ回路 Download PDFInfo
- Publication number
- JP5088117B2 JP5088117B2 JP2007316249A JP2007316249A JP5088117B2 JP 5088117 B2 JP5088117 B2 JP 5088117B2 JP 2007316249 A JP2007316249 A JP 2007316249A JP 2007316249 A JP2007316249 A JP 2007316249A JP 5088117 B2 JP5088117 B2 JP 5088117B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- circuit
- side transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
本発明の第1の実施形態について説明する。
図1は、第1の実施形態におけるレベルシフタ回路の構成例を示す回路図である。
第1の実施形態におけるレベルシフタ回路は、インバータ11、12、制御回路13、NMOSトランジスタ(低電圧(VDDL)側トランジスタ)Q11、Q14、及びPMOSトランジスタ(高電圧(VDDH)側トランジスタ)Q12、Q13、Q15、Q16を有する。
図2に示すように制御回路13は、コンパレータ21、NMOSトランジスタQ21、Q24、及びPMOSトランジスタQ22、Q23、Q25を有する。ここで、NMOSトランジスタQ21、Q24は、図1に示したNMOSトランジスタQ11(Q14)と同じサイズ(電流駆動能力)のトランジスタである。また、PMOSトランジスタQ22、Q25は、図1に示したPMOSトランジスタQ12(Q15)と同じサイズ(電流駆動能力)のトランジスタであり、PMOSトランジスタQ23は、図1に示したPMOSトランジスタQ13(Q16)と同じサイズ(電流駆動能力)のトランジスタである。
まず、入力端子INに入力されている入力信号が“H”である場合、インバータ11、12の出力は、それぞれ“L”、“H”である。したがって、トランジスタQ12、Q14がオン状態、トランジスタQ11、Q15がオフ状態になり、“L”の出力信号が出力端子OUTより出力される。
次に、本発明の第2の実施形態について説明する。
図4は、第2の実施形態におけるレベルシフタ回路の構成例を示す回路図である。
第2の実施形態におけるレベルシフタ回路は、インバータ41、43、コンパレータ42、NMOSトランジスタQ41、Q44、Q47、PMOSトランジスタQ42,Q43、Q45、Q46、Q48、Q49、及び抵抗R1、R2を有する。図4に示す第2の実施形態におけるレベルシフタ回路は、入力端子INに入力される低電圧(VDDL)駆動の入力信号を高電圧(VDDH)駆動の出力信号に変換して出力端子OUTより出力する。
NOSトランジスタQ41は、ソースがインバータ41の出力端に接続され、ゲートに低電圧(VDDL)が供給される。また、NOSトランジスタQ41のドレインとPMOSトランジスタQ42、Q43のドレインとが接続される。NOSトランジスタQ41のドレインとPMOSトランジスタQ42、Q43のドレインとの接続点をノードN41とする。
まず、入力端子INに入力されている入力信号が“L”である場合、インバータ41の出力は“H”である。したがって、トランジスタQ42、Q44がオン状態、トランジスタQ41、Q45がオフ状態になり、“L”の出力信号が出力端子OUTより出力される。
次に、本発明の第3の実施形態について説明する。
以下に説明する第3の実施形態は、ディジタル信号を用いて高電圧(VDDH)側トランジスタの電流駆動能力の調整を行い、低電圧(VDDL)側トランジスタと高電圧(VDDH)側トランジスタとの電流駆動能力のバランスの悪化を抑制するようにしたものである。
第3の実施形態におけるレベルシフタ回路は、インバータ51、制御回路52、NMOSトランジスタ(低電圧(VDDL)側トランジスタ)Q51、Q55、及びPMOSトランジスタ(高電圧(VDDH)側トランジスタ)Q52、Q53、Q54、Q56、Q57、Q58を有する。第3の実施形態におけるレベルシフタ回路は、入力端子INに入力される低電圧(VDDL)駆動の入力信号を高電圧(VDDH)駆動の出力信号に変換して出力端子OUTより出力する。
NOSトランジスタQ51は、ゲートに低電圧(VDDL)が供給され、ソースがインバータ51の出力端に接続され、ドレインがノードN51に接続される。NOSトランジスタQ55は、ゲートがインバータ51の出力端に接続され、ソースが基準電位に対して接続され、ドレインがノードN52に接続される。
出力端子OUTは、ノードN52に接続される。
図6に示すように制御回路52は、インバータ61、コンパレータ62、63、NMOSトランジスタQ61、PMOSトランジスタQ62、Q63、Q64、及びスイッチSW61、SW62を有する。インバータ61、NMOSトランジスタQ61及びPMOSトランジスタQ62〜Q64からなる回路は、図5に示したインバータ51、NMOSトランジスタQ51及びPMOSトランジスタQ52〜Q54からなる回路のレプリカ回路を構成する。
13、45 制御回路
IN 入力端子
OUT 出力端子
Q11、Q14、Q41、Q44 NMOSトランジスタ
Q12、Q13、Q15、Q16、Q42、Q43、Q45、Q46 PMOSトランジスタ
Claims (5)
- 高電圧側トランジスタと低電圧側トランジスタとが接続されてなる内部回路を有し、入力された低電圧の信号を高電圧の信号に変換するレベル変換回路と、
前記高電圧側トランジスタに制御信号を出力し、当該高電圧側トランジスタの電流駆動能力を制御する制御回路とを備え、
前記制御回路は、前記高電圧側トランジスタ及び前記低電圧側トランジスタがともにオンである状態で前記高電圧側トランジスタと前記低電圧側トランジスタとの接続点の電圧がローレベルになるように前記高電圧側トランジスタの電流駆動能力を制御することを特徴とするレベルシフタ回路。 - 前記制御回路は、前記内部回路のレプリカ回路を有し、
前記レプリカ回路における高電圧側トランジスタ及び低電圧側トランジスタをともにオン状態にした際の前記高電圧側トランジスタと前記低電圧側トランジスタとの接続点の電圧に基づいて前記制御信号を生成することを特徴とする請求項1記載のレベルシフタ回路。 - 前記レベル変換回路の高電圧側トランジスタは、各々のソース及びドレインが高電圧電源及び前記低電圧側トランジスタに接続された複数のトランジスタであることを特徴とする請求項1又は2記載のレベルシフタ回路。
- 前記レベル変換回路の高電圧側トランジスタは、入力された信号に基づいて駆動される第1のトランジスタと、前記制御回路からの制御信号に基づいて駆動される第2のトランジスタとからなることを特徴とする請求項3記載のレベルシフタ回路。
- 前記複数のトランジスタは、前記制御回路からの制御信号に応じて、入力された信号に基づいて駆動されるか否かを選択的に切り替えられることを特徴とする請求項3記載のレベルシフタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007316249A JP5088117B2 (ja) | 2007-12-06 | 2007-12-06 | レベルシフタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007316249A JP5088117B2 (ja) | 2007-12-06 | 2007-12-06 | レベルシフタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009141696A JP2009141696A (ja) | 2009-06-25 |
JP5088117B2 true JP5088117B2 (ja) | 2012-12-05 |
Family
ID=40871863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007316249A Expired - Fee Related JP5088117B2 (ja) | 2007-12-06 | 2007-12-06 | レベルシフタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5088117B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3731322B2 (ja) * | 1997-11-04 | 2006-01-05 | ソニー株式会社 | レベルシフト回路 |
JP3548535B2 (ja) * | 2001-01-24 | 2004-07-28 | Necエレクトロニクス株式会社 | 半導体回路 |
JP4421365B2 (ja) * | 2004-04-21 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | レベル変換回路 |
JP4610381B2 (ja) * | 2005-03-16 | 2011-01-12 | パナソニック株式会社 | レベルシフト回路及びレベルシフト装置 |
JP4099184B2 (ja) * | 2005-08-25 | 2008-06-11 | 富士通株式会社 | レベルシフト回路及び半導体装置 |
-
2007
- 2007-12-06 JP JP2007316249A patent/JP5088117B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009141696A (ja) | 2009-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7449917B2 (en) | Level shifting circuit for semiconductor device | |
US20050258874A1 (en) | Sampling switch | |
US10418997B2 (en) | Level shifter | |
CN106899288B (zh) | 电平转换电路 | |
CN111313878B (zh) | 一种模拟开关电路 | |
CN112331245B (zh) | 适用于非易失性存储器的电压选择电路 | |
KR100285979B1 (ko) | 전압레벨 변환회로 | |
US20200044639A1 (en) | Latch circuit | |
US20190147956A1 (en) | Block decoder of nonvolatile memory and level shifter | |
WO2018055666A1 (ja) | インターフェース回路 | |
US7514960B2 (en) | Level shifter circuit | |
US20130222036A1 (en) | Voltage level converting circuit | |
US8531227B2 (en) | Level shifter | |
JP2010130579A (ja) | トレラントバッファ回路及びインターフェース | |
US9929741B1 (en) | Control circuit for current switch of current DAC | |
JP2007067819A (ja) | 遅延調整回路及び該回路を備えた同期型半導体装置 | |
JP5088117B2 (ja) | レベルシフタ回路 | |
JP2010074721A (ja) | 遅延回路 | |
US9191006B1 (en) | Current-limited level shift circuit | |
US20220052674A1 (en) | High speed level shifter | |
JP6610223B2 (ja) | 半導体集積回路 | |
JP2009188496A (ja) | レベルシフタ回路及び半導体集積回路 | |
US11271553B1 (en) | Buffer circuit | |
US8872571B2 (en) | Level shifter and operational amplifier | |
US11626864B1 (en) | Level shift circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100715 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120330 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120814 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120827 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |