KR20010101504A - 선형 샘플링 스위치 - Google Patents

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KR20010101504A KR1020017008852A KR20017008852A KR20010101504A KR 20010101504 A KR20010101504 A KR 20010101504A KR 1020017008852 A KR1020017008852 A KR 1020017008852A KR 20017008852 A KR20017008852 A KR 20017008852A KR 20010101504 A KR20010101504 A KR 20010101504A
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Abstract

샘플링 회로는 p-채널 및 n-채널 전계 효과 트랜지스터 (FET) 로 구성된다. p-채널 FET (42) 의 소스 노드는 n-채널 FET (40) 의 드레인 노드에 접속되며, p-채널 FET (42) 의 드레인 노드는 n-채널 FET (40) 의 소스 노드에 접속된다. 샘플링 클럭은 각 FET의 게이트 노드에 접속된다. 선형 샘플링 회로의 제 1 측은 아날로그 또는 RF 신호소스에 접속되며, 선형 샘플링 회로의 멀리떨어진 측은 홀딩 (holding) 커패시터 (44) 에 접속된다. n-채널 FET 는 n-채널 폭을 가진다. p-채널 FET 는 p-채널폭을 가진다. p-채널폭은 결정 스위치의 온-레지스턴스의 선형성을 증가시키기 위해 n-채널폭보다 크다.

Description

선형 샘플링 스위치{LINEAR SAMPLING SWITCH}
샘플 스위칭 커패시터 샘플 및 홀드 회로는 아날로그 연속 시간 영역과 샘플링된 데이터 영역사이를 변환하는데 사용될 수 있다. 도 1 은 샘플 스위칭 커패시터의 샘플 및 홀드 회로를 나타내는 개념적인 개략도이다. 통상, 입력 신호는 대역제한되고 변조된 신호를 운반하는 무선 주파수 (RF) 또는 중간 주파수 (IF) 신호이다. 입력 신호는 주기적인 클럭 주파수로 개폐되는 스위치 (20) 에 인가된다. 커패시터 (22) 는 스위치 (20) 의 출력과 공통 접지사이에 연결된다. 출력 전압은 커패시터 (22) 양단에 발생된다. 통상, 커패시터 (22) 는 선형의 폴리(poly)-폴리 또는 금속-금속 커패시터이다. 출력 신호는 샘플링된 데이터 신호이다. 스위치 (20) 가 개폐되는 샘플링 주파수는 나이키스트 이론을 충족시키기 위하여 입력 신호의 변조된 대역폭의 2 배보다 더 커야 한다. 따라서, 좁은 대역 신호에 있어서, 샘플링 레이트는 이것이 변조된 대역폭의 2 배이기만 하면 반송파 주파수보다 작을 수 있다. 입력 신호의 반송파 주파수보다 낮은 샘플링 주파수를 사용하는 것을 서브샘플링(subsampling)이라 하며, 이는 입력 신호를 낮은 주파수로 다운컨버팅하는데 사용된다.
출력 신호의 스펙트럼은 다수의 샘플링 주파수 부근에 집중된 입력 신호의 사본들을 포함한다. 예를 들어, 출력 신호의 스펙트럼 성분은 수학식 1 에 나타난 바와 같이 표시될 수 있다.
여기서,
는 샘플링 주파수와 같다.
는 입력 신호의 주파수와 같다.
n 은 0, 1, 2, 3.... 과 같다.
출력 신호는 소망하지 않은 주파수들의 전력 레벨을 감소시키기 위해 필터링될 수 있다. 예를 들어, 입력 신호가 240 메가헤르쯔 (MHz) 의 반송파위에 집중되고, 샘플링 회로가 60 MHz 로 클럭화되는 경우에, 변조된 입력 신호의 사본은 베이스밴드, 60 MHz, 120 MHz, 180 MHz 뿐만 아니라 몇몇의 더 높은 주파수들에 나타난다. 베이스밴드 주파수위의 사본들은 베이스밴드 사본만이 보존되도록 필터링될 수 있다.
스위치 (20) 의 온-레지스턴스 (on resistance) 는 이상적이지 않으므로, 스위치 (24) 는 상기 스위치 (20) 가 폐쇄될 때에도 오믹 (ohmic) 레지스턴스를 나타낸다. 도 2 는 스위치 (20) 가 폐쇄될 때의 등가 회로를 나타내는 개략도이다. 레지스터 (26) 는 스위치의 온-레지스턴스를 나타낸다. 폐쇄 스위치의 저항 성질에 의해, 출력 신호는 아래의 수학식 2 에 따른 입력 신호와 관련된다.
여기서,
는 입력 신호의 전압 레벨;
는 출력 신호의 전압 레벨;
C 는 커패시터의 커패시턴스값; 및
R 는 폐쇄 스위치의 온-레지스턴스이다.
스위칭 커패시터 샘플링 회로가 로패스 (low pass) 필터로서 작동한다는 사실은 수학식 2 을 고찰함으로써 명백해 진다.
실제로, 스위치 (20) 의 저항값은 일정하지 않지만 대신에 이는 입력 신호의 전압 레벨의 함수이다. 도 3 은 입력 신호의 전압 레벨의 함수로서 예시적인 단일 nMOSFET 스위치의 저항값을 나타내는 x/y 그래프이다. 도 3 에 있어서, 수평축은 입력 신호 전압 레벨을 볼트로 나타낸다. 수직축은 스위치의 오믹 레지스턴스를 옴( Ω)의 로그 크기로 나타낸다. 도 3 에 나타낸 바와 같이, FET의 온-레지스턴스는 FET에 인가되는 입력 신호의 전압 레벨의 강력한 함수이다.
도 3 에 나타낸 곡선을 고려해 보면, 수학식 3 은 스위치 (20) 의 온-레지스턴스의 영향을 더 정확하게 반영한다.
여기서,
은 폐쇄 스위치의 온-레지스턴스에 의존하는 전압 레벨과 같다.
수학식 3 을 고찰해 보면, 스위치가 로패스 필터로 동작할 뿐만 아니라, 또한 로패스 필터의 응답은 입력 신호의 전압 레벨의 함수임을 알 수 있다. 이러한 이유로, 스위치는 비선형이며, 출력 신호에 매우 높은 레벨들의 왜곡을 생성하기 쉽다.
도 4 는 병렬의 nMOSFET 및 pMOSFET (metal oxide semi-conductor field effect transistor) 스위치 (24) 를 나타내는 개략도이다. 병렬 스위치 (24) 는 입력 신호의 전압 범위가 상기 스위치를 바이어스 시키는데 사용되는 전원 전압들 내에 있는 한, 신호들을 도전시킨다. 병렬 스위치 (24) 는 입력 신호 레벨의 함수로서 온-레지스턴스에서 실질적으로 작은 변이를 나타내므로, 더 선형적인 응답을 제공한다.
도 5 는 입력 신호의 전압 레벨의 함수로서 종래 기술의 병렬 스위치의 저항값을 나타내는 x/y 그래프이다. 도 5 에서, 수평축은 입력 신호 전압 레벨을볼트로 나타낸다. 수직축은 병렬 스위치의 오믹 레지스턴스를 옴( Ω)으로 나타낸다. 1.0 내지 1.4 볼트 (V) 사이에서 스위치의 레지스턴스는 약 2.5 (즉, R(=1)* 2.5 = R(=1.4)) 만큼 변화한다. 입력 전압의 함수로서 고레벨 변이의 온-레지스턴스는 샘플링 공정에 현저한 왜곡을 발생시킬 수 있다.
또한, 종래 기술의 병렬 스위치들의 온-레지스턴스의 주파수 응답은 입력 전압 레벨에 의존한다. 도 6 은 종래 기술의 병렬 스위치의 주파수 응답을 나타내는 x/y 그래프이다. 실선 (solid) 곡선 (28) 은 1.4 V 의 입력 전압 레벨에서의 병렬 스위치의 주파수 응답을 나타낸다. 점선으로 된 곡선 (30) 은 1.0 V 의 입력 전압 레벨에서의 병렬 스위치의 주파수 응답을 나타낸다. 도 7 은 종래 기술의 병렬 스위치의 위상 응답을 나타내는 x/y 그래프이다. 실선 곡선 (32) 은 1.4 V 의 입력 전압 레벨에서의 병렬 스위치의 위상 응답을 나타낸다. 점선으로 된 곡선 (34) 은 1.0 V 의 입력 전압 레벨에서의 병렬 스위치의 위상 응답을 나타낸다. 입력 신호의 함수로서의 고 주파수의 다이버전스(divergence) 특성들은 스위치의 성능에 부가적인 비선형성들을 생성하며, 출력 신호를 더 크게 왜곡시키는 경향이 있다.
이러한 비선형 특성들을 가진 스위치가 고 주파수의 RF 신호를 서브샘플링하는데 사용되는 경우에, 결과적인 샘플들은 왜곡된다. 따라서, 결과적인 샘플들은 RF 신호의 실제 특성들을 정확히 반영하지 못 한다. 그 왜곡된 샘플들이 수신기내에서 추가처리되므로, 왜곡은 에러들을 발생시킨다. 에러들이 너무 현저하여 고 주파수에서 스위치들을 사용하는 것은 실용적이지 않고 매우 고가이므로, 더 다양하고 저 전력소비되는 방법들을 사용하여야 한다.
이런 이유들 때문에, 더욱 선형적인 응답을 나타내는 스위치를 개발시키기 위한 산업상의 필요성이 존재한다.
선형 스위치는 p-채널 및 n-채널 전계 효과 트랜지스터 (FET) 로 구성된다. p-채널 FET 의 소스 노드는 n-채널 FET 의 드레인 노드에 접속되어 스위치의 단자를 형성한다. p-채널 FET 의 드레인 노드는 n-채널 FET 의 소스 노드에 접속되어 스위치의 또 다른 단자를 형성한다. n-채널 FET 는 n-채널 폭을 가진다. p-채널 FET 는 p-채널폭을 갖는다. 하나의 단자에 인가된 입력 전압과 다른 단자에서 생성된 출력 전압의 함수로서 결정 스위치의 온-레지스턴스의 선형성을 증가시키기 위하여, p-채널폭은 n-채널 폭보다 크다.
본 발명은 아날로그/무선 주파수 회로 설계에 관한 것이며, 특히 아날로그/RF 스위치에 관한 것이다.
도 1 은 단순한 스위칭 커패시터의 샘플 및 홀드 회로를 나타내는 개념적인 개략도.
도 2 는 상기 회로의 스위치가 폐쇄되는 경우에, 도 1 의 스위치 회로의 등가 회로를 나타내는 개략도.
도 3 은 입력 신호의 전압 레벨의 함수로서 종래 기술의 단일 nMOSFET 스위치의 저항값을 나타내는 x/y 그래프.
도 4 는 병렬 nMOSFET 및 pMOSET 스위치를 나타내는 개략도.
도 5 는 입력 신호의 전압 레벨의 함수로서 종래 기술의 병렬 스위치의 저항값을 나타내는 x/y 그래프.
도 6 은 종래 기술의 병렬 스위치의 주파수 응답을 나타내는 x/y 그래프.
도 7 은 종래 기술의 병렬 스위치의 위상 응답을 나타내는 x/y 그래프.
도 8 은 본 발명에 따라 구성된 선형 레지스턴스 병렬 스위치를 포함하는 스위칭 커패시터 샘플 및 홀드 회로를 나타내는 개략도.
도 9 는 입력 신호의 전압 레벨의 함수로서, 본 발명에 따라 구성된 예시적인 병렬 스위치의 저항값을 나타내는 x/y 그래프.
도 10 은 본 발명에 따라 구성된 예시적인 병렬 스위치의 주파수 응답을 나타내는 x/y 그래프.
도 11 은 본 발명에 따라 구성된 예시적인 병렬 스위치의 위상 응답을 나타내는 x/y 그래프.
도 12 는 본 발명에 따라 구성된 병렬 스위치를 포함하는 샘플 및 홀드 회로의 실시예를 나타내는 개략도.
도 13 은 도 12 의 회로를 동작시키는데 사용되는 클럭들의 시간 관계를 나타내는 타이밍도.
도 14 는 본 발명에 따라 구성된 병렬 스위치를 포함하는, 이중 샘플링되고 단위 이득을 가진 스위칭 커패시터 회로의 실시예를 나타내는 개략도.
도 15 는 도 14 의 회로를 동작시키는데 사용되는 클럭들의 시간관계를 나타내는 타이밍도.
하나의 실시예에서, 샘플링 커패시터는 스위치의 출력 단자에 접속된다. 스위치의 입력 단자는 대역제한되며 변조된 신호에 연결된다. 상보 클럭 신호들은 p-채널 FET 의 게이트 노드 및 n-채널 FET 의 게이트 노드에 접속된다. 상보 클럭 신호들은 대역제한되며 변조된 신호의 중심 주파수보다 낮은 주파수에서 동작한다. 출력 단자는 대역제한되며 변조된 신호의 서브샘플링된 버전을 생성한다.
또 다른 실시예에 있어서, 선형 스위치는 액티브 샘플 및 홀드 회로로 통합된다. 액티브 샘플 및 홀드 회로는 대칭적이며 밸런스드(balanced) 입력을 수신하도록 구성된다. 2 개의 선형 스위치들은 밸런스드 입력의 포지티브 입력 신호를 2 개의 서로 다른 샘플링 커패시터들에 접속한다. 샘플링 커패시터들이 충전된 후에, 또 다른 세트의 스위치들이 샘플링 커패시터들을 구성하여 그 샘플링 커패시터들중 하나는 op-앰프의 피드백에 존재하며 그 밖의 것은 op-앰프의 입력으로부터 접지로 연결된다. 이러한 구성에 있어서, op-앰프는 2 의 이득을 가지며 op-앰프의 출력은 샘플링 커패시터들에 의해 샘플링된 전압의 2 배이다.
또 다른 실시예에서, 선형 스위치는 이중의(double) 샘플링 스위치로 통합된다. 이중의 샘플링 스위치는 대칭적이며, 밸런스드 입력을 수신하도록 구성된다. 2 개의 선형 스위치들은 교대로 제 1 및 제 2 샘플링 커패시터를 밸런스드 입력의 포지티브 입력 신호에 적절히 접속한다. 제 1 샘플링 커패시터가 입력에 접속되는 반면에, 제 2 샘플링 커패시터는 op-앰프의 피드백에 접속되도록 구성된다. 또한, 제 2 샘플링 커패시터가 입력에 접속되는 반면에, 제 1 샘플링 커패시터는 op-앰프의 피드백에 접속되도록 구성되어 이중의 주파수로 샘플들을 생성한다.
본 발명의 특성, 목적, 및 이점들은 도면들과 함께 행해질 때 아래에 기술된 상세한 설명으로부터 더 명백하게 된다.
먼저, 도 8 에 대하여 설명하면, 도 8 은 본 발명에 따른 선형 레지스턴스, 병렬 스위치를 포함하는 스위칭 커패시터 샘플 및 홀드 회로를 나타내는 개략도로 도시되어 있다. n-채널 FET (40) 및 p-채널 FET (42) 는 병렬로 연결되어 스위치를 형성한다. p-채널 FET (42) 의 소스 노드는 n-채널 FET (40) 의 드레인 노드에 접속되어 스위치의 단자를 형성한다. p-채널 FET (42) 의 드레인 노드는 n-채널 FET (40) 의 소스 노드에 접속되어 스위치의 또 다른 단자를 형성한다. 일반적으로, 상기 스위치는 양방향성이고, 한 쪽 단자는 입력 또는 출력중 어느 한 쪽으로 사용될 수 있다. 커패시터 (44) 는 스위치가 폐쇄될 때 입력 전압 레벨을 샘플링하는데 사용되고, 스위치가 개방될 때 출력 신호를 유지하는데 사용된다. n-채널 FET (40) 및 p-채널 FET (42) 는 스위치를 개폐하는 상보 클럭 신호들에 접속된다. 스위치의 컨덕턴스는 수학식 4 에 따른 n-채널 FET (40) 및 p-채널 FET (42) 의 컨덕턴스에 의해 표시될 수 있다.
여기서,
gon는 스위치의 온(on)-컨덕턴스와 동일하고;
gn는 n-채널 FET (40) 의 온-컨덕턴스와 동일하고;
gp는 p-채널 FET (42) 의 온-컨덕턴스와 동일하고;
MOSFET 의 온-컨덕턴스 대신에 공지된 수학식으로 대체하여, 수학식 5 가 수학식 4 로부터 유도될 수 있다.
여기서,
는 n-채널 MOSFET 의 길이에 대한 폭의 비율;
는 n-채널 MOSFET 의 길이에 대한 폭의 비율;
VDD는 n-채널 FET (40) 에 인가된 드레인 전압;
은 입력 신호의 전압 레벨;
Vtn은 n-채널 FET (40) 의 임계 전압;
Vtp는 p-채널 FET (42) 의 임계 전압;
cox는 기술 의존성 산화 커패시턴스;
는 n-채널 FET 의 이동도;
는 p-채널 FET의 이동도.
수학식 5 에 의해 나타낸 바와 같이, 병렬 스위치의 온-컨덕턴스는 입력 전압의 함수이다. 병렬 스위치의 온-컨덕턴스는 입력 전압 레벨의 선형 함수 및 입력 전압 레벨의 비-선형 함수이다.
병렬 스위치의 온-컨덕턴스는 수학식 6 에 의해 주어진 바와 같이 입력 전압 레벨의 임계 전압들에 의존하여 비선형적으로 변화한다.
여기서,
Vto는 제로 백 바이어스 임계값 (zero back bias threshold)
은 바디 인자;
는 표면 반전 전위의 절대값;
는 종종 백 게이트 전압으로 불리는 벌크 전위(즉, n-채널 FET 의 (Vss-) 또는 p-채널 FET 의 (VDD-)) 의 소스이다.
잠시동안 온-컨덕턴스가 단지 입력 전압 레벨의 선형 함수라고 가정하면, 수학식 5 의 입력 전압 레벨에 관한 도함수(derivative)를 가질 수 있다. 그 도함수를 0과 같다고 설정함으로써, 수학식 7 에 도시된 결과를 얻는다.
수학식 7 에 도시된 결과를 수학식 5 로 대체하면, 수학식 9 의 제한사항에 의해 도시된 바와 같이 FET 들이 온(on) 인 영역에 대하여 수학식 8 에서 아래에 도시된 결과들을 얻는다.
p-채널 이동도 및 p-채널 FET 의 길이에 대한 폭의 비율의 곱이 n-채널 이동도 및 n-채널 FET의 길이에 대한 폭의 비율의 곱과 같을 때, 입력 전압 레벨에 대한 선형 의존성은 제거된다는 사실에 주목하자. 따라서, 이러한 상태가 병렬 스위치를 설계하는데 있어 양호한 기본 포인트이다.
통상, n-채널 전자 이동도는 실리콘에 대하여 볼트초당 1300 제곱 센티미터 (cm2/vs) 와 같다. 통상, p-채널 홀 이동도는 실리콘에 대하여 500 cm2/vs 와같다. 그러나, 기판 도핑 기능의 이동도는 이와 같이 FET 가 형성되는 기판 기술에 의존하여 변화한다. 종래 기술의 병렬 스위치들에서, n-채널 FET 및 p-채널 FET 에 관하여 길이에 대한 폭의 비율은 서로 같게 설정되어 도 5 에 도시된 곡선과 같은 온-레지스턴스 곡선을 생성한다. 그러나, 전자 및 홀 이동도 사이의 현저한 차이에 기초하는 수학식 7 을 고찰함으로써 알 수 있는 바와 같이, 길이에 대한 폭의 비율을 같게 설정하는 것이 최적의 출발점은 아니다. 사실, 실리콘에 대하여, MOSFET들의 길이가 최고 성능의 기술에 유용하게 극소로 유지된다고 가정하면, p-채널 FET 의 폭을 n-채널 FET의 폭보다 2, 2.3, 2.5, 2.8, 3 배 또는 더 넓게 설계하는 것이 유리하다. 게르마늄에 대하여, p-채널 FET의 폭을 n-채널 FET 의 폭보다 2, 2.3, 2.5, 2.8, 3 배 또는 더 넓게 설계하는 것이 또한 유리하다.
상술된 바와 같이, 병렬 스위치의 컨덕턴스는 또한 비선형 방식의 입력 전압 레벨에 의존한다. 따라서, 평가를 최적화하기 위하여, 설계는 캘리포니아 소재의 버클리 대학에서 개발한 SPICE와 같은 상업적으로 유용한 DC 시뮬레이터로 최적화될 수 있다.
하나의 실시예에서, 스위치는 0.25 미크론 실리콘 기술을 사용하여 공통 기판상에 형성된 2 개의 FET들로부터 구성된다. n-채널 FET의 폭은 12 미크론으로 설정되며 p-채널 FET 의 폭은 44 미크론으로 최적화되었다.
도 9 는 1 pF(picofarad) 샘플링 커패시터를 사용하여 입력 신호의 전압 레벨의 함수로서 본 발명에 따른 상술된 예시적인 병렬 스위치의 저항 값을 나타내는x/y 그래프이다. 도 9 에서, 수평축은 입력 신호 전압 레벨을 볼트로 나타낸다. 수직축은 병렬 스위치의 오믹 레지스턴스를 옴( Ω)으로 나타낸다. 1.0 내지 1.4 V 사이의 스위치의 레지스턴스가 약 5% 정도 변화한다는 사실에 주목하자. 스위치의 선형성은, 상기 장치를 구성하는데 사용되는 기판이 제어될 수 있는 허용오차에 의존하여 사용가능한 입력 전압 범위에 걸쳐 4%, 2%, 1% 와 같이 5% 아래로, 또는 심지어 1% 보다 작게 감소될 수 있지만, 다른 실시예들에서 이는 6, 7, 8, 9% 또는 그 이상과 같이 약간 더 감소될 수 있다. 도 10 은 본 발명에 따른 예시적인 병렬 스위치의 주파수 응답을 나타내는 x/y 그래프이다. 실선 곡선은 1.4V 의 입력 전압 레벨에서의 병렬 스위치의 주파수 응답을 나타낸다. 점선으로 된 곡선은 1.0V 의 입력 전압 레벨에서의 병렬 스위치의 주파수 응답을 나타낸다. 이들은 거의 동일하다는 사실에 주목하자. 도 11 은 본 발명에 따른 예시적인 병렬 스위치의 위상 응답을 나타내는 x/y 그래프이다. 실선 곡선은 1.4V 의 입력 전압 레벨에서의 본 발명에 따른 병렬 스위치의 위상 응답을 나타낸다. 점선으로 된 곡선 (34) 은 1.0V 의 입력 전압 레벨에서의 본 발명에 따른 병렬 스위치의 위상 응답을 나타낸다. 이들은 거의 동일하다는 사실에 주목하자. 도 10 및 도 11 에서, 상기 회로의 3 데시벨 (dB) 점은 도시된 각 전압 레벨에서 590 MHz 가 됨이 발견되었다.
샘플 및 홀드 회로들의 하나의 이점은 이들이 종래의 프런트 엔드 (front end) 어셈블리들 대신에 사용될 수 있다는 점이다. 종래의 프런트 엔드 어셈블리들은 통상적으로 일련의 증폭기들, 믹서들, 및 샘플러들을 포함한다. 고 주파수 신호들은 상기 프런트 엔드에 의해 수신되고, 증폭되고, 낮은 주파수로 다운 컨버팅되고, 샘플링된다. 서브샘플링을 사용하더라도, 샘플 및 홀드 회로는 고 주파수 신호를 수신하고 샘플링된 저 주파수 신호를 생성할 수 있다. 상기 샘플 및 홀드 회로가 고 주파수로 동작할 수 있다면, 이는 종래의 프런트 엔드 어셈블리의 기능들의 실질적인 양을 대신할 수 있다. 샘플 및 홀드 회로는 종래의 프런트 엔드 어셈블리들과 비교하여 향상된 성능, 고 레벨의 집적도, 저전력 소비, 및 감소된 비용을 제공할 수 있다. 그러나, 샘플 및 홀드 회로가 비선형 효과를 생성하면, 시스템의 성능은 종래의 프런트 엔드 어셈블리들과 비교하여 저하될 수 있다. 따라서, 비교적 높은 입력 주파수에서 동작하도록 설계된 서브샘플링 샘플 및 홀드 회로는 본 발명을 구현하는 이상적인 회로이다.
도 12 는 본 발명에 따른 병렬 스위치를 포함하는 샘플 및 홀드 회로의 실시예을 나타내는 개략도이다. Vip및 Vin은 샘플 및 홀드 회로의 밸런스드 입력을 나타낸다. 바람직한 실시예에서, 스위치들 (50, 52, 54, 및 56) 은 비록 다른 스위치 구조들을 사용하더라도 상술된 바와 같이 구성되는 선형 스위치들이다. 상기 회로의 반전 및 비-반전 출력은 입력에 인가된 대역-제한되고 변조된 신호의 서브샘플링된 버전을 생성한다. 스위치들 (62, 64, 70, 74, 및 76) 및 스위치 쌍 (72) 의 선형성은 고 주파수 신호들을 통과시키는 스위치들의 선형성보다 덜 중요하며, 이들 스위치들은 상술된 바와 같은 선형 스위치들 또는 다른 스위치들중 어느 한 쪽일 수 있다. 커패시터들 (58, 60, 66, 및 68) 은 전하 (Q) 및 전압(v) 사이의 선형 관계를 나타내는 금속-금속 또는 폴리-폴리 형태의 커패시터들 또는 임의의 다른 형태의 커패시터 일 수 있다. 동작 증폭기 (78) 는 신호를 버퍼링하고 또한 상기 회로에 이득을 제공한다. 도시된 회로는 2 의 이득을 갖는다.
상기 스위치들 각각은 클럭 신호에 따라 스위치 온 및 스위치 오프된다. 도 12 에 도시된 회로가 고 주파수 신호를 서브샘플링하는데 사용되는 경우, 클럭 주파수는 입력에 운반된 대역 제한되고 변조된 신호의 2 배보다 더 커야한다. 클럭 주파수는 상기 회로의 입력에 대역 제한되고 변조된 신호를 운반하는 반송파 주파수보다 작을 수 있다. 도 13 은 도 12 의 회로를 동작시키는데 사용되는 클럭들의 시간 관계를 나타내는 타이밍도이다. 클럭 () 은 위상 1 클럭이다. 클럭 () 은 위상 1 의 위상 클럭이다. 클럭 () 은 위상 1 지연된 위상 클럭이다. 클럭 () 은 비-중첩된 위상 2 클럭이다. 위상 1 및 위상 2 클럭들은 위상 1 클럭의 상승 및 하강 에지들 각각이 위상 2 클럭의 간섭 전이없이 발생하거나 그와 반대로 된다는 점에서 비중첩적이다. 클럭 () 은 위상 2 지연된 비-중첩적인 위상 클럭이며, 이는 또한 임의의 위상 1 클럭들과 비중첩된다. 클럭들,, 및는 각각 클럭,, 및의 역이다.
다시 도 12 에 대해 설명하면, 샘플링된 값들을 유지하기 위하여, 스위치 (50) 및 스위치 (52) 는 포지티브 입력 (Vip) 에 접속되며, 커패시터 (58) 및 커패시터 (60) 는 각각 스위치들 (50, 52) 의 멀리 떨어진 측 (far side) 에 연결되어 있는 것을 볼 수 있다. 또한, 샘플링된 값들을 유지하기 위하여, 스위치 (54) 및 스위치 (56) 는 네가티브 입력 (Vin) 에 접속되며, 커패시터 (66) 및 커패시터 (68) 각각은 스위치들 (54,56) 의 멀리 떨어진 측에 연결된다. 스위치 (62) 는 스위치 (52) 와 커패시터 (60) 의 접합부와 접지 사이에 접속된다. 스위치 (64) 는 스위치 (54) 와 커패시터 (66) 의 접합부 및 접지 사이에 접속된다.
커패시터들 (58,60) 의 멀리 떨어진 측은 op 앰프 (78) 의 네가티브 입력에 접속된다. 커패시터들 (66,68) 의 멀리 떨어진 측은 op 앰프 (78) 의 포지티브 입력에 접속된다. 또한, 스위치 (70) 및 스위치 쌍 (72) 은 op 앰프 (78) 의 네가티브 및 포지티브 입력들 사이에 병렬로 연결된다. 일 실시예에서, 스위치 (70) 는 우수한 이동도 및 컨덕턴스를 나타내는 nMOSFET 스위치이다. 일 실시예에서, 스위치 쌍 (72) 은 우수한 이동도 및 컨덕턴스를 나타내는 한 세트의 nMOSFET 스위치들이다. 또한, 상기 스위치 쌍 (72) 은 접지를 갖는다. 스위치 (74) 는 스위치 (50) 와 커패시터 (58) 의 접합부 및 op 앰프 (78) 의 비-반전 출력 (Vop) 사이에 접속된다. 스위치 (76) 는 스위치 (56) 와 커패시터 (68) 의 접합부 및 op 앰프 (78) 의 반전 출력 (Von) 사이에 접속된다.
위상 1 클럭은 입력을 샘플링하는데 사용된다. 2 의 이득을 가진 샘플링된 출력을 생성하기 위하여, 위상 2 클럭은 각각 커패시터들 (60, 66) 로부터의 전하를 커패시터들 (58, 68) 로 전송하는데 사용된다. 상기 스위치들 (70, 50,52, 54, 및 56) 및 스위치 쌍 (72) 이 폐쇄되고, 상기 스위치들의 나머지는 개방될 때, 커패시터들 (58, 60, 66, 및 68) 은 입력 전압 레벨을 샘플링한다. 그 후에, 스위치들 (70, 50, 52, 54 및 56) 및 스위치 쌍 (72) 은 개방되고, 스위치들 (62, 64, 74, 및 76) 은 폐쇄되고, 커패시터들 (58, 68) 은 op 앰프 (78) 에 피드백 루프를 형성한다. 커패시터들 (60, 66) 은 접지되어, 회로의 이득을 2 로 설정한다.
상기 스위치 (70) 는 위상 1 클럭 () 으로 클럭화되고 스위치 쌍 (72) 은 위상 1 의 이전 위상 클럭 () 으로 클럭화된다. 이러한 클럭 시퀀싱은 커패시터들 (60, 66) 의 멀리 떨어진 측의 전위가 샘플링 순시를 결정하기 위하여 스위치 (70) 를 개방하기 전에 잠시 접지되게 설정되도록 한다. 스위치들 (50, 52, 54, 및 56) 은 위상 1 지연된 위상 클럭 () 및 클럭 () 으로 클럭화되며 샘플링 순시 이후에 즉시 개방되어, 샘플링된 전하들이 샘플링 커패시터들 (58, 60, 64, 및 68) 에 저장되도록 입력으로부터 샘플링 커패시터들 (58, 60, 64, 및 68) 을 단절시킨다. 이 클럭 시퀀싱은 샘플링 커패시터들 (58, 60, 66, 및 68) 로 주입되는 전하에 의존하는 임의의 신호를 감소시킨다.
스위치들 (74, 76) 은 op 앰프 (78) 주변의 피드백 루프를 폐쇄하기 위해 위상 2 클럭 () 및 클럭 () 으로 폐쇄된다. 그 후에 즉시, 스위치들 (64, 62) 은 샘플링 커패시터들 (58, 60, 66, 및 68) 의 입력을 접지에 연결하기 위하여, 위상 2 지연된 위상 클럭 () 및 클럭 () 으로 클럭화된다. 샘플링 커패시터들 (60, 66) 의 입력을 접지함으로써, 샘플링 커패시터들 (60, 66) 의 전하들은 이제 op 앰프 (78) 의 피드백 경로에 있는 샘플링 커패시터들 (58, 68) 로 전송된다. op 앰프 (78) 의 입력이 접지 전위에 있기 때문에, op 앰프 (78) 의 출력은 이제 샘플링된 전압 레벨의 2 배이므로, 하나의 샘플 주기가 완성된다.
스위치들 (50, 52, 54, 및 56) 이 본 발명에 따라 구성되어 선형 스위칭 특성들을 제공하는 경우, 샘플 및 홀드 회로는 입력 신호의 전압 레벨에 대하여 비교적 독립적인 회로의 주파수 및 저항 응답에 의해 높은 단계의 선형성을 나타낸다. 또한, 상기 회로는 2 의 이득을 제공하고 입력 및 출력사이를 분리시킬뿐만 아니라 실질적인 전류 구동 능력을 제공한다는 점에서 도 8 에 도시된 샘플 병렬 스위치에 비하여 이점을 제공한다.
도 14 는 본 발명에 따라 구성된 병렬 스위치를 포함하는 이중 샘플링되며 단위 이득을 가진 스위칭 커패시터 회로의 실시예를 나타내는 개략도이다. 도 14 에서, 본 발명에 따른 병렬 스위치들은 도면을 크게 혼란시키는 것을 피하기 위해, 단일 스위치들로 도시된다. 아래에 주어진 정보에 부가하여, 이중 샘플링 회로들과 관련된 정보는 "A 160 MHz Fourth-Order Double-Sampled SC Bandpass Sigma-Delta Modular" IEEE Transactions on Circuits and Systems-Ⅱ: Seyfi Bazarjani 및 W. Martin Snelgrove 에 의해 기고된 Analog and Digital Signal Processing, May 1998, Vol.45, NO.5, PP. 547-555 에서 찾을 수 있고, 이는 여기에 참고로 참조된다.
이중 샘플링되며 단위 이득을 가진 스위칭 커패시터 회로는 밸런스드 입력을 수용한다. 설계는 차별적으로 대칭적이며, 상기 회로의 포지티브 및 네가티브 입력 부분들은 동일한 방식으로 동작한다. 상기 스위치들 각각은 클럭 신호에 따라 스위치 온 및 스위치 오프된다. 도 14 에 도시된 회로가 고 주파수 신호를 서브샘플링하는데 사용되는 경우, 클럭 주파수는 입력에 운반된 대역-제한되며 변조된 신호의 2 배 이상 되어야 한다. 클럭 주파수는 대역-제한되며 변조된 신호를 회로의 입력에 운반하는 반송파 주파수보다 작을 수 있다. 도 15 는 도 14 의 회로를 동작시키는데 사용되는 클럭들의 시간 관계를 나타내는 타이밍도이다. 메인 시스템 클럭 (CK) 은 도 15 에 나타낸 2 개의 다른 클럭들을 유도하는데 사용된다. 클럭 (CK) 의 주기 (T) 는 소망의 샘플링 주파수 (fs) 에 따라 고정된다. 클럭 () 은 위상 1 클럭이다. 상기 클럭 ()(도시되지 않음) 은 위상 1 지연된 위상 클럭이다. 클럭 () 은 비중첩된 위상 2 클럭이다. 클럭 ()(도시되지 않음) 은 위상 2 지연된 비중첩적인 위상 클럭이다.
밸런스드 입력이 포지티브 입력 (Vip) 및 네가티브 입력 (Vin) 에 인가된다. 교대로 샘플링된 값들을 유지하기 위하여, 스위치 (100) 및 스위치 (112) 는 포지티브 입력 (Vip) 에 접속되고, 커패시터 (102) 및 커패시터 (114) 는 각각 스위치들 (100, 112) 의 멀리 떨어진 측에 연결된다. 또한, 교대로 샘플링된 값을 유지하기 위하여, 스위치 (124) 및 스위치 (136) 는 네가티브 입력 (Vin) 에 접속되며, 커패시터 (126) 및 커패시터 (138) 는 각각 스위치들 (124, 136) 의 멀리 떨어진 측에 연결된다.
스위치 (110) 는 스위치 (100) 와 커패시터 (102) 의 접합부 및 op 앰프 (150) 의 포지티브 출력 (Vop) 사이에 접속된다. 스위치 (122) 는 스위치 (112) 와 커패시터 (114) 의 접합부 및 op 앰프 (150) 의 포지티브 출력 (Vop) 사이에 접속된다. 스위치 (134) 는 스위치 (124) 및 커패시터 (126) 의 접합부 및 op 앰프 (150) 의 네가티브 출력 (Von) 사이에 접속된다. 스위치 (146) 는 스위치 (136) 와 커패시터 (138) 의 접합부 및 op 앰프 (150) 의 네가티브 출력 (Von) 사이에 접속된다.
커패시터들 (102, 114) 의 멀리 떨어진 측은 각각 스위치 (104) 및 스위치 (116) 을 통하여 op 앰프(150) 의 네가티브 입력에 접속된다. 커패시터들 (126, 128) 의 멀리 떨어진 측은 각각 스위치 (128) 및 스위치 (140) 을 통하여 op 앰프 (150) 의 포지티브 입력에 접속된다. 스위치 (106) 및 스위치 (108) 는 커패시터 (102) 와 스위치 (104) 의 접합부로부터 접지에 직렬 연결된다. 스위치 (116) 및 스위치 (120) 는 커패시터 (114) 및 스위치 (116) 의 접합부로부터 접지로 직렬 연결된다. 스위치 (130) 및 스위치 (132) 는 커패시터 (124) 및 스위치 (128) 의 접합부로부터 접지로 직렬 연결된다. 스위치 (142) 및 스위치(144) 는 커패시터 (138) 와 스위치 (140) 의 접합부로부터 접지로 직렬 연결된다.
바람직한 실시예에서, 스위치들 (100, 112, 124, 및 136) 은 비록 다른 스위치 구조들이 사용되더라도 상술한 바와 같이 구성된 선형 스위치들이다. 상기 스위치들 (100, 112, 124, 및 136) 은 상술한 바와 같이 샘플링 공정동안에 유입되는 고 주파수 신호의 왜곡을 피하기 위하여 선형 특성들을 가지는 것이 유리하다. 다른 스위치들은 상술한 바와 같이 선형 스위치들일 수 있거나, 우수한 이동도 및 컨덕턴스를 나타내는 표준 pMOSFET 또는 nMOSFET 스위치들과 같은 다른 회로 구조들을 가질 수 있다. 샘플링 커패시터들 (102, 114, 126, 및 138) 은 전하 (Q) 및 전압 (v) 사이의 선형 관계를 나타내는 금속-금속 또는 폴리-폴리 형태의 커패시터들 또는 임의의 다른 형태의 커패시터 일 수 있다.
주 클럭 (CK) 은 스위치들 (106, 118, 130, 및 142) 에 의해 샘플들의 집합을 트리거하는데 사용된다. 스위치 (106) 와 직렬인 스위치 (108) 는 위상 1 클럭이 하이이고 위상 2 클럭이 로우인 동안에 발생하는 클럭 (CK) 의 하강 에지들에서, 커패시터 (102) 와 스위치 (104) 의 접합부의 접지를 방지한다. 또한, 상기 스위치 (120) 는 위상 2 클럭이 하이이고 위상 1 클럭이 로우인 동안에 발생하는 클럭 (CK) 의 하강 에지들에서 커패시터 (114) 및 스위치 (116) 의 접합부의 접지를 방지한다. 스위치 (132) 는 상기 스위치 (108) 와 동일한 기능을 수행하며, 스위치 (144) 는 스위치 (120) 와 동일한 기능을 수행한다.
클럭 (CK) 을 사용함으로써 샘플링 순시들이 커패시터가 입력을 샘플링하는데 사용되는 것과 무관하게 서로에 대하여 적절히 균일하게 이격되도록 한다.클럭 (CK) 의 주파수가 고정된 경우에, 클럭 (CK) 의 하강 에지들사이의 시간은 균일하다. 예를 들어, 클럭 (CK) 은 주파수(fs)에서 동작하므로, 도 15 에 표시된 바와 같이 Ts의 주기를 갖는다. 상기 언급한 문헌에는 균일한 클럭 (CK) 또는 해당 스위치들 (106, 116, 142, 또는 130) 을 사용한다는 사실이 기재되어 있지 않으므로 서로에 대하여 적절히 균일하게 이격되도록 하지 않는 위상 1 및 위상 2 클럭들의 하강 에지에 의존해야 하며, 이는 샘플링 공정에 추가적인 왜곡을 부가한다.
스위치들 (100, 112) 은 2 개의 샘플링 커패시터들 (102, 114) 중 하나의 커패시터에 포지티브 입력을 교대로 연결하여, 각각 위상 2 지연된 위상 클럭 () 및 위상 1 지연된 위상 클럭 () 에 의해 클럭화된다. 스위치 (112) 가 커패시터 (114) 를 입력에 연결하는 동안에, 스위치들 (104, 110) 을 폐쇄하여 커패시터 (102) 를 op 앰프 (150) 의 피드백에 연결하는 반면에 스위치들 (106, 108) 은 개방된다. 스위치 (100) 는 커패시터 (102) 를 입력에 연결하지만, 스위치들 (116, 122) 은 폐쇄되어 커패시터 (114) 를 op 앰프 (150) 의 피드백에 연결한다. 대응 동작이 회로의 네가티브 입력부 내에서 수행된다. 따라서, 샘플들은 위상 1 및 위상 2 클럭들의 낮은 주파수보다는 클럭 (CK) 의 주파수 (fs) 로 op 앰프의 출력에서 생성된다. 동시에, 클럭 (CK) 은 op 앰프의 폐쇄 루프 구조에 사용되지 않는다. 따라서, op 앰프 (150) 는 단지 회로에 의해 요구되는 op 앰프 성능 특성들을 감소시켜, 클럭 (CK) 이 높은 짧은 시간 주기보다는 위상 1 및 위상 2 클럭들이 높은 비교적 긴 시간 주기 (Th) 내에 설정되도록 요구된다.
도 14 에 도시된 회로는 동일한 주파수에서 동작할 때 도 12 에 도시된 회로의 전력의 약 1/2 을 소비한다. 대안적으로, 도 14 에 도시된 회로는 대략 동일한 전류를 소비하지만, 도 12 에 도시된 회로의 주파수의 2배의 주파수에서 동작할 수 있다. op 앰프는 도 12 와 비교하여 거의 항상 출력을 생성하기 때문에 이러한 효율들이 얻어지며, 여기서 op 앰프는 약 1/2 의 시간동안 아이들 상태로 존재한다. 이 회로는 샘플 및 홀드 회로들 또는 아날로그/디지털 컨버터들과 같은 다양한 응용들에 사용될 수 있다.
본 발명의 범위내의 무수한 대안적인 실시예들은 상기 명세서를 고찰하는 경우에 당해 분야의 당업자가 쉽게 알 수 있다. 상기 기술들은 CMOS(complimentary metal oxide semiconductor) 들 및 JFET(junction field effect technology) 반도체들에 적용될 수 있다. 또한, 이러한 동일한 원리들은 GAs (gallium arsenide) 에 적용될 수 있다. 또한, 단위 이득이 필요한 경우, 도 12 의 커패시터들 (60, 66) 은 제거될 수 있다.
본 발명은 본 발명의 정신 또는 본질적인 특성들을 이탈하지 않고 다른 특정한 형태들로 구현될 수 있다. 소망된 실시예는 한정적이 아니라 모든점에서 단지 예시적으로 고려되므로, 본 발명의 범위는 전술한 설명에 의해서 보다는 첨부된 청구범위에 의해 표시된다. 청구범위와 동등한 의미 및 범위내에 있는 모든 변경사항들은 본 발명의 범위내에 포함된다.

Claims (7)

  1. n-채널 폭을 가지는 n-채널 FET; 및
    p-채널 폭을 가지는 p-채널 FET 를 포함하는 스위치로서,
    상기 p-채널 FET 의 소스 노드는 상기 n-채널 FET 의 드레인 노드에 접속되며, 상기 p-채널 FET 의 드레인 노드는 상기 n-채널 FET 의 소스 노드에 접속되며, 상기 p-채널 FET 의 게이트 노드 및 상기 n-채널 FET 의 게이트 노드는 상보 클럭 신호들에 접속되도록 구성되며,
    상기 p-채널폭은 상기 스위치의 선형성을 증가시키기 위하여 상기 n-채널폭보다 큰 것을 특징으로 하는 스위치.
  2. 제 1 항에 있어서,
    상기 p-채널폭은 상기 n-채널폭의 2 배이상인 것을 특징으로 하는 스위치.
  3. 제 1 항에 있어서,
    상기 p-채널폭은 상기 n-채널폭의 3 배이상인 것을 특징으로 하는 스위치.
  4. 제 1 항에 있어서,
    상기 스위치의 레지스턴스는 사용가능한 입력 전압 범위에 걸쳐 5% 보다 작게 변화하는 것을 특징으로 하는 스위치.
  5. 제 1 항에 있어서,
    상기 n-채널 FET 및 상기 p-채널 FET 의 상기 폭은가와 거의 동일하게 되도록 선택되며,
    는 n-채널 FET 의 길이에 대한 폭의 비율;
    는 p-채널 FET 의 길이에 대한 폭의 비율;
    는 n-채널 FET 의 이동도 (mobility); 및
    는 p-채널 FET 의 이동도인 것을 특징으로 하는 스위치.
  6. 제 1 항에 있어서,
    상기 스위치의 제 1 단자에 접속된 샘플링 커패시터를 더 포함하며,
    상기 상보 클럭 신호들은 상기 스위치의 제 2 단자에 인가된 대역 제한되며 변조된 신호의 중심 주파수보다 낮은 주파수에서 동작하며, 상기 스위치의 상기 제 1 단자는 상기 대역 제한된 변조신호의 서브샘플링 버전을 생성하는 것을 특징으로 하는 스위치.
  7. 선형 스위칭 커패시터를 생성하는 방법에 있어서,
    n-채널 FET 폭을 가지며, 소스 노드 및 드레인 노드를 가지는 n-채널 FET 를 생성하는 단계;
    p-채널 FET 폭을 가지며, 소스 노드 및 드레인 노드를 가지는 p-채널 FET를 생성하는 단계;
    상기 n-채널 FET 의 상기 소스 노드를 상기 p-채널 FET 의 상기 드레인 노드에 접속하는 단계;
    상기 n-채널 FET 의 상기 드레인 노드를 상기 p-채널 FET 의 상기 소스 노드에 접속하는 단계를 포함하며,
    상기 p-채널 FET 는 입력 전압의 함수로서 상기 선형 스위치의 온-컨덕턴스의 변이를 감소시키기 위해, 상기 p-채널 FET 들의 폭이 상기 n-채널 FET 폭보다 크게 생성되는 것을 특징으로 하는 방법.
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