JP3431119B2 - 電流検出回路 - Google Patents
電流検出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ブリッジインバー
タの交流出力端子のように電位が高圧から低圧まで変動
する部分の電圧を主回路直流電源の低圧側等の固定電位
点に伝送し、この電圧を検出してブリッジインバータの
相電流等を検出する電流検出回路に関する。
タの交流出力端子のように電位が高圧から低圧まで変動
する部分の電圧を主回路直流電源の低圧側等の固定電位
点に伝送し、この電圧を検出してブリッジインバータの
相電流等を検出する電流検出回路に関する。
【０００２】
【従来の技術】図５は従来のこの種の電流検出回路を示
すもので、ブリッジインバータの１相分を表わしてい
る。図５において、インバータの主回路スイッチング素
子であるＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）Ｔ１，Ｔ２が直列に接続され、各ＩＧＢＴ Ｔ１，
Ｔ２のゲート、エミッタ間には、ＭＯＳＦＥＴ Ｔ５，
Ｔ６、否定回路４から構成されるゲート駆動回路ＧＤＵ
１，ＧＤＵ２が各々接続されている。なお、図ではＧＤ
Ｕ１の内部構成のみを示してあるが、ＧＤＵ２も同一の
構成である。
すもので、ブリッジインバータの１相分を表わしてい
る。図５において、インバータの主回路スイッチング素
子であるＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）Ｔ１，Ｔ２が直列に接続され、各ＩＧＢＴ Ｔ１，
Ｔ２のゲート、エミッタ間には、ＭＯＳＦＥＴ Ｔ５，
Ｔ６、否定回路４から構成されるゲート駆動回路ＧＤＵ
１，ＧＤＵ２が各々接続されている。なお、図ではＧＤ
Ｕ１の内部構成のみを示してあるが、ＧＤＵ２も同一の
構成である。
【０００３】ＩＧＢＴ Ｔ１のエミッタ（グラウンドＧ
ＮＤと同電位）と交流出力端子Ｕとの間にはシャント抵
抗Ｒｓが接続され、ＩＧＢＴ Ｔ１のエミッタとゲート
駆動回路ＧＤＵ１との間には駆動電源として正電源Ｖ+
が接続されている。そして、正電源Ｖ+に対し並列に負
電源Ｖ-が接続されている。シャント抵抗Ｒｓの交流出
力端子Ｕ側の一端は、抵抗Ｒ１を介してオペアンプＯＰ
１の反転入力端子に接続され、オペアンプＯＰ１の帰還
回路には抵抗Ｒ５が接続されている。ここで、オペアン
プＯＰ１は反転増幅器を構成している。
ＮＤと同電位）と交流出力端子Ｕとの間にはシャント抵
抗Ｒｓが接続され、ＩＧＢＴ Ｔ１のエミッタとゲート
駆動回路ＧＤＵ１との間には駆動電源として正電源Ｖ+
が接続されている。そして、正電源Ｖ+に対し並列に負
電源Ｖ-が接続されている。シャント抵抗Ｒｓの交流出
力端子Ｕ側の一端は、抵抗Ｒ１を介してオペアンプＯＰ
１の反転入力端子に接続され、オペアンプＯＰ１の帰還
回路には抵抗Ｒ５が接続されている。ここで、オペアン
プＯＰ１は反転増幅器を構成している。
【０００４】負電源Ｖ-の両端には抵抗Ｒ３，Ｒ４の直
列回路が接続され、これらの抵抗Ｒ３，Ｒ４の接続点と
オペアンプＯＰ１の反転入力端子との間には抵抗Ｒ２が
接続されている。オペアンプＯＰ１の出力端子にはＭＯ
ＳＦＥＴ Ｔ４のゲートが接続され、正電源Ｖ+の正極と
インバータの主回路直流電源の負極Ｎ（ＩＧＢＴ Ｔ２
のエミッタ）との間にはＭＯＳＦＥＴ Ｔ４と検出抵抗
Ｒ７との直列回路が接続されている。なお、Ｐは主回路
直流電源の正極、Ｖioutは抵抗Ｒ７による検出電圧の出
力端子である。
列回路が接続され、これらの抵抗Ｒ３，Ｒ４の接続点と
オペアンプＯＰ１の反転入力端子との間には抵抗Ｒ２が
接続されている。オペアンプＯＰ１の出力端子にはＭＯ
ＳＦＥＴ Ｔ４のゲートが接続され、正電源Ｖ+の正極と
インバータの主回路直流電源の負極Ｎ（ＩＧＢＴ Ｔ２
のエミッタ）との間にはＭＯＳＦＥＴ Ｔ４と検出抵抗
Ｒ７との直列回路が接続されている。なお、Ｐは主回路
直流電源の正極、Ｖioutは抵抗Ｒ７による検出電圧の出
力端子である。
【０００５】この回路において、シャント抵抗Ｒｓに電
流が流れると電圧Ｖ１が発生し、この電圧Ｖ１がオペア
ンプＯＰ１に入力される。また、オペアンプＯＰ１には
同時に抵抗Ｒ３の電圧Ｖ２も印加される。オペアンプＯ
Ｐ１の出力電圧Ｖ３（正電源Ｖ+の正極基準）は入力電
圧を反転増幅したものであり、以下の数式１によって表
される。
流が流れると電圧Ｖ１が発生し、この電圧Ｖ１がオペア
ンプＯＰ１に入力される。また、オペアンプＯＰ１には
同時に抵抗Ｒ３の電圧Ｖ２も印加される。オペアンプＯ
Ｐ１の出力電圧Ｖ３（正電源Ｖ+の正極基準）は入力電
圧を反転増幅したものであり、以下の数式１によって表
される。
【０００６】
【数１】
Ｖ３＝（Ｖ+)−Ｒ５／Ｒ２・Ｖ２＋Ｒ５／Ｒ１・Ｖ１
【０００７】このとき、Ｖ２の振幅をＶ１より大きくす
ることにより、Ｖ１の正負に関わらずＶ３を正の脈流電
圧とすることができる。つまり、オペアンプＯＰ１はシ
ャント抵抗Ｒｓの正負の電圧を直流バイアスを有する正
電圧に変換する。この電圧Ｖ３が、ＭＯＳＦＥＴ Ｔ４
のゲートに入力されることにより、ＭＯＳＦＥＴ Ｔ４
がオンし、検出抵抗Ｒ７に電流ｉ１を流す。この電流ｉ
１は、ＭＯＳＦＥＴ Ｔ４のゲート電圧にほぼ比例した
値となるため、抵抗Ｒ７には、結果としてシャント抵抗
Ｒｓにほぼ比例した電圧Ｖ４が発生する。
ることにより、Ｖ１の正負に関わらずＶ３を正の脈流電
圧とすることができる。つまり、オペアンプＯＰ１はシ
ャント抵抗Ｒｓの正負の電圧を直流バイアスを有する正
電圧に変換する。この電圧Ｖ３が、ＭＯＳＦＥＴ Ｔ４
のゲートに入力されることにより、ＭＯＳＦＥＴ Ｔ４
がオンし、検出抵抗Ｒ７に電流ｉ１を流す。この電流ｉ
１は、ＭＯＳＦＥＴ Ｔ４のゲート電圧にほぼ比例した
値となるため、抵抗Ｒ７には、結果としてシャント抵抗
Ｒｓにほぼ比例した電圧Ｖ４が発生する。
【０００８】従って、ブリッジインバータの交流出力端
子Ｕの電位検出値をブリッジインバータの主回路直流電
源の固定電位側（低圧側）にＭＯＳＦＥＴ Ｔ４を介し
て伝送することが可能になり、検出抵抗Ｒ７の両端電圧
Ｖ４からＵ相電流を検出することができる。
子Ｕの電位検出値をブリッジインバータの主回路直流電
源の固定電位側（低圧側）にＭＯＳＦＥＴ Ｔ４を介し
て伝送することが可能になり、検出抵抗Ｒ７の両端電圧
Ｖ４からＵ相電流を検出することができる。
【０００９】
【発明が解決しようとする課題】図６はＭＯＳＦＥＴ
Ｔ４の出力特性を示しており、ｉDはドレイン電流、Ｖ
DSはドレイン−ソース間電圧である。一般的に、ＭＯＳ
ＦＥＴの出力特性は、ゲート電圧が一定でもドレイン・
ソース間に高電圧を印加したときは大きな電流ｉAが流
れ、低電圧を印加したときは小さな電流ｉBが流れる。
図５において、検出電圧は抵抗Ｒ７の両端電圧Ｖ４であ
り、ＭＯＳＦＥＴ Ｔ４のドレイン・ソース間電圧によ
ってドレイン電流ｉDがｉA,ｉBというように変動する結
果、電圧Ｖ４も変動することとなる。また、図６に実線
及び破線で示すように、ゲート・ソース間電圧ＶGSがば
らついてもドレイン電流ｉDが変動し、これに伴って検
出抵抗Ｒ７の両端電圧Ｖ４が変動する。
Ｔ４の出力特性を示しており、ｉDはドレイン電流、Ｖ
DSはドレイン−ソース間電圧である。一般的に、ＭＯＳ
ＦＥＴの出力特性は、ゲート電圧が一定でもドレイン・
ソース間に高電圧を印加したときは大きな電流ｉAが流
れ、低電圧を印加したときは小さな電流ｉBが流れる。
図５において、検出電圧は抵抗Ｒ７の両端電圧Ｖ４であ
り、ＭＯＳＦＥＴ Ｔ４のドレイン・ソース間電圧によ
ってドレイン電流ｉDがｉA,ｉBというように変動する結
果、電圧Ｖ４も変動することとなる。また、図６に実線
及び破線で示すように、ゲート・ソース間電圧ＶGSがば
らついてもドレイン電流ｉDが変動し、これに伴って検
出抵抗Ｒ７の両端電圧Ｖ４が変動する。
【００１０】従って従来の回路では、主回路のＩＧＢＴ
のオンオフにより、ＭＯＳＦＥＴＴ４のドレイン・ソー
ス間電圧が変動すると（オンのときは小さく、オフのと
きにはブリッジインバータの入力電圧分高電圧にな
る）、結果的に抵抗Ｒ７の両端電圧Ｖ４が大きく変動
し、相電流検出値が変動するといった問題があった。ま
た、ＭＯＳＦＥＴのゲート電圧は素子によりばらつきが
あるため、相電流検出値もＭＯＳＦＥＴの個体によりば
らついてしまう不都合があった。
のオンオフにより、ＭＯＳＦＥＴＴ４のドレイン・ソー
ス間電圧が変動すると（オンのときは小さく、オフのと
きにはブリッジインバータの入力電圧分高電圧にな
る）、結果的に抵抗Ｒ７の両端電圧Ｖ４が大きく変動
し、相電流検出値が変動するといった問題があった。ま
た、ＭＯＳＦＥＴのゲート電圧は素子によりばらつきが
あるため、相電流検出値もＭＯＳＦＥＴの個体によりば
らついてしまう不都合があった。
【００１１】更に、検出するべき相電流は交流電圧であ
ることから、シャント抵抗Ｒｓに発生する電圧は正負両
極性の電圧となる。このため、オペアンプＯＰ１の駆動
電源として負電源が必要になり、装置の製造コストが高
くなるといった問題も発生する。加えて、高電圧を印加
したままＭＯＳＦＥＴ Ｔ４に電流を常時流すと、消費
電力が増大して伝送回路も大型化し、製造コストが増大
するといった問題があった。
ることから、シャント抵抗Ｒｓに発生する電圧は正負両
極性の電圧となる。このため、オペアンプＯＰ１の駆動
電源として負電源が必要になり、装置の製造コストが高
くなるといった問題も発生する。加えて、高電圧を印加
したままＭＯＳＦＥＴ Ｔ４に電流を常時流すと、消費
電力が増大して伝送回路も大型化し、製造コストが増大
するといった問題があった。
【００１２】そこで本発明は、相電流の高精度な検出が
可能であり、しかも、製造コストの低減が可能な電圧伝
送回路を提供しようとするものである。
可能であり、しかも、製造コストの低減が可能な電圧伝
送回路を提供しようとするものである。
【００１３】
【課題を解決するための手段】相電流検出値がＦＥＴの
ゲート特性やドレイン・ソース電圧によって変動するの
を解決するため、請求項１記載の発明は、ブリッジイン
バータの相電流が流れるシャント抵抗両端の正負の電圧
を第１のオペアンプにより直流バイアスを有する電圧に
変換し、この電圧を、ＦＥＴを介して固定電位を基準と
する検出抵抗両端電圧に変換して前記相電流を検出する
電流検出回路において、第１のオペアンプの出力信号が
入力される第２のオペアンプと、第２のオペアンプの帰
還回路にソース及びゲートが直列接続され、かつドレイ
ンが前記検出抵抗に接続される第１のＦＥＴと、第１及
び第２のオペアンプの正電源の正極と第１のＦＥＴのソ
ースとの間に接続される第１の抵抗とを備え、第２のオ
ペアンプにより第１のＦＥＴのゲート電圧を調整して第
１の抵抗の両端電圧を一定にするものである。これによ
り、第１の抵抗を流れる電流が検出抵抗に流れ、この電
流が一定になるように調整されるため、第１の抵抗及び
検出抵抗の精度で相電流の検出電圧が決定され、相電流
検出精度が第１のＦＥＴのゲート特性やドレイン・ソー
ス間電圧に影響されなくなる。
ゲート特性やドレイン・ソース電圧によって変動するの
を解決するため、請求項１記載の発明は、ブリッジイン
バータの相電流が流れるシャント抵抗両端の正負の電圧
を第１のオペアンプにより直流バイアスを有する電圧に
変換し、この電圧を、ＦＥＴを介して固定電位を基準と
する検出抵抗両端電圧に変換して前記相電流を検出する
電流検出回路において、第１のオペアンプの出力信号が
入力される第２のオペアンプと、第２のオペアンプの帰
還回路にソース及びゲートが直列接続され、かつドレイ
ンが前記検出抵抗に接続される第１のＦＥＴと、第１及
び第２のオペアンプの正電源の正極と第１のＦＥＴのソ
ースとの間に接続される第１の抵抗とを備え、第２のオ
ペアンプにより第１のＦＥＴのゲート電圧を調整して第
１の抵抗の両端電圧を一定にするものである。これによ
り、第１の抵抗を流れる電流が検出抵抗に流れ、この電
流が一定になるように調整されるため、第１の抵抗及び
検出抵抗の精度で相電流の検出電圧が決定され、相電流
検出精度が第１のＦＥＴのゲート特性やドレイン・ソー
ス間電圧に影響されなくなる。
【００１４】電流検出回路の消費電力を減少させるた
め、請求項２記載の発明は、ブリッジインバータの相電
流が流れるシャント抵抗両端の正負の電圧を第１のオペ
アンプにより直流バイアスを有する電圧に変換し、この
電圧を、固定電位を基準とする検出抵抗両端電圧に変換
して前記相電流を検出する電流検出回路において、第１
のオペアンプの出力信号が入力される第２のオペアンプ
と、 第２のオペアンプの帰還回路にソース及びゲート
が順次接続される第１及び第２のＦＥＴと、第１及び第
２のオペアンプの正電源の正極と第２のＦＥＴのソース
との間に接続される第１の抵抗と、第１のＦＥＴのドレ
インと前記検出抵抗との接続点に接続されるサンプルホ
ールド回路と、第２のＦＥＴと前記サンプルホールド回
路とを同期させて動作させる手段とを備えたものであ
る。これにより、高耐圧の第１のＦＥＴを電流が流れる
期間を短縮できるため、電流検出回路の消費電力を低減
することができる。
め、請求項２記載の発明は、ブリッジインバータの相電
流が流れるシャント抵抗両端の正負の電圧を第１のオペ
アンプにより直流バイアスを有する電圧に変換し、この
電圧を、固定電位を基準とする検出抵抗両端電圧に変換
して前記相電流を検出する電流検出回路において、第１
のオペアンプの出力信号が入力される第２のオペアンプ
と、 第２のオペアンプの帰還回路にソース及びゲート
が順次接続される第１及び第２のＦＥＴと、第１及び第
２のオペアンプの正電源の正極と第２のＦＥＴのソース
との間に接続される第１の抵抗と、第１のＦＥＴのドレ
インと前記検出抵抗との接続点に接続されるサンプルホ
ールド回路と、第２のＦＥＴと前記サンプルホールド回
路とを同期させて動作させる手段とを備えたものであ
る。これにより、高耐圧の第１のＦＥＴを電流が流れる
期間を短縮できるため、電流検出回路の消費電力を低減
することができる。
【００１５】ここで、請求項３記載の発明のように、第
２のＦＥＴと前記サンプルホールド回路とを同期させて
動作させる手段が、前記ブリッジインバータの主回路ス
イッチング素子の駆動信号（ゲート信号）に基づいて第
２のＦＥＴ及び前記サンプルホールド回路を動作させる
オンパルス発生手段を有する場合には、主回路スイッチ
ング素子の駆動信号をオンパルス発生手段の駆動信号と
しても利用することができる。
２のＦＥＴと前記サンプルホールド回路とを同期させて
動作させる手段が、前記ブリッジインバータの主回路ス
イッチング素子の駆動信号（ゲート信号）に基づいて第
２のＦＥＴ及び前記サンプルホールド回路を動作させる
オンパルス発生手段を有する場合には、主回路スイッチ
ング素子の駆動信号をオンパルス発生手段の駆動信号と
しても利用することができる。
【００１６】オペアンプの負電源を不要にするため、請
求項４記載の発明は、ブリッジインバータの相電流が流
れるシャント抵抗両端の正負の電圧を第１のオペアンプ
により直流バイアスを有する電圧に変換し、この電圧
を、固定電位を基準とする検出抵抗両端電圧に変換して
前記相電流を検出する電流検出回路において、第１のオ
ペアンプの出力端子が一方の入力端子に接続される第２
のオペアンプと、第２のオペアンプの出力端子がゲート
に接続され、ドレインが前記検出抵抗に接続される第１
のＦＥＴと、第１及び第２のオペアンプの正電源の正極
と第１のＦＥＴのソースとの間に接続され、かつゲート
とドレインが短絡された第２のＦＥＴと、ゲートが第２
のＦＥＴのゲートに接続され、ソースが前記正電源の正
極に接続されると共に、ドレインが第２のオペアンプの
他方の入力端子に接続される第３のＦＥＴと、第２のオ
ペアンプの他方の入力端子と第１及び第２のオペアンプ
の基準電位点との間に接続される第２の抵抗とを備え、
前記シャント抵抗の両端電圧が正の時は第１のオペアン
プを非反転増幅器として動作させると共に、前記シャン
ト抵抗の両端電圧が負の時は第１のオペアンプを反転増
幅器として動作させ、かつ、第２のオペアンプにより第
１のＦＥＴのゲート電圧を調整して前記検出抵抗を流れ
る電流を第２の抵抗を流れる電流に等しくするものであ
る。
求項４記載の発明は、ブリッジインバータの相電流が流
れるシャント抵抗両端の正負の電圧を第１のオペアンプ
により直流バイアスを有する電圧に変換し、この電圧
を、固定電位を基準とする検出抵抗両端電圧に変換して
前記相電流を検出する電流検出回路において、第１のオ
ペアンプの出力端子が一方の入力端子に接続される第２
のオペアンプと、第２のオペアンプの出力端子がゲート
に接続され、ドレインが前記検出抵抗に接続される第１
のＦＥＴと、第１及び第２のオペアンプの正電源の正極
と第１のＦＥＴのソースとの間に接続され、かつゲート
とドレインが短絡された第２のＦＥＴと、ゲートが第２
のＦＥＴのゲートに接続され、ソースが前記正電源の正
極に接続されると共に、ドレインが第２のオペアンプの
他方の入力端子に接続される第３のＦＥＴと、第２のオ
ペアンプの他方の入力端子と第１及び第２のオペアンプ
の基準電位点との間に接続される第２の抵抗とを備え、
前記シャント抵抗の両端電圧が正の時は第１のオペアン
プを非反転増幅器として動作させると共に、前記シャン
ト抵抗の両端電圧が負の時は第１のオペアンプを反転増
幅器として動作させ、かつ、第２のオペアンプにより第
１のＦＥＴのゲート電圧を調整して前記検出抵抗を流れ
る電流を第２の抵抗を流れる電流に等しくするものであ
る。
【００１７】 同様にオペアンプの負電源を不要にする
ため、請求項５記載の発明は、ブリッジインバータの相
電流が流れるシャント抵抗両端の正負の電圧を第１のオ
ペアンプにより直流バイアスを有する電圧に変換し、こ
の電圧を、固定電位を基準とする検出抵抗両端電圧に変
換して前記相電流を検出する電流検出回路において、第
１のオペアンプの出力信号が入力される第２のオペアン
プと、第２のオペアンプの帰還回路にソース及びゲート
が直列接続され、かつドレインが前記検出抵抗に接続さ
れる第１のＦＥＴと、第１及び第２のオペアンプの正電
源の正極と第１のＦＥＴのソースとの間に接続される第
１の抵抗と、第１及び第２のオペアンプの正電源に、前
記ブリッジインバータの上アームの駆動回路内のスイッ
チング素子を介して直列に接続される第１のコンデンサ
及び第１のダイオードと、第１のダイオードの両端に直
列接続される第２のコンデンサ及び第２のダイオードと
を備え、第２のコンデンサと第２のダイオードとの接続
点を第１及び第２のオペアンプの負電源端子に接続し、
第２のオペアンプにより第１のＦＥＴのゲート電圧を調
整して第１の抵抗の両端電圧を一定にするものである。
これにより、ブリッジインバータの上アームの主回路ス
イッチング素子のオンオフに伴って第２のコンデンサに
電荷が充電され、第２のコンデンサは各オペアンプの正
電源に対し負電圧となる。このため、第２のコンデンサ
を各オペアンプの負電源として利用することができる。
また、請求項６記載の発明は、ブリッジインバータの相
電流が流れるシャント抵抗両端の正負の電圧を直流バイ
アスを有する電圧に変換する手段と、この電圧を一方の
入力信号とするオペアンプと、このオペアンプの帰還回
路にソース及びゲートが直列接続され、かつドレインが
検出抵抗に接続される第１のＦＥＴと、前記オペアンプ
の正電源の正極と前記ＦＥＴのソースとの間に接続され
る第１の抵抗とを備え、前記オペアンプにより前記ＦＥ
Ｔのゲート電圧を調整して第１の抵抗の両端電圧を一定
にし、固定電位を基準とする前記検出抵抗両端の電圧を
前記相電流として検出するものである。
ため、請求項５記載の発明は、ブリッジインバータの相
電流が流れるシャント抵抗両端の正負の電圧を第１のオ
ペアンプにより直流バイアスを有する電圧に変換し、こ
の電圧を、固定電位を基準とする検出抵抗両端電圧に変
換して前記相電流を検出する電流検出回路において、第
１のオペアンプの出力信号が入力される第２のオペアン
プと、第２のオペアンプの帰還回路にソース及びゲート
が直列接続され、かつドレインが前記検出抵抗に接続さ
れる第１のＦＥＴと、第１及び第２のオペアンプの正電
源の正極と第１のＦＥＴのソースとの間に接続される第
１の抵抗と、第１及び第２のオペアンプの正電源に、前
記ブリッジインバータの上アームの駆動回路内のスイッ
チング素子を介して直列に接続される第１のコンデンサ
及び第１のダイオードと、第１のダイオードの両端に直
列接続される第２のコンデンサ及び第２のダイオードと
を備え、第２のコンデンサと第２のダイオードとの接続
点を第１及び第２のオペアンプの負電源端子に接続し、
第２のオペアンプにより第１のＦＥＴのゲート電圧を調
整して第１の抵抗の両端電圧を一定にするものである。
これにより、ブリッジインバータの上アームの主回路ス
イッチング素子のオンオフに伴って第２のコンデンサに
電荷が充電され、第２のコンデンサは各オペアンプの正
電源に対し負電圧となる。このため、第２のコンデンサ
を各オペアンプの負電源として利用することができる。
また、請求項６記載の発明は、ブリッジインバータの相
電流が流れるシャント抵抗両端の正負の電圧を直流バイ
アスを有する電圧に変換する手段と、この電圧を一方の
入力信号とするオペアンプと、このオペアンプの帰還回
路にソース及びゲートが直列接続され、かつドレインが
検出抵抗に接続される第１のＦＥＴと、前記オペアンプ
の正電源の正極と前記ＦＥＴのソースとの間に接続され
る第１の抵抗とを備え、前記オペアンプにより前記ＦＥ
Ｔのゲート電圧を調整して第１の抵抗の両端電圧を一定
にし、固定電位を基準とする前記検出抵抗両端の電圧を
前記相電流として検出するものである。
【００１８】
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は請求項１の発明に相当する第１実
施形態を示しており、図５と同一の構成要素には同一符
号を記してその説明を省略する。なお、以下の各実施形
態はブリッジインバータの１相分をそれぞれ表してあ
る。
態を説明する。図１は請求項１の発明に相当する第１実
施形態を示しており、図５と同一の構成要素には同一符
号を記してその説明を省略する。なお、以下の各実施形
態はブリッジインバータの１相分をそれぞれ表してあ
る。
【００１９】図１の実施形態では、第１のオペアンプＯ
Ｐ１の出力端子が第２のオペアンプＯＰ２の非反転入力
端子に接続されていると共に、オペアンプＯＰ２の帰還
回路には第１のＦＥＴとしての高耐圧のＭＯＳＦＥＴ
Ｔ４のゲート・ソースが直列に接続されている。また、
オペアンプＯＰ１，ＯＰ２の駆動電源である正電源Ｖ＋
の正極とＭＯＳＦＥＴ Ｔ４のソースとの間には、第１
の抵抗Ｒ６が接続されている。なお、ＭＯＳＦＥＴ Ｔ
４のドレインとインバータの主回路直流電源の負極Ｎと
の間には、前記同様に検出抵抗Ｒ７が接続されている。
Ｐ１の出力端子が第２のオペアンプＯＰ２の非反転入力
端子に接続されていると共に、オペアンプＯＰ２の帰還
回路には第１のＦＥＴとしての高耐圧のＭＯＳＦＥＴ
Ｔ４のゲート・ソースが直列に接続されている。また、
オペアンプＯＰ１，ＯＰ２の駆動電源である正電源Ｖ＋
の正極とＭＯＳＦＥＴ Ｔ４のソースとの間には、第１
の抵抗Ｒ６が接続されている。なお、ＭＯＳＦＥＴ Ｔ
４のドレインとインバータの主回路直流電源の負極Ｎと
の間には、前記同様に検出抵抗Ｒ７が接続されている。
【００２０】この回路において、シャント抵抗Ｒｓの電
圧はオペアンプＯＰ１により増幅され、電圧Ｖ５がオペ
アンプＯＰ２に入力される。オペアンプＯＰ２はボルテ
ージホロワであるため、抵抗Ｒ６に印加される電圧Ｖ６
が次の数式２で示される一定値になるようにＭＯＳＦＥ
Ｔ Ｔ４のゲート電圧を調整する。
圧はオペアンプＯＰ１により増幅され、電圧Ｖ５がオペ
アンプＯＰ２に入力される。オペアンプＯＰ２はボルテ
ージホロワであるため、抵抗Ｒ６に印加される電圧Ｖ６
が次の数式２で示される一定値になるようにＭＯＳＦＥ
Ｔ Ｔ４のゲート電圧を調整する。
【００２１】
【数２】Ｖ６＝Ｒ６×ｉ２＝Ｖ+−Ｒ５
【００２２】このとき、抵抗Ｒ７はＭＯＳＦＥＴ Ｔ４
を介して抵抗Ｒ６と直列に接続されているため、抵抗Ｒ
７にも抵抗Ｒ６と同じ電流ｉ２が流れる。従って、この
回路ではオペアンプＯＰ２によって抵抗Ｒ７に流れる電
流ｉ２が一定になるように調整することとなり、相電流
の検出電圧Ｖ４はＭＯＳＦＥＴＴ４のゲート特性やドレ
イン・ソース間電圧に影響されなくなる。
を介して抵抗Ｒ６と直列に接続されているため、抵抗Ｒ
７にも抵抗Ｒ６と同じ電流ｉ２が流れる。従って、この
回路ではオペアンプＯＰ２によって抵抗Ｒ７に流れる電
流ｉ２が一定になるように調整することとなり、相電流
の検出電圧Ｖ４はＭＯＳＦＥＴＴ４のゲート特性やドレ
イン・ソース間電圧に影響されなくなる。
【００２３】次に、図２は請求項２，３の発明に対応す
る第２実施形態を示している。なお、図１と同一の構成
要素には同一符号を付してある。この実施形態では、オ
ペアンプＯＰ２の帰還回路に、第２のＦＥＴとしての低
耐圧のＭＯＳＦＥＴ Ｔ３と、第１のＦＥＴとしての高
耐圧のＭＯＳＦＥＴ Ｔ４のソース及びゲートが順次、
直列に接続される。また、ＭＯＳＦＥＴ Ｔ３のゲート
にはパルス発生回路Ｐ１の出力端子が接続され、このパ
ルス発生回路Ｐ１の入力側は、一端が正電源Ｖ+の正極
に接続された抵抗Ｒ８の他端を介してゲート駆動回路Ｇ
ＤＵ１の入力側に接続されている。更に、前記抵抗Ｒ８
の他端と主回路直流電源の負極Ｎとの間にはＭＯＳＦＥ
ＴＴ９が接続され、そのゲート及びゲート駆動回路ＧＤ
Ｕ２の入力端子には駆動信号（ＩＧＢＴ Ｔ２のゲート
信号）が加えられている。
る第２実施形態を示している。なお、図１と同一の構成
要素には同一符号を付してある。この実施形態では、オ
ペアンプＯＰ２の帰還回路に、第２のＦＥＴとしての低
耐圧のＭＯＳＦＥＴ Ｔ３と、第１のＦＥＴとしての高
耐圧のＭＯＳＦＥＴ Ｔ４のソース及びゲートが順次、
直列に接続される。また、ＭＯＳＦＥＴ Ｔ３のゲート
にはパルス発生回路Ｐ１の出力端子が接続され、このパ
ルス発生回路Ｐ１の入力側は、一端が正電源Ｖ+の正極
に接続された抵抗Ｒ８の他端を介してゲート駆動回路Ｇ
ＤＵ１の入力側に接続されている。更に、前記抵抗Ｒ８
の他端と主回路直流電源の負極Ｎとの間にはＭＯＳＦＥ
ＴＴ９が接続され、そのゲート及びゲート駆動回路ＧＤ
Ｕ２の入力端子には駆動信号（ＩＧＢＴ Ｔ２のゲート
信号）が加えられている。
【００２４】検出抵抗Ｒ７の両端には、サンプルホール
ド回路ＳＵ１及びコンデンサＣ１が接続され、サンプル
ホールド回路ＳＵ１の入力側はパルス発生回路Ｐ２の出
力端子に接続されている。このパルス発生回路Ｐ２の入
力端子には、ゲート駆動回路ＧＤＵ２の駆動信号が入力
されている。上記パルス発生回路Ｐ１，Ｐ２は、タイマ
１，２と、タイマ２の入力側の否定回路と、タイマ１，
２の出力が加えられるアンド回路とから構成されてお
り、オン信号が入力されると一定の期間をおいて短時間
のオンパルスを発生する。
ド回路ＳＵ１及びコンデンサＣ１が接続され、サンプル
ホールド回路ＳＵ１の入力側はパルス発生回路Ｐ２の出
力端子に接続されている。このパルス発生回路Ｐ２の入
力端子には、ゲート駆動回路ＧＤＵ２の駆動信号が入力
されている。上記パルス発生回路Ｐ１，Ｐ２は、タイマ
１，２と、タイマ２の入力側の否定回路と、タイマ１，
２の出力が加えられるアンド回路とから構成されてお
り、オン信号が入力されると一定の期間をおいて短時間
のオンパルスを発生する。
【００２５】上記構成において、ゲート駆動回路ＧＤＵ
２の駆動信号によりＩＧＢＴ Ｔ２にゲート信号が入力
されると、パルス発生回路Ｐ１，Ｐ２を介して、ＭＯＳ
ＦＥＴ Ｔ３のゲートとサンプルホールド回路ＳＵ１の
入力端子に前記オンパルスが同期して入力される。この
とき、パルス発生回路Ｐ１のタイマの設定によってＭＯ
ＳＦＥＴ Ｔ３がオンする期間を主回路のＩＧＢＴにゲ
ート信号が入力された特定期間に等しくすることによ
り、高耐圧のＭＯＳＦＥＴ Ｔ４に電流が流れる期間を
短くすることができる。同時に、パルス発生回路Ｐ２の
出力信号によりサンプルホールド回路ＳＵ１を動作させ
ることで、抵抗Ｒ７の両端電圧Ｖ４をコンデンサＣ１に
よって保持し、検出することができる。
２の駆動信号によりＩＧＢＴ Ｔ２にゲート信号が入力
されると、パルス発生回路Ｐ１，Ｐ２を介して、ＭＯＳ
ＦＥＴ Ｔ３のゲートとサンプルホールド回路ＳＵ１の
入力端子に前記オンパルスが同期して入力される。この
とき、パルス発生回路Ｐ１のタイマの設定によってＭＯ
ＳＦＥＴ Ｔ３がオンする期間を主回路のＩＧＢＴにゲ
ート信号が入力された特定期間に等しくすることによ
り、高耐圧のＭＯＳＦＥＴ Ｔ４に電流が流れる期間を
短くすることができる。同時に、パルス発生回路Ｐ２の
出力信号によりサンプルホールド回路ＳＵ１を動作させ
ることで、抵抗Ｒ７の両端電圧Ｖ４をコンデンサＣ１に
よって保持し、検出することができる。
【００２６】この結果、高耐圧のＭＯＳＦＥＴ Ｔ４を
電流が流れる期間を短縮し、本発明の電流検出回路の消
費電力を低減することができる。更に、主回路のＩＧＢ
Ｔのスイッチング時に発生するノイズで誤検出しないよ
うに、パルス発生回路Ｐ２のタイマの設定により一定時
間をおいて検出値をサンプルホールドすることにより、
精度のよい相電流検出を行うことができる。
電流が流れる期間を短縮し、本発明の電流検出回路の消
費電力を低減することができる。更に、主回路のＩＧＢ
Ｔのスイッチング時に発生するノイズで誤検出しないよ
うに、パルス発生回路Ｐ２のタイマの設定により一定時
間をおいて検出値をサンプルホールドすることにより、
精度のよい相電流検出を行うことができる。
【００２７】図３は請求項４の発明に相当する第３実施
形態を示している。この実施形態は、相電流の正負（シ
ャント抵抗Ｒｓの両端電圧の正負）に応じてオペアンプ
ＯＰ１を非反転増幅器または反転増幅器として使い分け
るものであり、駆動電源は正電源Ｖ+のみとなってい
る。
形態を示している。この実施形態は、相電流の正負（シ
ャント抵抗Ｒｓの両端電圧の正負）に応じてオペアンプ
ＯＰ１を非反転増幅器または反転増幅器として使い分け
るものであり、駆動電源は正電源Ｖ+のみとなってい
る。
【００２８】まず、図３（Ａ）は相電流が正の場合の回
路構成であり、以下では図１との相違点を中心に説明す
る。図３（Ａ）において、相電流が正、すなわちシャン
ト抵抗Ｒｓの電圧が正の場合には、オペアンプＯＰ１の
反転入力端子に抵抗Ｒ９を介してシャント抵抗Ｒｓが接
続される。オペアンプＯＰ１は、非反転増幅器を構成す
るように抵抗Ｒ１０が帰還回路に接続されている。
路構成であり、以下では図１との相違点を中心に説明す
る。図３（Ａ）において、相電流が正、すなわちシャン
ト抵抗Ｒｓの電圧が正の場合には、オペアンプＯＰ１の
反転入力端子に抵抗Ｒ９を介してシャント抵抗Ｒｓが接
続される。オペアンプＯＰ１は、非反転増幅器を構成す
るように抵抗Ｒ１０が帰還回路に接続されている。
【００２９】正電源Ｖ+の両端には第３のＦＥＴとして
のＭＯＳＦＥＴ Ｔ７と第２の抵抗としての抵抗Ｒ１１
との直列回路が接続されていると共に、オペアンプＯＰ
２の反転入力端子にはオペアンプＯＰ１の出力端子が接
続され、オペアンプＯＰ２の非反転入力端子にはＭＯＳ
ＦＥＴ Ｔ７と抵抗Ｒ１１との接続点が接続されてい
る。また、第１のＦＥＴであるＭＯＳＦＥＴ Ｔ４のソ
ースと正電源Ｖ+の正極との間には第２のＦＥＴである
ＭＯＳＦＥＴ Ｔ８が接続され、ＭＯＳＦＥＴ Ｔ８のゲ
ートはドレインと短絡されてＭＯＳＦＥＴ Ｔ７のゲー
トに接続されている。
のＭＯＳＦＥＴ Ｔ７と第２の抵抗としての抵抗Ｒ１１
との直列回路が接続されていると共に、オペアンプＯＰ
２の反転入力端子にはオペアンプＯＰ１の出力端子が接
続され、オペアンプＯＰ２の非反転入力端子にはＭＯＳ
ＦＥＴ Ｔ７と抵抗Ｒ１１との接続点が接続されてい
る。また、第１のＦＥＴであるＭＯＳＦＥＴ Ｔ４のソ
ースと正電源Ｖ+の正極との間には第２のＦＥＴである
ＭＯＳＦＥＴ Ｔ８が接続され、ＭＯＳＦＥＴ Ｔ８のゲ
ートはドレインと短絡されてＭＯＳＦＥＴ Ｔ７のゲー
トに接続されている。
【００３０】この実施形態において、シャント抵抗Ｒｓ
の電圧Ｖ１は、非反転増幅器としてのオペアンプＯＰ１
に差動入力され、増幅されてオペアンプＯＰ２に入力さ
れる。オペアンプＯＰ２は、その出力電圧がオペアンプ
ＯＰ１の出力電圧と一致するように、抵抗Ｒ１１に一定
電流ｉ３を流す。このときＭＯＳＦＥＴ Ｔ７のゲート
電圧は、オペアンプＯＰ２により、ＭＯＳＦＥＴ Ｔ４
のゲートとＭＯＳＦＥＴ Ｔ８のゲートを介して電流ｉ
３を流すように調整される。ＭＯＳＦＥＴ Ｔ８，Ｔ７
のゲートは短絡されているため、結果としてＭＯＳＦＥ
Ｔ Ｔ８にも同じ電流ｉ３が流れる。このＭＯＳＦＥＴ
Ｔ８にはＭＯＳＦＥＴ Ｔ４を介して検出抵抗Ｒ７が直
列に接続されているので、抵抗Ｒ７にも電流ｉ３が流れ
る。
の電圧Ｖ１は、非反転増幅器としてのオペアンプＯＰ１
に差動入力され、増幅されてオペアンプＯＰ２に入力さ
れる。オペアンプＯＰ２は、その出力電圧がオペアンプ
ＯＰ１の出力電圧と一致するように、抵抗Ｒ１１に一定
電流ｉ３を流す。このときＭＯＳＦＥＴ Ｔ７のゲート
電圧は、オペアンプＯＰ２により、ＭＯＳＦＥＴ Ｔ４
のゲートとＭＯＳＦＥＴ Ｔ８のゲートを介して電流ｉ
３を流すように調整される。ＭＯＳＦＥＴ Ｔ８，Ｔ７
のゲートは短絡されているため、結果としてＭＯＳＦＥ
Ｔ Ｔ８にも同じ電流ｉ３が流れる。このＭＯＳＦＥＴ
Ｔ８にはＭＯＳＦＥＴ Ｔ４を介して検出抵抗Ｒ７が直
列に接続されているので、抵抗Ｒ７にも電流ｉ３が流れ
る。
【００３１】つまり、この回路の場合、オペアンプＯＰ
２によって抵抗Ｒ７に流れる電流ｉ３が一定になるよう
に調整しているため、検出電圧Ｖ４はＭＯＳＦＥＴ Ｔ
４のゲート特性やドレイン・ソース間電圧に影響されな
くなる。また、オペアンプＯＰ１，ＯＰ２はその基準電
位がすべて正電源Ｖ+のグラウンド端子ＧＮＤで統一さ
れて動作しているため、検出精度として正電源Ｖ+の電
圧精度が影響せず、より高精度の検出が可能になる。更
に、各オペアンプＯＰ１，ＯＰ２にとって負の駆動電源
が不要になるので、回路装置の小型化、製造コストの低
減が可能である。
２によって抵抗Ｒ７に流れる電流ｉ３が一定になるよう
に調整しているため、検出電圧Ｖ４はＭＯＳＦＥＴ Ｔ
４のゲート特性やドレイン・ソース間電圧に影響されな
くなる。また、オペアンプＯＰ１，ＯＰ２はその基準電
位がすべて正電源Ｖ+のグラウンド端子ＧＮＤで統一さ
れて動作しているため、検出精度として正電源Ｖ+の電
圧精度が影響せず、より高精度の検出が可能になる。更
に、各オペアンプＯＰ１，ＯＰ２にとって負の駆動電源
が不要になるので、回路装置の小型化、製造コストの低
減が可能である。
【００３２】図３（Ｂ）は相電流が負の場合（シャント
抵抗Ｒｓの電圧が負電圧の場合）であり、この場合には
シャント抵抗Ｒｓの一端が抵抗Ｒ１２を介してオペアン
プＯＰ１の反転入力端子に接続され、その帰還回路に抵
抗Ｒ１３が接続されて反転増幅器が構成される。その動
作はオペアンプＯＰ１の入力電圧の極性が変わるだけで
図３（Ａ）と実質上同一であるため、説明を省略する。
抵抗Ｒｓの電圧が負電圧の場合）であり、この場合には
シャント抵抗Ｒｓの一端が抵抗Ｒ１２を介してオペアン
プＯＰ１の反転入力端子に接続され、その帰還回路に抵
抗Ｒ１３が接続されて反転増幅器が構成される。その動
作はオペアンプＯＰ１の入力電圧の極性が変わるだけで
図３（Ａ）と実質上同一であるため、説明を省略する。
【００３３】次いで、図４は本発明の第４実施形態を示
すものであり、図１と同一の構成要素には同一符号を付
してある。この実施形態の図１との相違点を主に説明す
ると、正電源Ｖ+の両端にゲート駆動回路ＧＤＵ１のＭ
ＯＳＦＥＴ Ｔ５と第１のコンデンサＣ３と第１のダイ
オードＤ２とが直列に接続され、ダイオードＤ２の両端
に第２のコンデンサＣ２と第２のダイオードＤ１との直
列回路が接続されている。そして、コンデンサＣ２とダ
イオードＤ１との接続点は各オペアンプＯＰ１，ＯＰ２
の負電源端子及び抵抗Ｒ４の一端に接続されている。な
お、この実施形態でも図１、図２における負電源Ｖ-が
省略されている。
すものであり、図１と同一の構成要素には同一符号を付
してある。この実施形態の図１との相違点を主に説明す
ると、正電源Ｖ+の両端にゲート駆動回路ＧＤＵ１のＭ
ＯＳＦＥＴ Ｔ５と第１のコンデンサＣ３と第１のダイ
オードＤ２とが直列に接続され、ダイオードＤ２の両端
に第２のコンデンサＣ２と第２のダイオードＤ１との直
列回路が接続されている。そして、コンデンサＣ２とダ
イオードＤ１との接続点は各オペアンプＯＰ１，ＯＰ２
の負電源端子及び抵抗Ｒ４の一端に接続されている。な
お、この実施形態でも図１、図２における負電源Ｖ-が
省略されている。
【００３４】この実施形態において、ゲート駆動回路Ｇ
ＤＵ１のＭＯＳＦＥＴ Ｔ５がオンしたときには、正電
源Ｖ+→ＭＯＳＦＥＴ Ｔ５→コンデンサＣ３→ダイオー
ドＤ２の経路で第１のコンデンサＣ３に電荷が充電され
る。次に、ＭＯＳＦＥＴ Ｔ６がオンすると、コンデン
サＣ３→ＭＯＳＦＥＴ Ｔ６→コンデンサＣ２→ダイオ
ードＤ１の経路で第２のコンデンサＣ２に電荷が充電さ
れる。このときコンデンサＣ２の電位は、正電源Ｖ+に
対し負電圧となる。このため、コンデンサＣ２を各オペ
アンプＯＰ１，ＯＰ２の負電源として利用することがで
きる。
ＤＵ１のＭＯＳＦＥＴ Ｔ５がオンしたときには、正電
源Ｖ+→ＭＯＳＦＥＴ Ｔ５→コンデンサＣ３→ダイオー
ドＤ２の経路で第１のコンデンサＣ３に電荷が充電され
る。次に、ＭＯＳＦＥＴ Ｔ６がオンすると、コンデン
サＣ３→ＭＯＳＦＥＴ Ｔ６→コンデンサＣ２→ダイオ
ードＤ１の経路で第２のコンデンサＣ２に電荷が充電さ
れる。このときコンデンサＣ２の電位は、正電源Ｖ+に
対し負電圧となる。このため、コンデンサＣ２を各オペ
アンプＯＰ１，ＯＰ２の負電源として利用することがで
きる。
【００３５】なお、上記各実施形態において、主回路ス
イッチング素子はＩＧＢＴに限定されるものではない。
また、ＭＯＳＦＥＴ Ｔ４，Ｔ７，Ｔ８等に代えて接合
形ＦＥＴを用いることもできる。更に、上記各実施形態
では、本発明をブリッジインバータの相電流検出に適用
した場合を説明したが、これ以外でも、駆動電源のＧＮ
Ｄ端子を基準に変動する電圧情報を、同様な回路で主回
路電源の低圧側端子などに伝送し、検出する用途にも適
用可能である。
イッチング素子はＩＧＢＴに限定されるものではない。
また、ＭＯＳＦＥＴ Ｔ４，Ｔ７，Ｔ８等に代えて接合
形ＦＥＴを用いることもできる。更に、上記各実施形態
では、本発明をブリッジインバータの相電流検出に適用
した場合を説明したが、これ以外でも、駆動電源のＧＮ
Ｄ端子を基準に変動する電圧情報を、同様な回路で主回
路電源の低圧側端子などに伝送し、検出する用途にも適
用可能である。
【００３６】
【発明の効果】請求項１記載の発明によれば、ＦＥＴの
ドレイン・ソース電圧によって検出電圧が変動しないた
め、高精度に相電流を検出することができる。また、Ｆ
ＥＴのゲート特性に影響されることなく直列抵抗と駆動
電源電圧値の精度のみに依存して検出電圧精度が決定さ
れるため、個体間のばらつきが小さく、量産時の歩留ま
りが向上して製品コストが低下する。
ドレイン・ソース電圧によって検出電圧が変動しないた
め、高精度に相電流を検出することができる。また、Ｆ
ＥＴのゲート特性に影響されることなく直列抵抗と駆動
電源電圧値の精度のみに依存して検出電圧精度が決定さ
れるため、個体間のばらつきが小さく、量産時の歩留ま
りが向上して製品コストが低下する。
【００３７】請求項２または３記載の発明によれば、高
耐圧のＦＥＴに電流が流れる時間を短縮できるので、検
出回路の消費電力が減少し、回路が小形かつ安価にな
る。特に請求項３の発明では、主回路素子のスイッチン
グノイズの影響を低減できるため、より高精度の検出が
可能になる。
耐圧のＦＥＴに電流が流れる時間を短縮できるので、検
出回路の消費電力が減少し、回路が小形かつ安価にな
る。特に請求項３の発明では、主回路素子のスイッチン
グノイズの影響を低減できるため、より高精度の検出が
可能になる。
【００３８】請求項４または５記載の発明によれば、オ
ペアンプを単一電源で動作させるため、負電源を構成す
るためのスイッチング電源が不要となり、装置が小形か
つ安価になる。特に請求項４の発明では、オペアンプの
基準電位はすべて正電源のＧＮＤ端子により共通してい
て検出精度に正電源の電圧精度が影響しないため、より
高精度に電流を検出することができる。
ペアンプを単一電源で動作させるため、負電源を構成す
るためのスイッチング電源が不要となり、装置が小形か
つ安価になる。特に請求項４の発明では、オペアンプの
基準電位はすべて正電源のＧＮＤ端子により共通してい
て検出精度に正電源の電圧精度が影響しないため、より
高精度に電流を検出することができる。
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第２実施形態を示す回路図である。
【図３】本発明の第３実施形態を示す回路図である。
【図４】本発明の第４実施形態を示す回路図である。
【図５】従来技術を示す回路図である。
【図６】ＭＯＳＦＥＴの動作説明図である。
Ｔ１，Ｔ２ ＩＧＢＴ
Ｔ３〜Ｔ９ ＭＯＳＦＥＴ
Ｒ１〜Ｒ１３ 抵抗
Ｒｓ 検出抵抗
ＯＰ１，ＯＰ２ オペアンプ
ＧＤＵ１，ＧＤＵ２ ゲート駆動回路
Ｐ１，Ｐ２ パルス発生回路
ＳＵ１ サンプルホールド回路
Ｃ１〜Ｃ３ コンデンサ
Ｄ１，Ｄ２ ダイオード
Ｖ+,Ｖ- 電源
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 19/00 - 19/32
H02M 7/5387
Claims (6)
- 【請求項１】 ブリッジインバータの相電流が流れるシ
ャント抵抗両端の正負の電圧を第１のオペアンプにより
直流バイアスを有する電圧に変換し、この電圧を、固定
電位を基準とする検出抵抗両端電圧に変換して前記相電
流を検出する電流検出回路において、 第１のオペアンプの出力信号が入力される第２のオペア
ンプと、 第２のオペアンプの帰還回路にソース及びゲートが直列
接続され、かつドレインが前記検出抵抗に接続される第
１のＦＥＴと、 第１及び第２のオペアンプの正電源の正極と第１のＦＥ
Ｔのソースとの間に接続される第１の抵抗とを備え、 第２のオペアンプにより第１のＦＥＴのゲート電圧を調
整して第１の抵抗の両端電圧を一定にすることを特徴と
する電流検出回路。 - 【請求項２】 ブリッジインバータの相電流が流れるシ
ャント抵抗両端の正負の電圧を第１のオペアンプにより
直流バイアスを有する電圧に変換し、この電圧を、固定
電位を基準とする検出抵抗両端電圧に変換して前記相電
流を検出する電流検出回路において、 第１のオペアンプの出力信号が入力される第２のオペア
ンプと、 第２のオペアンプの帰還回路にソース及びゲートが順次
接続される第１及び第２のＦＥＴと、 第１及び第２のオペアンプの正電源の正極と第２のＦＥ
Ｔのソースとの間に接続される第１の抵抗と、 第１のＦＥＴのドレインと前記検出抵抗との接続点に接
続されるサンプルホールド回路と、 第２のＦＥＴと前記サンプルホールド回路とを同期させ
て動作させる手段と、を備えたことを特徴とする電流検
出回路。 - 【請求項３】 請求項２記載の電流検出回路において、 第２のＦＥＴと前記サンプルホールド回路とを同期させ
て動作させる手段が、前記ブリッジインバータの主回路
スイッチング素子の駆動信号に基づいて第２のＦＥＴ及
び前記サンプルホールド回路を動作させるオンパルス発
生手段を有することを特徴とする電流検出回路。 - 【請求項４】 ブリッジインバータの相電流が流れるシ
ャント抵抗両端の正負の電圧を第１のオペアンプにより
直流バイアスを有する電圧に変換し、この電圧を、固定
電位を基準とする検出抵抗両端電圧に変換して前記相電
流を検出する電流検出回路において、 第１のオペアンプの出力端子が一方の入力端子に接続さ
れる第２のオペアンプと、 第２のオペアンプの出力端子がゲートに接続され、ドレ
インが前記検出抵抗に接続される第１のＦＥＴと、 第１及び第２のオペアンプの正電源の正極と第１のＦＥ
Ｔのソースとの間に接続され、かつゲートとドレインが
短絡された第２のＦＥＴと、 ゲートが第２のＦＥＴのゲートに接続され、ソースが前
記正電源の正極に接続されると共に、ドレインが第２の
オペアンプの他方の入力端子に接続される第３のＦＥＴ
と、 第２のオペアンプの他方の入力端子と第１及び第２のオ
ペアンプの基準電位点との間に接続される第２の抵抗と
を備え、 前記シャント抵抗の両端電圧が正の時は第１のオペアン
プを非反転増幅器として動作させると共に、前記シャン
ト抵抗の両端電圧が負の時は第１のオペアンプを反転増
幅器として動作させ、かつ、第２のオペアンプにより第
１のＦＥＴのゲート電圧を調整して前記検出抵抗を流れ
る電流を第２の抵抗を流れる電流に等しくすることを特
徴とする電流検出回路。 - 【請求項５】 ブリッジインバータの相電流が流れるシ
ャント抵抗両端の正負の電圧を第１のオペアンプにより
直流バイアスを有する電圧に変換し、この電圧を、固定
電位を基準とする検出抵抗両端電圧に変換して前記相電
流を検出する電流検出回路において、 第１のオペアンプの出力信号が入力される第２のオペア
ンプと、 第２のオペアンプの帰還回路にソース及びゲートが直列
接続され、かつドレインが前記検出抵抗に接続される第
１のＦＥＴと、 第１及び第２のオペアンプの正電源の正極と第１のＦＥ
Ｔのソースとの間に接続される第１の抵抗と、 第１及び第２のオペアンプの正電源に、前記ブリッジイ
ンバータの上アームの駆動回路内のスイッチング素子を
介して直列に接続される第１のコンデンサ及び第１のダ
イオードと、 第１のダイオードの両端に直列接続される第２のコンデ
ンサ及び第２のダイオードとを備え、 第２のコンデンサと第２のダイオードとの接続点を第１
及び第２のオペアンプの負電源端子に接続し、 第２のオペアンプにより第１のＦＥＴのゲート電圧を調
整して第１の抵抗の両端電圧を一定にすることを特徴と
する電流検出回路。 - 【請求項６】 ブリッジインバータの相電流が流れるシ
ャント抵抗両端の正負の電圧を直流バイアスを有する電
圧に変換する手段と、 この電圧を一方の入力信号とするオペアンプと、 このオペアンプの帰還回路にソース及びゲートが直列接
続され、かつドレインが検出抵抗に接続されるＦＥＴ
と、 前記オペアンプの正電源の正極と前記ＦＥＴのソースと
の間に接続される第１の抵抗とを備え、 前記オペアンプにより前記ＦＥＴのゲート電圧を調整し
て第１の抵抗の両端電圧を一定にし、固定電位を基準と
する前記検出抵抗両端の電圧を前記相電流として検出す
ることを特徴とする電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27453996A JP3431119B2 (ja) | 1996-10-17 | 1996-10-17 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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