JPS59215121A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPS59215121A JPS59215121A JP58089590A JP8959083A JPS59215121A JP S59215121 A JPS59215121 A JP S59215121A JP 58089590 A JP58089590 A JP 58089590A JP 8959083 A JP8959083 A JP 8959083A JP S59215121 A JPS59215121 A JP S59215121A
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- JP
- Japan
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- output
- voltage
- current flowing
- input
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１産業上の利用分野」
この発明は、ＭＯＳＦＥＴやバイボーラトランジスタを
用い／こハノファ回路に関する。
用い／こハノファ回路に関する。
［背尤１技術とその問題点」
ハノノア回路としては従来第１図に示すよ４うな同路が
用いられていた。第１図において１は入カＷ：Ａ：子で
ある。人力端子１は、ＭＯＳＦＥＴ２のゲ−１・に接続
さえ′ｌる。３はＭＯＳＦＥＴ２のソース電流路を形成
するＭＯＳＦＥＴＴあり、４はＭＯＳＦＥＴ３のバイア
ス電圧源である。５は、この回路の電源端子である。６
は、出力端子であシ、この出力端子６はＭＯＳＦＥＴ２
のソースとＭＯＳＦＥＴ３のドレインの接続点から導出
され、この出力端子６には、液晶などの負荷容量７が接
続されている。
用いられていた。第１図において１は入カＷ：Ａ：子で
ある。人力端子１は、ＭＯＳＦＥＴ２のゲ−１・に接続
さえ′ｌる。３はＭＯＳＦＥＴ２のソース電流路を形成
するＭＯＳＦＥＴＴあり、４はＭＯＳＦＥＴ３のバイア
ス電圧源である。５は、この回路の電源端子である。６
は、出力端子であシ、この出力端子６はＭＯＳＦＥＴ２
のソースとＭＯＳＦＥＴ３のドレインの接続点から導出
され、この出力端子６には、液晶などの負荷容量７が接
続されている。
この第１図に示すバツファ回路の入力端子１に第２図Ａ
に示すパルス入力電圧ＶＩＮが供給されると、その立ち
上がりの場合、ＭＯＳＦＥＴ２のゲー１・ソース間電圧
ＶＧｓが高くなるので、負荷容量７には、相互コンダク
タンスｇｍに比列した電流か流れる。したがって、入力
の立ち上がりに対しては、出力が速く応答する。次に入
力電圧ＶＩＮの立ち下がりにおいては、ＭＯＳＦＥＴ２
のゲートソース間電圧■ＧＳが０となるので、負荷容量
７の放電は、第１図に示すＭＯＳＦＥＴ３を流れる電流
工。によって行なわれる。ここで放電に要する時間（第
２図Ｂに示す）Δｔは、負荷容量７の値をＣ。とすると
、Δｔ・＝ＣＯＶＩＮ ・゜・Δｔ”””ＶＩＮ ■０ となる。すなわち、出力電圧ＶＯＵＴは、第２図Ｂに示
すように、立下りがなまったものと々る。そこで、放電
にヅする時間Δｔを短くシ、立ち下がシの１１１Ｊ間を
短くするためには、電流１０を大きくする必要かある。
に示すパルス入力電圧ＶＩＮが供給されると、その立ち
上がりの場合、ＭＯＳＦＥＴ２のゲー１・ソース間電圧
ＶＧｓが高くなるので、負荷容量７には、相互コンダク
タンスｇｍに比列した電流か流れる。したがって、入力
の立ち上がりに対しては、出力が速く応答する。次に入
力電圧ＶＩＮの立ち下がりにおいては、ＭＯＳＦＥＴ２
のゲートソース間電圧■ＧＳが０となるので、負荷容量
７の放電は、第１図に示すＭＯＳＦＥＴ３を流れる電流
工。によって行なわれる。ここで放電に要する時間（第
２図Ｂに示す）Δｔは、負荷容量７の値をＣ。とすると
、Δｔ・＝ＣＯＶＩＮ ・゜・Δｔ”””ＶＩＮ ■０ となる。すなわち、出力電圧ＶＯＵＴは、第２図Ｂに示
すように、立下りがなまったものと々る。そこで、放電
にヅする時間Δｔを短くシ、立ち下がシの１１１Ｊ間を
短くするためには、電流１０を大きくする必要かある。
しかしながら、電流Ｉ。の値を大きくすると、電流１ｏ
が不要な立上り時でもこれを流すことになり、消費電力
の増大が生じる問題点があった。
が不要な立上り時でもこれを流すことになり、消費電力
の増大が生じる問題点があった。
１発明の目的」
この発明は、周波数特性がすぐれ、しかも消費電力の少
ないハノファ回路の提供を目的とするものである。
ないハノファ回路の提供を目的とするものである。
］発明の概要」
この発明は、人力電圧が制御電極に供給され出力電極に
負荷容量及び電流源が接続されたバツファ回路において
、制御電極と出力電極との間の電位差を検出し、この検
出により電位差が一定となるようにしたバツファ回路で
ある。
負荷容量及び電流源が接続されたバツファ回路において
、制御電極と出力電極との間の電位差を検出し、この検
出により電位差が一定となるようにしたバツファ回路で
ある。
［実施例−１
この発明の実施例について図面を参照して説明する。第
３図がこの発明の一実施例を示し、第３図において１が
入力端子である。入力端子１はＮチャンネルのテイプレ
ツション型ＭＯＳＦＥＴ２のゲートに接続されるととも
に、レベル比較器８の一方の入力端子に接続される。３
は、ＭＯＳＦＥＴ２のソース電流路を形成するＭＯＳＦ
ＥＴである。
３図がこの発明の一実施例を示し、第３図において１が
入力端子である。入力端子１はＮチャンネルのテイプレ
ツション型ＭＯＳＦＥＴ２のゲートに接続されるととも
に、レベル比較器８の一方の入力端子に接続される。３
は、ＭＯＳＦＥＴ２のソース電流路を形成するＭＯＳＦ
ＥＴである。
９及び１０は、ＭＯＳＦＥＴ３のゲートバイアス電圧を
形成するために、電源端子５及び接地間に直列に挿入さ
れた抵抗器である。ＭＯＳＦＥＴ２のソースとＭＯＳＦ
ＥＴ３のドレインの接続点が出力端子６として導出され
るとともに、レベル比較器８の他方の入力端子に接続さ
れる。レベル比較器８の出力は，ＭＯＳＦＥＴ３のゲー
トに供給される。
形成するために、電源端子５及び接地間に直列に挿入さ
れた抵抗器である。ＭＯＳＦＥＴ２のソースとＭＯＳＦ
ＥＴ３のドレインの接続点が出力端子６として導出され
るとともに、レベル比較器８の他方の入力端子に接続さ
れる。レベル比較器８の出力は，ＭＯＳＦＥＴ３のゲー
トに供給される。
レベル比較器８は、入力端子１からの入力電圧と出力端
子６からの出力電圧との電位差を検出するものである。
子６からの出力電圧との電位差を検出するものである。
ここで、入力電圧をＶ，出力電Ｉｎ
圧を■とすると、（■１ｎ＞Ｖｏｕ０）の時にレベルＯ
ｕｔ 比較器８の出力電圧は低レベルとなる。しだがって，Ｍ
ＯＳＦＥＴ３のゲートに加わる電圧が低レベルになり、
ＭＯＳＦＥＴ３を流れる電流は微小となる。一方、（Ｖ
１ｎ〈■ｏｕｔ）の場合、レベル比較器８の出力電圧は
高レベルとなる。したがって、ＭＯＳＦＥＴ３のゲート
へのドライブ電圧が高くなり、ＭＯＳＩ”ＥＴ３を流れ
る電流が大きくなる。このように、レベル比較器８ぱ入
力電圧と出力電圧との電位差を検出し、ＭＯＳＦＥＴ３
を流れる電流を制御する。
ｕｔ 比較器８の出力電圧は低レベルとなる。しだがって，Ｍ
ＯＳＦＥＴ３のゲートに加わる電圧が低レベルになり、
ＭＯＳＦＥＴ３を流れる電流は微小となる。一方、（Ｖ
１ｎ〈■ｏｕｔ）の場合、レベル比較器８の出力電圧は
高レベルとなる。したがって、ＭＯＳＦＥＴ３のゲート
へのドライブ電圧が高くなり、ＭＯＳＩ”ＥＴ３を流れ
る電流が大きくなる。このように、レベル比較器８ぱ入
力電圧と出力電圧との電位差を検出し、ＭＯＳＦＥＴ３
を流れる電流を制御する。
ここで、負荷容量を出力端子６に接続し、パルス電圧を
人力端子１から供給した場合について説明する。人カパ
ルスが立ち上がると、（Ｖ１ｎ＞Ｖｏｕｔ）の関係とな
る。この関係ではレベル比較器８の出力は低レベルとな
り、抵抗器９及び１０で分圧された電圧のみがＭＯＳＦ
ＥＴ３のゲートに加わるために，ＭＯＳＦＥ，Ｔ３を流
れる電流は微小となる。
人力端子１から供給した場合について説明する。人カパ
ルスが立ち上がると、（Ｖ１ｎ＞Ｖｏｕｔ）の関係とな
る。この関係ではレベル比較器８の出力は低レベルとな
り、抵抗器９及び１０で分圧された電圧のみがＭＯＳＦ
ＥＴ３のゲートに加わるために，ＭＯＳＦＥ，Ｔ３を流
れる電流は微小となる。
したがって，ＭＯＳＦＥＴ２を流れる電流の殆んどか負
荷容量の充電に寄与する。捷だ、入力パルスか＼′ｌ．
トがると（”ｉｎ（Ｖｏｕｔ）の関係となり、このＭＯ
ＳＦＥＴ２がオフ状態となると共にレベル比較器８の出
力は高レベルとなり、ＭＯＳＦＥＴ３を流７１る電流が
大きくなる。このＭＯＳＦＥＴ３を流れる電流によって
負荷容量が放電される。
荷容量の充電に寄与する。捷だ、入力パルスか＼′ｌ．
トがると（”ｉｎ（Ｖｏｕｔ）の関係となり、このＭＯ
ＳＦＥＴ２がオフ状態となると共にレベル比較器８の出
力は高レベルとなり、ＭＯＳＦＥＴ３を流７１る電流が
大きくなる。このＭＯＳＦＥＴ３を流れる電流によって
負荷容量が放電される。
第４図は、レベル比較器としてＭＯＳＦＥＴ１１及び１
２からなる差動アンプを用いた例である。
２からなる差動アンプを用いた例である。
人力端子１がＭＯＳＦＥＴ１１のゲートに接続され、出
力端子６がＭＯＳＦＥＴＩ２のゲートに接続される。Ｍ
ＯＳＦＥＴＩ１及びＭＯＳＦＥＴ１２のソース共通接続
点に定電流源１３が接続され、ＭＯＳＦＥＴ１１のドレ
インが負荷抵抗１４を介して電源端子５に接続されると
共に、抵抗９及び１０の直列回路の一端に接続される。
力端子６がＭＯＳＦＥＴＩ２のゲートに接続される。Ｍ
ＯＳＦＥＴＩ１及びＭＯＳＦＥＴ１２のソース共通接続
点に定電流源１３が接続され、ＭＯＳＦＥＴ１１のドレ
インが負荷抵抗１４を介して電源端子５に接続されると
共に、抵抗９及び１０の直列回路の一端に接続される。
（■１ｎ〉■ｏｕＬ）の場合、ＭＯＳＦＥＴ１１のドレ
イン電圧が低レベルになるので、ＭＯＳＦＥＴ３のゲー
１・に加わる電圧が低レベルとなり、ＭＯＳＦＥＴ３を
流れる電流が微少となる。（■１ｎ＜Ｖｏｕｔ）の場合
，ＭＯＳＦＥＴ１１のドレイン電圧が高くなるので、Ｍ
ＯＳＦＥＴ３を流れる電流が大きくなる。
イン電圧が低レベルになるので、ＭＯＳＦＥＴ３のゲー
１・に加わる電圧が低レベルとなり、ＭＯＳＦＥＴ３を
流れる電流が微少となる。（■１ｎ＜Ｖｏｕｔ）の場合
，ＭＯＳＦＥＴ１１のドレイン電圧が高くなるので、Ｍ
ＯＳＦＥＴ３を流れる電流が大きくなる。
このように、ＭＯＳＦＥＴＩ１及び１２からなる差−動
アンプがレベル比較器として動作する。
アンプがレベル比較器として動作する。
ＭＯＳＦＥＴ２としテ１７ハ７スメ７１−型ＭＯＳ１”
ＥＴを使用した’Ｗ合、ゲート・ノース間にスレシホー
ルド電圧■Ｌｈが存在する。したがって、入ヵ電圧Ｖと
出力電圧Ｖ。ｕｔは、スレシホールド電圧１ｎ ■ｔｈの分だけ差を持つことになる。そこで、この発明
の他の実施例は入力電圧■ｉｎに対してＭＯＳＦＥＴ２
のスレシホールド電圧Ｖｔｈに等しい電圧を重畳するた
めに、第５図に示すように入力端子１とレベル比較器８
の一方の入力．端子との間に、ＭＯＳＦＥＴ２のスレシ
ホールド電圧”ｔｈに等しい直流電圧源１５を挿入して
いる。、これによって、入力電圧■と出力電圧Ｖ。ｕｔ
を正確に比較できる１ｎ ようにしている。なお、第５図において１６は、レベル
比較器８の出力によって制御される定電流源を示してい
る。
ＥＴを使用した’Ｗ合、ゲート・ノース間にスレシホー
ルド電圧■Ｌｈが存在する。したがって、入ヵ電圧Ｖと
出力電圧Ｖ。ｕｔは、スレシホールド電圧１ｎ ■ｔｈの分だけ差を持つことになる。そこで、この発明
の他の実施例は入力電圧■ｉｎに対してＭＯＳＦＥＴ２
のスレシホールド電圧Ｖｔｈに等しい電圧を重畳するた
めに、第５図に示すように入力端子１とレベル比較器８
の一方の入力．端子との間に、ＭＯＳＦＥＴ２のスレシ
ホールド電圧”ｔｈに等しい直流電圧源１５を挿入して
いる。、これによって、入力電圧■と出力電圧Ｖ。ｕｔ
を正確に比較できる１ｎ ようにしている。なお、第５図において１６は、レベル
比較器８の出力によって制御される定電流源を示してい
る。
上述のＭＯＳＦＥＴ２のスレシホールド電圧Ｖｔｈに等
しい電圧を発生するだめの直流電圧源１５として、第６
図に示すようにＭＯＳＦＥＴ２と同一の■ｔＩ１を有す
るＭＯＳＦＥＴ１７を使用することができる。すなわち
ＭＯＳＦＥＴ１７のゲートが入力端子１に接続され、そ
のドレインが電源端子５に接続され、そのンースが抵抗
器１８を介してレベル比較器８の一方の入力端子に接続
され、このソースに対して微小電流源１９が接続されて
いる。
しい電圧を発生するだめの直流電圧源１５として、第６
図に示すようにＭＯＳＦＥＴ２と同一の■ｔＩ１を有す
るＭＯＳＦＥＴ１７を使用することができる。すなわち
ＭＯＳＦＥＴ１７のゲートが入力端子１に接続され、そ
のドレインが電源端子５に接続され、そのンースが抵抗
器１８を介してレベル比較器８の一方の入力端子に接続
され、このソースに対して微小電流源１９が接続されて
いる。
第７図は，ＭＣｌ．ＳＦＥＴとしてエンハンスメント型
のＭＯＳＦＥＴを用い、レベル比較器８として差動アン
プを用いた場合の例である。スレシホールド電圧Ｖ１ｈ
を補償するために、ゲート及びドレインが共通に接続さ
れ、ＭＯＳＦＥＴ２と等しい■ｔｈを発生するＭＯＳＦ
ＥＴ２０が用いられている。このＭＯＳＦＥＴ２０のゲ
ート・ドレイン共通接続点が差動アンプの一方のＭＯＳ
Ｆ．ＥＴ１１のソースに接続され、差動アンプにおける
レベル比較にＭＯＳＦＥＴ２のＶｔｈが影響しないよう
にされている。
のＭＯＳＦＥＴを用い、レベル比較器８として差動アン
プを用いた場合の例である。スレシホールド電圧Ｖ１ｈ
を補償するために、ゲート及びドレインが共通に接続さ
れ、ＭＯＳＦＥＴ２と等しい■ｔｈを発生するＭＯＳＦ
ＥＴ２０が用いられている。このＭＯＳＦＥＴ２０のゲ
ート・ドレイン共通接続点が差動アンプの一方のＭＯＳ
Ｆ．ＥＴ１１のソースに接続され、差動アンプにおける
レベル比較にＭＯＳＦＥＴ２のＶｔｈが影響しないよう
にされている。
「応用例」
この発明は、バイポ２ラトランジスタヲ用いて構成する
こともできる。この場合の例を第８図及び第９図に示す
。第８図において２２は、トランジスタ２１のＶＢＥ（
ベース・エミッタ間順方向電圧降下）補償用の電圧源で
ある。第９図に示すように、トランジスタ２１の■ＢＥ
補償電圧を発生させるために、トランジスタ２３のベー
ス・エミソタ接合を用いることができる。
こともできる。この場合の例を第８図及び第９図に示す
。第８図において２２は、トランジスタ２１のＶＢＥ（
ベース・エミッタ間順方向電圧降下）補償用の電圧源で
ある。第９図に示すように、トランジスタ２１の■ＢＥ
補償電圧を発生させるために、トランジスタ２３のベー
ス・エミソタ接合を用いることができる。
また、この発明は単結晶シ１アコンを用いたＭＯＳＦＥ
Ｔのみならずアモルファスシリコン，ポリシリコン，有
機半導体を用いたＭＣ）ＳＦＥＴにも同様に適用できる
。
Ｔのみならずアモルファスシリコン，ポリシリコン，有
機半導体を用いたＭＣ）ＳＦＥＴにも同様に適用できる
。
「発明の効果」
この発明に依れば、入力パルスに対してレスポンスの良
い出力パルスを発生するバツファ回路を実現することが
できる。すなわち、、入力パルスの立ち下がりで、電流
源の電流が大幅に増加し、出力パルスの立下がシ時間を
短かいものとできる。
い出力パルスを発生するバツファ回路を実現することが
できる。すなわち、、入力パルスの立ち下がりで、電流
源の電流が大幅に増加し、出力パルスの立下がシ時間を
短かいものとできる。
然も、入力パルスの立ち上がり又は入カノくルスの変化
が無い場合には、電流源電流が０又は微少なものとなる
ので、消費電力の低減を図ることができる。
が無い場合には、電流源電流が０又は微少なものとなる
ので、消費電力の低減を図ることができる。
第１図は従来のバツファ回路の接続図、第２図は従来の
バツファ回路の動作説明に用いる波形図、第３図はこの
発明の一実施例の接続図、第４図はこの発明の一実施例
におけるレベル比較器として差動アンプを用いた場合の
接続図、第５図はこの発明の他の実施例の基本的構成を
示す接続図、第６図及び第７図はこの発明の他の実施例
の具体的構成の一例及び他の例の接続図、第８図及び第
９図はバイポーラトランジスタを用いたこの発明の更に
他の実施例の説明に用いる接続図である。 １・・・・・・・・・入力端子、５・・・・・・・・・
電源端子、６・・・・・・・・・出力端子、８・・・・
・・・・・レベル比較器。 −１０８−
バツファ回路の動作説明に用いる波形図、第３図はこの
発明の一実施例の接続図、第４図はこの発明の一実施例
におけるレベル比較器として差動アンプを用いた場合の
接続図、第５図はこの発明の他の実施例の基本的構成を
示す接続図、第６図及び第７図はこの発明の他の実施例
の具体的構成の一例及び他の例の接続図、第８図及び第
９図はバイポーラトランジスタを用いたこの発明の更に
他の実施例の説明に用いる接続図である。 １・・・・・・・・・入力端子、５・・・・・・・・・
電源端子、６・・・・・・・・・出力端子、８・・・・
・・・・・レベル比較器。 −１０８−
Claims (1)
- 人力′，し圧が制御電極に供給され、出力電極に負荷容
量及び電流源か接続され、入力電極が基準電位点に接続
さＪ′Ｉ−だバソファ回路において、−１一記制御電極
及び上記出力電極間の電位差を検出し、その検出により
上記電位差′が一定となるようにし／こバノノア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089590A JPS59215121A (ja) | 1983-05-21 | 1983-05-21 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089590A JPS59215121A (ja) | 1983-05-21 | 1983-05-21 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59215121A true JPS59215121A (ja) | 1984-12-05 |
Family
ID=13974992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089590A Pending JPS59215121A (ja) | 1983-05-21 | 1983-05-21 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215121A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239607A (ja) * | 1986-04-07 | 1987-10-20 | テクトロニツクス・インコ−ポレイテツド | バツフア回路 |
| JPS6342206A (ja) * | 1986-08-07 | 1988-02-23 | Nec Corp | 演算増幅器 |
| JP2006500865A (ja) * | 2002-09-25 | 2006-01-05 | レイセオン・カンパニー | アナログ負荷駆動装置 |
| WO2019092887A1 (ja) * | 2017-11-13 | 2019-05-16 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
-
1983
- 1983-05-21 JP JP58089590A patent/JPS59215121A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239607A (ja) * | 1986-04-07 | 1987-10-20 | テクトロニツクス・インコ−ポレイテツド | バツフア回路 |
| JPS6342206A (ja) * | 1986-08-07 | 1988-02-23 | Nec Corp | 演算増幅器 |
| JP2006500865A (ja) * | 2002-09-25 | 2006-01-05 | レイセオン・カンパニー | アナログ負荷駆動装置 |
| WO2019092887A1 (ja) * | 2017-11-13 | 2019-05-16 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
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