JPH0453039B2 - - Google Patents

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JPH0453039B2
JPH0453039B2 JP59229246A JP22924684A JPH0453039B2 JP H0453039 B2 JPH0453039 B2 JP H0453039B2 JP 59229246 A JP59229246 A JP 59229246A JP 22924684 A JP22924684 A JP 22924684A JP H0453039 B2 JPH0453039 B2 JP H0453039B2
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Kyobumi Ochii
Yoji Yasuda
Fujio Masuoka
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Tokyo Shibaura Electric Co Ltd
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
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Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はMOS型半導体記憶装置に用いられ
るセンス増幅回路に関する。
［発明の技術的背景とその問題点］ MOS型半導体記憶装置（以下、MOSメモリと
称する）において、一対のビツト線上に読み出さ
れた微少電位差を高速に増幅するセンス増幅回路
としては差動増幅回路が良く知られている。
第６図は、従来のセンス増幅回路として用いら
れるミラー負荷型差動増幅回路の構成を示す回路
図である。この回路は一対のＮチヤネルMOSト
ランジスタ１，２からなる差動対３および一対の
ＰチヤネルMOSトランジスタ４，５からなり上
記差動対の負荷となるカレントミラー回路６をそ
れぞれ備えた２個のミラー負荷型差動増幅器７，
８を設け、一方のミラー負荷型差動増幅器７の差
動対３には第１、第２の入力電位VI1，VI2を供
給し、他方のミラー負荷型差動増幅器８の差動対
３には上記入力電位VI1，VI2を逆に供給し、そ
れぞれのミラー負荷型差動増幅器７，８から電位
差が拡大された出力電位VO1，VO2を得るよう
にしている。
このミラー負荷型差動増幅回路では、第７図の
波形図に示すように、図示しないメモリセルから
データが読み出され、これによつて入力電位差
ΔVIが発生した後から出力電位差ΔVOが発生す
るまでの時間td１は十分に短い。すなわち、ミラ
ー負荷型差動増幅回路における電位差の増幅速度
は十分に速いものとなつている。しかしながら、
このようなミラー負荷型差動増幅回路では増幅率
が小さいために出力振幅が十分に拡大せず、出力
電位差ΔVOの絶対値は小さなものとなつている。
このため、増幅率をかせぎ、出力振幅を十分に出
すために、従来ではミラー負荷型差動増幅回路を
多段接続してセンス増幅回路を構成するようにし
ている。このようにすると増幅率は十分に稼げる
が、今度は出力の遅れ時間が累積されてしまつて
速度が遅くなつてしまうという問題点がある。
［発明の目的］ この発明は上記のような事情を考慮してなされ
たものであり、その目的は微少な電位差を高速に
増幅することができ、しかも出力信号の電位差を
十分に拡大することができるセンス増幅回路を提
供することにある。
［発明の概要］ 上記目的を達成するためこの発明のセンス増幅
回路にあつては、ゲートが第１の入力端子にされ
た第１極性の第１のMOSトランジスタのソース、
ドレイン間を第１の電源電位印加点と出力端子と
の間に挿入し、第２極性の第２および第３の
MOSトランジスタのゲートを共通に接続し、こ
の共通ゲートを第２の入力端子にし、この第２お
よび第３のMOSトランジスタのソース、ドレイ
ン間を上記出力端子と第２の電源電位印加点との
間に直列に挿入し、ゲートが上記出力端子に接続
された第２極性の第４のMOSトランジスタのソ
ース、ドレイン間を上記第１の電源電位印加点と
上記第２、第３のMOSトランジスタの直列接続
点との間に挿入してそれぞれ第１、第２のシユミ
ツト回路を構成し、上記第１のシユミツト回路の
第１の入力端子には第１の入力電位を、上記第２
のシユミツト回路の第１の入力端子には第２の入
力電位を、上記第１のシユミツト回路の第２の入
力端子には上記第２のシユミツト回路内の第２お
よび第３のMOSトランジスタの直列接続点の電
位もしくは第２のシユミツト回路の出力端子の電
位を、上記第２のシユミツト回路の第２の入力端
子には上記第１のシユミツト回路内の第２および
第３のMOSトランジスタの直列接続点の電位も
しくは第１のシユミツト回路の出力端子の電位を
それぞれ入力するようにしている。
［発明の実施例］ まず、この発明のセンス増幅回路を説明する前
にこの発明の原理について説明する。
第８図は従来から良く知られているCMOS（相
補MOSトランジスタ）構成のシユミツトトリガ
回路の回路図である。この回路は政極性の電源電
位VDD印加点と出力端子１１との間にＰチヤンネ
ルのMOSトランジスタ１２のソース、ドレイン
間を挿入し、上記出力端子１１と基準電位（アー
ス電位）VSS印加点との間に２個のＮチヤネルの
MOSトランジスタ１３，１４のソース、ドレイ
ン間を直列に挿入し、かつVDD印加点と上記トラ
ンジスタ１３，１４の直列接続点１５との間にＮ
チヤネルのMOSトランジスタ１６のソース、ド
レイン間を挿入し、さらに上記トランジスタ１
２，１３および１４のゲートを共通に接続してこ
のゲート共通接続点に入力端子１７を設けるよう
にしたものである。
このような構成のシユミツトトリガ回路の入出
力特性は第９図に示す通りである。すなわち、い
ま入力電位Vinがアース電位側の低電位にされて
いる場合、ＰチヤネルMOSトランジスタ１２は
オン状態にされており、ＮチヤネルMOSトラン
ジスタ１３，１４はそれぞれオフ状態にされてい
るので、出力電位Voutは電源VDD側の高電位にさ
れている。このとき、もう一つのＮチヤネル
MOSトランジスタ１６はこの出力電位Voutによ
つてオン状態にされており、トランジスタ１３と
１４の直列接続点１５の電位はこのトランジスタ
１６を介して電源電位VDDに近い高電位にされて
いる。
次にこの状態から入力電位Vinが電源電位VDD
側に順次高くなつていくとする。入力電位Vinが
高くなり、ＮチヤネルMOSトランジスタ１３，
１４がオフ状態からオン状態に変化するしきい値
電圧付近の値になると、出力端子１１の信号電位
すなわち出力電位Voutは低電位になろうとする。
ところが、この電位VoutはまだＰチヤネルMOS
トランジスタ１６をオン状態にするのに十分な高
い電位になつており、このトランジスタ１６を介
して上記直列接続点１５は高電位にされているこ
のため、電位Voutが低電位になろうとする動作
はトランジスタ１６によつて阻害される。さらに
入力電位Vinが高くなり、ＮチヤネルMOSトラ
ンジスタのしきい値電圧に達すると、Ｎチヤネル
MOSトランジスタ１３，１４それぞれのソース、
ドレイン間のインピーダンスが十分に低い値とな
り、出力電位Votは一気に低電位まで低下してい
く。
他方、入力電位VinがVDD側の高電位にされて
いる場合、ＰチヤネルMOSトランジスタ１２は
オフ状態にされており、ＮチヤネルMOSトラン
ジスタ１３，１４はそれぞれオン状態にされてい
るので、出力電位Voutはアース電位VSS側の低電
位にされている。このとき、ＮチヤネルMOSト
ランジスタ１６はこの出力電位Voutによつてオ
フ状態にされている。
次にこの状態から入力電位Vinがアース電位
VSS側に向かつて順次低くなつていくとする。入
力電位Vinが低くなり、ＰチヤネルMOSトラン
ジスタ１２がオフ状態からオン状態に変化するし
きい値電圧付近の値になると、出力電位Voutは
通常のCMOSインバータと同様の勾配で高電位
に向かつて高くなつていく。そしてさらに入力電
位Vinが低くなると、ＮチヤネルMOSトランジ
スタ１３，１４がオフ状態にされて出力電位
Voutはさらに高い電位にされる。すると、この
出力電位Voutによりトランジスタ１６がオン状
態にされ、トランジスタ１３と１４の直列接続点
１５の電位が高電位にされるので、この後、出力
電位Voutは電源電位VDDに向かつて一気に高くな
つていく。
このようにシユミツトトリガ回路は入出力特性
にヒステリシスが存在しているが、トランジスタ
１６の作用により出力電位VoutとしてCMOSイ
ンバータ等よりも急峻なトランジエントを持つ特
性を得ることができる。
そこでこの発明のセンス増幅回路では、上記シ
ユミツトトリガ回路の持つ急峻なトランジエント
特性を入力電位差の検出に利用することによつて
動作の高速化を図るようにしたものであり、その
一実施例に従つた回路の構成を第１図に示す。
この実施例回路では、それぞれ前記第８図のも
のとほぼ同様に構成されている第１および第２の
シユミツトトリガ回路２０Ａ，２０Ｂが設けられ
ている。なお、この実施例回路において、前記第
８図回路と対応する箇所にはその符号の末尾に、
第１のシユミツトトリガ回路２０Ａではアルフア
ベツトのＡを、第２のシユミツトトリガ回路２０
ＢではアルフアベツトのＢをそれぞれ付して説明
する。
この実施例回路における第１、第２のシユミツ
トトリガ回路２０Ａ，２０Ｂが前記第８図のもの
と異なつているところは、第８図のようにＰチヤ
ネルMOSトランジスタ１２および２個のＮチヤ
ネルMOSトランジスタ１３，１４のゲートを共
通に接続して入力端子にするのではなく、Ｐチヤ
ネルMOSトランジスタ１２Ａおよび１２Ｂそれ
ぞれのゲートを第１の入力端子１８Ａ，１８Ｂに
し、２個のＮチヤネルMOSトランジスタ１３Ａ，
１４Ａの各ゲートおよび１３Ｂ，１４Ｂの各ゲー
トをそれぞれ共通に接続して第２の入力端子１９
Ａ，１９Ｂにし、第１のシユミツトトリガ回路２
０Ａの第１の入力端子１８Ａは第２のシユミツト
トリガ回路２０Ｂのトランジスタ１３Ｂと１４Ｂ
の直列接続点１５Ｂに接続し、この反対に第２の
シユミツトトリガ回路２０Ｂの第１の入力端子１
８Ｂは第１のシユミツトトリガ回路２０Ａのトラ
ンジスタ１３Ａと１４Ａの直列接続点１５Ａに接
続し、第１、第２のシユミツトトリガ回路２０
Ａ，２０Ｂの第２の入力端子１９Ａ，１９Ｂに第
１および第２の入力電位VI1，VI2それぞれを入
力するようにしている。
ここで各シユミツトトリガ回路２０Ａ，２０Ｂ
におけるトランジスタ１３と１４の直列接続点１
５の電位は出力端子１１の電位とほぼ同様に変化
するので、このセンス増幅回路は第１、第２のシ
ユミツトトリガ回路２０Ａ，２０Ｂの第１の入力
端子と出力端子とを交差接続してなるラツチ回路
とみなすことができる。
このような構成のセンス増幅回路の各第２の入
力端子１９Ａ，１９Ｂには第１、第２の入力電位
VI1およびVI2として、図示しないメモリセルか
ら読み出されるデータに応じた電位が入力され
る。ここでいま、第２図の波形図に示すように、
上記第１、第２の入力電位VI1，VI2間の電位差
である入力電位差ΔVIが発生した後から出力電位
差ΔVOが発生するまでの時間td２は入力電位差
ΔVIの値が小さい場合には、シユミツトトリガ回
路が持つ前記のようなヒステリシス特性の影響を
受けて、前記ミラー負荷型差動増幅回路の場合よ
りも長いものとなる。しかしながら、入力電位差
ΔVIの値が短時間である程度大きくなるような場
合には、ヒステリシス特性の影響を受けず、しか
も前記したようなシユミツトトリガ回路が持つ急
峻なトランジエント特性により出力電位差ΔVO
は高速に拡大される。しかも、ミラー負荷型差動
増幅回路のようにMOSトランジスタをオン状態
とオフ状態の境界付近で動作させるのではなく、
MOSトランジスタを完全にオン状態もしくはオ
フ状態にして使用するので、出力電位差ΔVOす
なわち出力振幅はミラー負荷型差動増幅回路の場
合よりも十分に大きなものにできる。また、
MOSトランジスタを完全にオン状態もしくはオ
フ状態にして使用するため、VDDとVSSとの間に
電流が流れる期間が短くなり、これによりミラー
負荷型差動増幅回路よりも消費電力が少なくでき
るという効果も発生する。
第３図はこの発明の他の実施例に従つてセンス
増幅回路の構成を示す回路図である。
ところで、上記第１図に示すセンス増幅回路
は、これ単独で使用する場合に高速動作を達成さ
せるためには入力電位差がある程度大きくなけれ
ばならないという条件がある。一般にメモリから
出力される電位差は極めて微少であり、高々
0.5V程度である。このため、第１図に示すセン
ス増幅回路で直接このような微少電位差を増幅す
る場合に、上記のような高速動作を達成させるこ
は比較的簡単ではない。
そこでこの実施例回路では、メモリから出力さ
れる微少電位差を増幅するプリセンス回路として
前記第６図に示すようなミラー負荷型差動増幅回
路を用いて電位差をある程度の値まで高速に増幅
し、前記シユミツトトリガ回路が持つヒステリシ
ス特性の影響を受けない程度までに増幅された電
位差をメインのセンス回路としての第１図に示す
シユミツトトリガ回路を用いたセンス増幅回路で
増幅することにより、高速でかつ出力振幅を大き
くするようにしたものである。すなわち、第３図
において、３１，３１…はそれぞれメモリセルで
ある。これら各メモリセル３１には一対のビツト
線３２，３３およびワード線３４が接続されてお
り、ワード線３４が選択的に駆動されることによ
つてそのメモリセル３１に予め記憶されているデ
ータが上記一対のビツト線３２，３３に読み出さ
れ、これによつて一対のビツト線３２，３３相互
間に電位差が発生する。この一対のビツト線３
２，３３の両電位はカラムデコダーの出力によつ
て制御されるそれぞれ一対のスイツチ用のＰチヤ
ネルMOSトランジスタ３５，３６を介して一対
のカラム出力線３７，３８に出力される。さらに
この一対のカラム出力線３７，３８に出力された
電位は、セクシヨンデコーダーの異なる出力によ
つて制御されるそれぞれ一対のスイツチ用のＰチ
ヤネルMOSトランジスタ３９，４０それぞれお
よび４１，４２それぞれを直列に介して、プリセ
ンス回路としてのミラー負荷型差動増幅回路５０
に入力されている。
上記ミラー負荷型差動増幅回路５０は基本的に
は前記第６図に示すものと同様に構成されてお
り、異なつているところは差動対３がVSS印加点
に直接接続されているのではなく、非選択時にお
ける消費電力を節減するため、チツプイネーブル
信号CEによつてスイツチ制御されるＮチヤネル
MOSトランジスタ９のソース、ドレイン間が差
動対３とVSS印加点との間に挿入されている点で
ある。なお、この第３図のミラー負荷型差動増幅
回路５０において前記第６図に示すものと対応す
る箇所には同じ符号を付している。
上記ミラー負荷型差動増幅回路５０からの一対
の出力電位はメインセンス回路としてのシユミツ
トトリガ回路を用いたセンス増幅回路６０に入力
されている。このセンス増幅回路６０は基本的に
は前記第１図に示すものと同様に構成されてお
り、異なつているところは上記ミラー負荷型差動
増幅回路５０と同様にチツプイネーブル信号CE
によつてスイツチ制御されるＮチヤネルMOSト
ランジスタ２１が新たに設けられている点であ
る。さらにこの実施例の場合には、データを複数
箇所に分配する必要上、上記センス増幅回路６０
と同様の構成のセンス増幅回路７０，８０をセン
ス増幅回路６０に対して直列に接続してそれぞれ
バツフアとして用いている。
第４図は上記第３図の実施例回路と前記第６図
の従来回路それぞれの出力特性を示す特性図であ
り、横軸には時間Ｔ（nSec）が、縦軸には出力電
位差ΔV(V)がそれぞれプロツトされている。図に
おいて一転鎖線で示される曲線Ｉは入力電位差を
示し、破線で示される曲線は従来回路の出力電
位差を示し、さらに実線で示される曲線は上記
第３図の実施例回路の出力電位差を示している。
この第４図からわかるように、この実施例回路の
特性曲線では、０から1nSecまでの期間では出
力電位差が発生しない入力不感帯Tinsが発生し
ているが、ΔVが4Vにまで拡大するまでの時間は
約2.4nSec程度にされ、特性曲線で示される従
来回路の場合の約5nSecの２倍以上となつてい
る。
なお、この発明は上記の実施例に限定されるも
のではなく種々の変形が可能であることはいうま
でもない。例えば、第１図の実施例回路におい
て、第１、第２のシユミツトトリガ回路２０Ａ，
２０Ｂそれぞれの第１の入力端子１８Ａ，１８Ｂ
を、第１、第２のシユミツトトリガ回路２０Ａ，
２０Ｂそれぞれのトランジスタ１３と１４の直列
接続点１５に接続する場合について説明したが、
これは第５図の変形例回路に示すように、異なる
シユミツトトリガ回路それぞれの出力端子１１
Ａ，１１Ｂに接続するように構成してもよい。
また、第３図の実施例回路においてプリセンス
回路として従来のミラー負荷型差動増幅回路５０
を用いる場合について説明したが、これはシユミ
ツトトリガ回路を用いたセンス回路のようなヒス
テリシス特性および入力不感帯を持たず、ミラー
負荷型差動増幅回路と同程度に高速でかつ適度な
増幅率を持つようなものであればどのような回路
を用いてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、微少な
電位差を高速に増幅することができ、しかも出力
信号の電位差を十分に拡大することができるセン
ス増幅回路を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に従つたセンス増
幅回路の回路図、第２図は上記実施例回路の特性
を示す波形図、第３図はこの発明の他の実施例に
従つたセンス増幅回路の回路図、第４図は上記第
３図の実施例回路および従来回路それぞれの出力
特性を示す特性図、第５図は上記第１図の実施例
回路の変形例を示す回路図、第６図は従来のセン
ス増幅回路の回路図、第７図は上記従来回路の特
性を示す波形図、第８図はこの発明の原理を説明
するために用いられるシユミツトトリガ回路の回
路図、第９図はこのシユミツトトリガ回路の入出
力特性図である。 １１Ａ，１１Ｂ……出力端子、１２Ａ，１２Ｂ
……ＰチヤネルMOSトランジスタ（第１のMOS
トランジスタ）、１３Ａ，１３Ｂ……Ｎチヤネル
MOSトランジスタ（第２のMOSトランジスタ）、
１４Ａ，１４Ｂ……ＮチヤネルMOSトランジス
タ（第３のMOSトランジスタ）、１６Ａ，１６Ｂ
……ＮチヤネルMOSトランジスタ（第４のMOS
トランジスタ）、２０Ａ，２０Ｂ……シユミツト
トリガ回路、１８Ａ，１８Ｂ……第１の入力端
子、１９Ａ，１９Ｂ……第２の入力端子、５０…
…ミラー負荷型差動増幅回路、６０，７０，８０
……シユミツトトリガ回路を用いたセンス増幅回
路。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の電源電位印加点と出力端子との間にソ
    ース、ドレイン間が挿入され、ゲートが第１の入
    力端子に接続された第１極性の第１のMOSトラ
    ンジスタ、上記出力端子と第２の電源電位印加点
    との間にソース、ドレイン間が直列に挿入され、
    かつゲートが共通に接続され、この共通ゲートが
    第２の入力端子に接続された第２極性の第２及び
    第３のMOSトランジスタ、上記第１の電源電位
    印加点と上記第２、第３のMOSトランジスタの
    直列接続点との間にソース、ドレイン間が挿入さ
    れ、ゲートが上記出力端子に接続された第２極性
    の第４のMOSトランジスタからそれぞれなる第
    １及び第２のシユミツト回路を具備し、 上記第１のシユミツト回路の第１の入力端子を
    第２のシユミツト回路の第２、第３のMOSトラ
    ンジスタの直列接続点もしくは第２のシユミツト
    回路の出力端子に接続すると共に、上記第２のシ
    ユミツト回路の第１の入力端子を第１のシユミツ
    ト回路の第２、第３のMOSトランジスタの直列
    接続点もしくは第１のシユミツト回路の出力端子
    に接続するように構成したことを特徴とするセン
    ス増幅回路。 ２ ヒステリシス特性及び入力不感帯を持たず、
    入力電位差を増幅して第１及び第２の電位を出力
    する第１のセンス回路と、 第１の電源電位印加点と出力端子との間にソー
    ス、ドレイン間が挿入され、ゲートが第１の入力
    端子に接続された第１極性の第１のMOSトラン
    ジスタ、上記出力端子と第２の電源電位印加点と
    の間にソース、ドレイン間が直列に挿入され、か
    つゲートが共通に接続され、この共通ゲートが第
    ２の入力端子に接続された第２極性の第２及び第
    ３のMOSトランジスタ、上記第１の電源電位印
    加点と上記第２、第３のMOSトランジスタの直
    列接続点との間にソース、ドレイン間が挿入さ
    れ、ゲートが上記出力端子に接続された第２極性
    の第４のMOSトランジスタからそれぞれなる第
    １及び第２のシユミツト回路を有し、第１のシユ
    ミツト回路の第１の入力端子を第２のシユミツト
    回路の第２、第３のMOSトランジスタの直列接
    続点もしくは第２のシユミツト回路の出力端子に
    接続し、第２のシユミツト回路の第１の入力端子
    を第１のシユミツト回路の第２、第３のMOSト
    ランジスタの直列接続点もしくは第１のシユミツ
    ト回路の出力端子に接続し、第１及び第２のシユ
    ミツト回路の各第２の入力端子に上記第１のセン
    ス回路の第１、第２の電位がそれぞれ入力される
    ように構成された第２のセンス回路と を具備したセンス増幅回路。 ３ 前記第１のセンス回路がミラー負荷型差動増
    幅回路で構成されている特許請求の範囲第２項に
    記載のセンス増幅回路。
JP59229246A 1984-10-31 1984-10-31 センス増幅回路 Granted JPS61107594A (ja)

Priority Applications (5)

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JP59229246A JPS61107594A (ja) 1984-10-31 1984-10-31 センス増幅回路
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