JP2865762B2 - 増幅回路 - Google Patents
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- JP2865762B2 JP2865762B2 JP2008254A JP825490A JP2865762B2 JP 2865762 B2 JP2865762 B2 JP 2865762B2 JP 2008254 A JP2008254 A JP 2008254A JP 825490 A JP825490 A JP 825490A JP 2865762 B2 JP2865762 B2 JP 2865762B2
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Description
本発明はメモリ装置すなわちメモリセルが集積化され
た半導体集積回路に係り、特にメモリセルから読み出さ
れた微小な電位差を有する一対の相補信号を高速かつ大
きな増幅率を増幅するセンスアンプ回路技術に関する。
た半導体集積回路に係り、特にメモリセルから読み出さ
れた微小な電位差を有する一対の相補信号を高速かつ大
きな増幅率を増幅するセンスアンプ回路技術に関する。
メモリセルからの読み出し信号を増幅するための従来
のセンス回路の一例としては、特開昭52−8734号は第３
図に記載のように、相補対入力信号d,がセンスアンプ
回路の２のつの駆動MOSトランジスタQ13，Q14のゲート
およびドレインにたすきがけに接続されており、上記２
つの駆動MOSQ13，Q14のドレインが、それぞれ相補対出
力信号D,となっている。 また、米国特許第4,335,449号は第４図に記載によう
に、２つの負荷MOSトランジスタQ21，Q22をたすきがけ
に接続し、駆動トランジスタQ23，Q24にバイポーラトラ
ンジスタを用い、２つの駆動バイポーラトランジスタQ
23，Q24のベースに、相補的対入力信号d,が接続され
る。
のセンス回路の一例としては、特開昭52−8734号は第３
図に記載のように、相補対入力信号d,がセンスアンプ
回路の２のつの駆動MOSトランジスタQ13，Q14のゲート
およびドレインにたすきがけに接続されており、上記２
つの駆動MOSQ13，Q14のドレインが、それぞれ相補対出
力信号D,となっている。 また、米国特許第4,335,449号は第４図に記載によう
に、２つの負荷MOSトランジスタQ21，Q22をたすきがけ
に接続し、駆動トランジスタQ23，Q24にバイポーラトラ
ンジスタを用い、２つの駆動バイポーラトランジスタQ
23，Q24のベースに、相補的対入力信号d,が接続され
る。
上記特開昭52−8734号（第３図参照）は、相補対入力
信号d,が、センスアンプ回路中の駆動MOSQ13，Q14の
ゲートとドレインの両方に接続されており、かつ入力信
号線d,と出力信号線D,とが直接接続されているた
め、出力信号線D,の負荷容量が非常に大きい場合に
は、高速で増幅できないと言う欠点と、正帰還動作のた
めに、相補対入力および出力信号の反転が遅いと言う欠
点を有することが本願発明者の検討により明らかとされ
た。 また、上記米国特許第4,335,449号（第４図参照）
は、バイポーラトランジスタQ23，Q24を用いて、出力信
号線の負荷容量を駆動しているが、相補対入力信号d,
の電位差が小さい場合は、この入力電位差に応答したバ
イポーラトランジスタQ23，Q24の動作電流がたすきがけ
接続された負荷MOSトランジスタQ21，Q22に流れている
正帰還保持電流に対して弱く微小な入力信号に応答して
バイポーラトランジスタQ23，Q24と負荷MOSトランジス
タQ21，Q22とが反転できず、微小な入力信号に対する高
速センス動作が困難であると言う欠点を有することも本
願発明者の検討により明らかとされた。 従って、本発明の目的は上述の従来技術の欠点を克服
し、高速動作可能なセンスアンプ回路を提供することに
ある。
信号d,が、センスアンプ回路中の駆動MOSQ13，Q14の
ゲートとドレインの両方に接続されており、かつ入力信
号線d,と出力信号線D,とが直接接続されているた
め、出力信号線D,の負荷容量が非常に大きい場合に
は、高速で増幅できないと言う欠点と、正帰還動作のた
めに、相補対入力および出力信号の反転が遅いと言う欠
点を有することが本願発明者の検討により明らかとされ
た。 また、上記米国特許第4,335,449号（第４図参照）
は、バイポーラトランジスタQ23，Q24を用いて、出力信
号線の負荷容量を駆動しているが、相補対入力信号d,
の電位差が小さい場合は、この入力電位差に応答したバ
イポーラトランジスタQ23，Q24の動作電流がたすきがけ
接続された負荷MOSトランジスタQ21，Q22に流れている
正帰還保持電流に対して弱く微小な入力信号に応答して
バイポーラトランジスタQ23，Q24と負荷MOSトランジス
タQ21，Q22とが反転できず、微小な入力信号に対する高
速センス動作が困難であると言う欠点を有することも本
願発明者の検討により明らかとされた。 従って、本発明の目的は上述の従来技術の欠点を克服
し、高速動作可能なセンスアンプ回路を提供することに
ある。
上記目的を達成するための本発明を、代表的な実施例
を通じて説明すれば、第１図及び第２図を参照して、 第１及び第２入力線（d,/d）と、 第１及び第２出力線（D,/D）と、 そのゲートが上記第１入力線に接続された第1MOSトラ
ンジスタ（Q3）と、 そのゲートが上記第２入力線に接続されるとともにそ
のソースが上記第1MOSトランジスタのソースに接続され
た第2MOSトランジスタ（Q4）と、 そのドレインが上記第１出力線に接続され、そのソー
ス・ドレイン経路が上記第1MOSトランジスタのソース・
ドレイン経路に直列に接続された第3MOSトランジスタ
（Q1）と、 そのドレインが上記第２出力線及び上記第3MOSトラン
ジスタのゲートに接続され、そのソース・ドレイン経路
が上記第2MOSトランジスタのソース・ドレイン経路に直
列に接続され、そのゲートが上記第3MOSトランジスタの
ドレインに接続された第4MOSトランジスタ（Q2）と、 上記第1MOSトランジスタのソースと第１動作電位点
（GND）との間に接続された第１のスイッチ回路（Q5）
と、 上記第１出力線と上記第２出力線との間に接続された
第２のスイッチ回路（Q8,Q9）とを具備する増幅回路に
おいて、 上記第１のスイッチ回路が導通している期間と上記第
２のスイッチ回路が導通している期間とは重なるように
したことが特徴としたものである。 〔作用〕 第１のスイッチ回路が導通している期間と上記第２の
スイッチ回路が導通している期間とを重なるようにした
ことで、増幅動作開始時には入力線間電位差がほとんど
なく、その後入力信号が入力されるので、入力信号と対
応しない出力になる可能性が非常に少なくなる。
を通じて説明すれば、第１図及び第２図を参照して、 第１及び第２入力線（d,/d）と、 第１及び第２出力線（D,/D）と、 そのゲートが上記第１入力線に接続された第1MOSトラ
ンジスタ（Q3）と、 そのゲートが上記第２入力線に接続されるとともにそ
のソースが上記第1MOSトランジスタのソースに接続され
た第2MOSトランジスタ（Q4）と、 そのドレインが上記第１出力線に接続され、そのソー
ス・ドレイン経路が上記第1MOSトランジスタのソース・
ドレイン経路に直列に接続された第3MOSトランジスタ
（Q1）と、 そのドレインが上記第２出力線及び上記第3MOSトラン
ジスタのゲートに接続され、そのソース・ドレイン経路
が上記第2MOSトランジスタのソース・ドレイン経路に直
列に接続され、そのゲートが上記第3MOSトランジスタの
ドレインに接続された第4MOSトランジスタ（Q2）と、 上記第1MOSトランジスタのソースと第１動作電位点
（GND）との間に接続された第１のスイッチ回路（Q5）
と、 上記第１出力線と上記第２出力線との間に接続された
第２のスイッチ回路（Q8,Q9）とを具備する増幅回路に
おいて、 上記第１のスイッチ回路が導通している期間と上記第
２のスイッチ回路が導通している期間とは重なるように
したことが特徴としたものである。 〔作用〕 第１のスイッチ回路が導通している期間と上記第２の
スイッチ回路が導通している期間とを重なるようにした
ことで、増幅動作開始時には入力線間電位差がほとんど
なく、その後入力信号が入力されるので、入力信号と対
応しない出力になる可能性が非常に少なくなる。
以下、本発明の一実施例を第１図により説明する。
Q1，Q2，Q6，Q8はｐチヤネルMOSトランジスタ（以下pMO
Sと称する）、Q3，Q4，Q5，Q7，Q9はｎチヤネルMOSトラ
ンジスタ（以下nMOSと称する）であり、d,は本実施例
のセンス回路に入力する一対の相補信号でありメモリセ
ルからの相補読出信号が伝達され、D,は本センス回路
から出力する一対の相補信号、▲▼，φ1，▲
▼，φ2は、それぞれトランジスタQ6，Q7，Q8，Q9を駆
動するパルス信号、NMOSQ5のゲート端子に印加されるSA
Cは本センスアンプの活性化信号であり、これらの信号
のタイミングは第２図に示すが、特に、PMOSQ1，Q2はク
ロスカップル接続された負荷MOS,NMOSQ3，Q4は差動トラ
ンジスタ、PMOSQ8とNMOSQ9とは第１スイッチング手段と
して動作し、パルス信号φ2，▲▼は第１制御信号
である。 尚、差動トランジスタQ3，Q4はnpnバイポーラトラン
ジスタによって置換されることも可能である。又、トラ
ンジスタQ6，Q7はどちらか一方のみでもよく、トランジ
スタQ8，Q9についてもどちらか一方のみで動作可であ
る。 d,はスタテック型メモリセルから読み出される微小
電位差を有するセンスアンプの一対の相補入力信号で、
信号遷移期間中にパルス信号1，φ1により相補入力信
号電位差縮小用MOSトランジスタQ6，Q7が導通され、d,
が同電位とされ、反転読み出しが高速化される。続い
て、パルス信号▲▼，φ2により相補出力信号電位
差縮小用MOSトランジスタQ8，Q9が導通され、補相出力
信号D,が同電位にされるともに、クロスカップル接続
された負荷MOSトランジスタQ1，Q2の正帰還保持動作が
弱められるので、反転読み出しが高速化される。次に、
一対の相補信号がメモリセルよりd,に読み出されはじ
めるのと同時に、Q6，Q7が非導通とされ、d,間の電位
差が広がる。続いて、Q8，Q9も非導通とされる。 今、第２図のタイミング図の時間軸において、時刻t1
からt2へ遷移した時点を考える。このとき、ｄの電位は
下降し、の電位は上昇するが、ノードN1とN2はまだ同
電位である。したがって、Q3のドレイン電流は減少し、
Q4のドレイン電流は増加し、その後ノードN1の電位は上
昇しノードN2の電位は下降し始める。このため、Q1のド
レイン電流が増加しQ2のドレイン電流が減少し、さらに
ノードN1の電位が上昇しノードN2の電位が下降する。こ
れがさらに、Q1のドレイン電流を増加させQ2のドレイン
電流を減少させ、ノードN1の電位を上昇させノードN2の
電位を下降させる方向に働く。すなわち、本センスアン
プのノードN1，N2には正帰還が働き、急速に電位差を広
げる効果があり、きわめて高速のセンスアンプを実現す
ることができる。 すなわち、相補入力信号d,に差動トランジスタQ3，
Q4が応答するとともに、負荷MOSトランジスタQ1，Q2が
この差動トランジスタQ3，Q4に応答するため、負荷容量
の大きい相補出力補出力D,を高速で充電もしくは放電
することができる。 本センスアンプにおいて、Q6，Q7，Q8，Q9はきわめて
重要な役割を果たしている。すなわち相補入力信号d,
間および相補出力信号D,間を、信号遷移期間中に短絡
し、信号遷移を速やかに行なわせる働きをしている。
Q6，Q7，Q8，Q9を用いない場合のd,およびD,のタイ
ミングを第２図に破線で示している。このとき、負荷MO
SトランジスタQ1，Q2は正帰還回路の作用により相補出
力信号D,の遷移が妨げられ、相補入力信号電位差が大
きくなる時刻t3に至ってやっとD,の遷移が生じる。す
なわち、センス速度が大幅に遅くなる。あるいは、相補
入力信号d,の最大電位差が小さい場合は、相補出力信
号D,の遷移が生じない。すなわち正しいデータが読み
だされない場合が生じ得る。 以上のように、本実施例によれば、微小な電位差をも
つ一対の相補入力信号を、きわめて高速かつ大きな増幅
率で増幅する効果がある。 本発明の他の実施例を第５図に示す。第５図の実施例
は、第一の実施例（第１図）において、pMOSとnMOSの役
割が入れ替わった構成となっており、第１図と同様にき
わめて高速かつ大増幅率で増幅する効果がある。 本実施例においてもMOSトランジスタQ36とQ37はどち
らか一方でもよく、Q38とQ39のどちらか一方でも所望の
動作が可能である。 第６図もまた、本発明の他の実施例である。第６図
は、第１図の回路を２段縦続接続した構成になってお
り、２段縦続接続することにより増幅率をさらに大きく
でき、相補出力信号D,の電位差を電源電圧いっぱいま
で広げることができる。また、第６図の回路では２段目
センスアンプ部のトランジスタQ46〜Q50のサイズを大き
くして、負荷駆動能力を強力化し、D,に大きな負荷容
量が接続される場合、この負荷容量を高速に駆動するこ
とができる。 第７図も本発明の他の実施例である。第７図の回路
は、従来からよく知られたNMOS差動Q43，Q44，Q43′，Q
44′およびPMOSカレントミラーQ41，Q42，Q41′，Q42′
からなるセンスアンプを初段とし、第１図の回路を２段
目のセンスアンプとして縦続接続した構成となってい
る。 本発明は、相補出力D,を出力するところのいわゆる
ダブル・エンドセンス増幅器に関係するものである。カ
レントミラー負荷を使用する場合は、相補出力を得るた
めには二つのカレントミラー負荷回路が必要である。第
７図の第１断面のカレントミラー負荷回路型センスアン
プは高速であるものの、第７図の第２段のクロスカップ
ル接続負荷回路型センスアンプほどは高速では無い。ま
た、第２段目のトランジスタ数が５であるのに対して第
１段目のトランジスタ数が９であると言う欠点がある。 しかし、第７図においては第１段目にカレントミラー
負荷回路型センスアンプを用いることによって、下記の
如き利点を生じるものである。 すなわち、メモリ装置を高速とするためには、メモリ
装置のワード線選択のためのワード線駆動信号の印加の
時点からセンスアンプからの出力までの時点までの遅延
TDを小さくすることが重要である。一方、上記のワード
線駆動信号の印加の時点からMOSトランジスタQ51，
Q52，Q53，Q54，Q55，Q56の非導通による相補信号線間
の電位差縮小動作終了までの時点までの遅延TEが存在す
る。 第21図の横軸は後者の遅延TEを示し、その縦軸は前者
の遅延TDを示し、第21図中で実線は第７図の実施例の特
性を示し、破線は第６図の実施例の特性を示している。 いずれの特性においても、ワード線駆動信号の印加の
時点から相補信号線間の電位差縮小動作終了までの時点
までの遅延TEが短すぎると、センスアンプ中の差動トラ
ンジスタもしくは負荷トランジスタの対となっているト
ランジスタのしきい値電圧などの電気的特性差によっ
て、センスアンプの第１段目の相補入力信号の振幅が微
小である間に、センスアンプの第１段目の差動トランジ
スタの相補出力から誤情報が一時的に出力されてしま
い、第１段目の差動トランジスタの相補出力から正しい
情報を得るために遅れが生じることとなる。この遅れ
が、上記ワード線駆動信号の印加の時点からセンスアン
プからの出力までの時点までの遅延TDを支配的に決定す
ることとなる。 第６図の実施例のセンスアンプの第１段目の正帰還負
荷の増幅率が大きいため、この第１段目の出力から大き
な振幅で誤情報が出力されることになる。一方、第７図
の実施例のセンスアンプの第１段目のカレントミラー負
荷の増幅率は第６図の正帰還負荷の増幅率と比較して小
さいので、第７図の実施例のセンスアンプの第１段目の
出力から生じる誤情報の振幅は小さなものとなり、第７
図の遅延TDは小さなものとなる。 以上のように第６図の実施例と比較して第７図の実施
例は負荷回路の増幅率が小さいので、上記の電位差縮小
動作終了に関係する遅延TEが短くなっても、上記のセン
スアンプ出力に関係する遅延TDはそれほど大きくなるこ
とは無い。 従って、第７図の実施例によれば、電位差縮小動作終
了に関係する遅延TEの最小値は第６図の実施例と比較し
て1.3nS小さくすることが可能となって、この遅延時間T
Eに関するタイミング・マージンを大きくすることがで
きる。 第８図も本発明の他の実施例である。第８図の回路
は、接地電圧の如き固定電圧がゲートに印加されたPMOS
Q41，Q42を負荷とする差動アンプを初段とし、第１図の
回路を２段目センスアンプとして縦続接続した構成とな
っている。 第７図，第８図の構成においても、２段目の正帰還型
センスアンプにより、データバスD,の大きな負荷容量
を高速で駆動することができる。 第９図の回路は、公知のセンス回路であり、カレント
ミラー型アンプを２ケ並列接続したアンプを２段縦接続
した構成となっている。 第10図は、本発明の一実施例である第６図のセンス回
路と従来例である第９図のセンス回路の遅延時間をセン
スアンプ平均電流に対して示したグラフである。第10図
より、本発明の一実施例である第６図のセンス回路は、
従来例である第９図のセンス回路に比べて２倍以上の高
速性を有することが明らかである。 第11図は本発明のもう一つの実施例であり、スラテツ
ク型ランダムアクセスメモリ（SRAM）を構成する。第11
図においてSRAMセルからの読出し信号を増幅するための
SAとして第６図のセンスアンプ回路が使用され、MAとし
ては第１図のセンスアンプ回路にトライステート出力コ
ントロール用PMOSトランジスタQ71，Q72を付加したメイ
ンアンプ回路である。 第12図は本願発明者等によつて出願前に検討された集
積回路の一例であるが、第11図の実施例は第12図に比べ
てトランジスタ数が大幅に低減しており、消費電流およ
びレイアウト面積がほぼ半分となつている。 その上、第11図の回路を用いると大幅に高速化が可能
となり、メモリセル情報がDoutに到達するまでの時間
が、第12図の回路を用いた場合の約半分にまで減少する
ことが、回路解析により確認されている。 これは第12図の回路においては負荷PMOSトランジスタ
がカレントミラー接続されているため負荷MOSの利得が
小さいのに対して、第11図の回路においては負荷PMOSト
ランジスタが正帰還クロスカツプル接続されているため
負荷MOSの利得が大きいことに起因している。 第13図は、第11図のセンス回路を1MビツトSRAMに適用
した際の回路解析による動作波形を示す。第13図におい
て、コモンデータ線d,の微小な電位差が、初段および
２段目のセンスアンプ（第11図のSA）で高速に増幅さ
れ、CMOSレベルの信号S2,▲▼が得られる。信号S2,
▲▼は大きな配線容量を有するデータバスを伝播し
た後、メインアンプ（第11図のMA）の入力端においてな
まった波形（第13図D,）となるが、D,に微小電位差
が生じるやいなやメインアンプで増幅することにより高
速なメインアンプ出力信号D1,▲▼が得られ、イン
バータINV1,INV2を経て出力トランジスタQ75，Q76を駆
動する。このように、第11図の回路構成によれば、セン
スアンプ初段、２段目およびメインアンプの動作を1ns
程度の遅延で行なわれることができ、きわめて高速で出
力Doutを得ることができる。第13図の例においては、コ
モンデータ線d,に電位差が生じ始めてから3ns程度で
出力Doutが得られている。 さらに、第12図では、データ出力制御信号DOCに応答
してメインアンプMAの後に出力端Doutの高インピーダン
ス状態を決定するための出力制御回路DBを用いているの
に対し、第11図の実施例においては、データ出力制御信
号DOCにより制御されるNMOSトランジスタQ70によりメイ
ンアンプMAの活性状態あるいは非活性状態を制御する一
方、出力端Doutを高インピーダンス状態にするためのPM
OSトランジスタQ71，Q72をメインアンプMAの出力に並列
接続しDOCにより制御することにより、第12図の出力制
御回路DBに相当する回路を省略でき、出力バッフア内の
信号伝達時間を短縮することができる。 第14図も本発明の他の実施例であり、初段および２段
目のセンスアンプSAに第７図のセンス回路を用いて構成
した。 第15図も本発明の他の実施例であり、初段および２段
目のセンスアンプSAに第８図のセンス回路を用いて構成
した。 第16図もまた本発明の他の実施例（スタティックRAM
のセンス回路）であり、第11図の実施例において、コモ
ンデータ線d,にCMOS正帰還プリアンプ回路PFB1
（Q204，Q205，Q225〜Q228）を付加した構成となってい
る。第17図は第16図の実施例の動作を示す波形図であ
り、以下第17図を用いて第16図を説明する。スタティッ
クRAMメモリセルから読み出されたコモンデータ線d,
に伝達された電位差は通常0.1〜0.2V程度であり、この
微小電位差をいかに高速に増幅するかが高速化の鍵であ
る。d,の信号遷移期間にφCDQ，CDQにパルスを印加
してMOSトランジスタQ202，Q203を一時的に導通させ、
d,の信号遷移を速やかに行なわせる。次に、新たに選
択されたメモリセルによる信号電位差がd,に生じ始め
ると同時に、パルスφCDA，CDAによりMOSトランジス
タQ204，Q205を導通せしめ、入力信号線と出力信号線と
が直接接続されたCMOS正帰還プリアンプ回路PFB1を動作
させる。PFB1は、d,の電位差を正帰還増幅し最大0.5V
程度の電位差を得る（ΔV1）。PFB1の効果は、d,の電
位差を速く大きくすることにより、次段のセンス回路を
速く安定に動作させることにある。 次段以降でのセンス動作が終了後は、Q204，Q205は、
φCDA，CDAにより非導通とされPFB1は動作せず、SRAM
メモリセルからＹ方向スイッチMOSトランジスタを介し
て読み出された信号はCMOS正帰還プリアンプ回路PFB1に
よって増幅されることなく、このプリアンプ回路PFB1の
入力信号と出力信号線との間の直接接続を介して、コモ
ンデータ線d,に伝達されるようになる。このように、
d,の電位差が必要以上に大きくなることはなく、次第
に定常状態の電位差ΔV2（0.1〜0.2V）に変化する。す
なわち、コモンデータ線d,の電位差が大きく開きすぎ
て、次のメモリセル情報の読み出しが遅れることがな
い。センスアンプ初段（SA1）出力S1,▲▼はMOSト
ランジスタQ206，Q207をパルスφSEQ1，SEQ1より、セ
ンスアンプ２段目（SA2）出力S2,▲▼はMOSトラン
ジスタQ208，Q209をパルスφSEQ2，SEQ2により、信号
遷移期間導通せしめ、やはり信号遷移を速やかに行なわ
せる。その後、コモンデータ線d,に電位差が生じると
同時にQ206，Q207，Q208，Q209を非導通とし、制御信号
Ｙ・SACによりセンスアンプSA1,SA2動作せしめ、既に述
べたようにPMOS正帰還動作によりきわめて高速で増幅さ
れた信号S1,▲▼およびS2,▲▼が得られる。 センスアンプ２段目出力S2,▲▼とデータバスD,
を接続するトランフフアーゲートを構成するMOSトラ
ンジスタQ212，Q213，Q214，Q215は、S2,▲▼に信
号が出力する前に導通せしめておき、また、MOSトラン
ジスタQ210，Q211，Q216，Q217をパルスφSEQ2，
SEQ2，φBEQ，BEQにより信号遷移期間導通せしめ、
S2,▲▼に電位差を生じると同時にQ210，Q211，Q
216，Q217を非導通とする。センスアンプ２段目SA2で増
幅された信号S2,▲▼は、大きな負荷容量を有する
データバスを伝播する間になだらかになまった波形（第
17図D,）となる。 メインアンプ出力M,は、信号遷移期間に、コントロ
ール信号DOCによりMOSトランジスタQ218を非導通とし、
Q219，Q220を導通せしめ、またφMAEQ，MAEQ信号によ
りMOSトランジスタQ221，Q222を導通せしめることによ
り、M,の電位を一時的に電源電圧Vcc電位とする。し
たがってこの期間は、出力用NMOSトランジスタQ223，Q
224が共に非導通となり、出力信号Doutが“0"から“1"
あるいは“1"から“0"へ遷移する期間に出力トランジス
タQ223，Q224に貫通して流れる電流がなく、低消費電力
かつ低雑音の動作を行なわせることができる。次に、D,
に電位差が生じて前にDOC信号によりQ218を導通、Q
219，Q220を非導通とし、引続きD,に電位差が生じる
と同時にQ221，Q222を非導通とすると、メインアンプMA
1により高速に増幅された信号波形M,が得られる。こ
れらの信号は、インバータINV1,INV2を経て出力トラン
ジスタQ223，Q224を駆動し出力Doutが得られる。 このように、コモンデータ線d,の微小な電位差を順
次高速に増幅することにより、きわめて高速に出力波形
Doutが得られる。 本発明の他の実施例として、第16図の初段および２段
目のセンス回路部SAとして第７図あるいは第８図あるい
は第９図を用いて回路構成も考えられ、これらいずれの
実施例も既に述べた動作と同様の動作より高速で出力が
得られる。 第18図も本発明の他の実施例である。第18図は、第16
図の実施例にPMOS正帰還回路PFB2が付加された構成とな
っている。 PFB2の効果は、ビット線対b,の電位差を高速に大き
くし、第16図の実施例に比べコモンデータ線d,の電位
差をいっそう速く大きくし、センスアンプSAの動作をさ
らに速めて、なおいっそうの高速増幅を可能にしたこと
にある。 本発明の他の実施例として、第18図の初段および２段
目のセンス回路部SAとして第７図あるいは第８図あるい
は第９図を用いた回路構成も考えられ、これらいずれの
実施例も第18図と同様高速のセンス増幅を実現できる。 第19図は本発明の他の実施例を示しており、Q301，Q
308，Q310，Q311，Q315はＰチャネルMOSトランジスタを
示し、Q302，Q303，Q304，Q305，Q306，Q307，Q309，Q
312，Q313，Q314，Q316はＮチャネルMOSトランジスタを
示している。 この第19図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプは
Q303，Q304，Q305，Q306，Q307と全てＮチャネルMOSト
ランジスタで構成されており、Q310，Q311，Q312，
Q313，Q314から構成されたところの第１図のセンスアン
プが第２段目のセンスアンプとして使用されている。 MOSトランジスタQ301，Q302が相補線d,の間に接続
され、MOSトランジスタQ305，Q309が相補線D1，▲
▼の間に接続され、MOSトランジスタQ315，Q316が相補
D,の間に接続されている。 相補線d,の入力信号に応答して相補信号D1，▲
▼が対となったソースフォロワ動作のＮチャネルMOSト
ランジスタQ303，Q304によって得られた後、さらにゲー
トとドレインがクロスカップル接続されたＮチャネルMO
SトランジスタQ305，Q306によって高速に増幅される。 この相補信号D1，▲▼はトランジスタQ310，
Q311，Q312，Q313，Q314のサイズを大きくして負荷駆動
能力を強力化して、D,に大きな負荷容量が接続されて
いる場合でも、この負荷容量を高速に駆動することがで
きる。 第20図も本発明の他の実施例を示しており、Q401，Q
403，Q404，Q405，Q406，Q407，Q408，Q410，Q411，Q
415はＰチャネルMOSトランジスタを示し、Q402，Q409，
Q412，Q413，Q414，Q416はＮチャネルMOSトランジスタ
を示している。 この第20図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプは
Q403，Q404，Q405，Q406，Q407と全てＰチャネルNOSト
ランジスタで構成されており、Q410，Q411，Q412，
Q413，Q414から構成されたところの第１図のセンスアン
プが第２段目のセンスアンプとして使用されている。MO
SトランジスタQ401，Q402が相補線d,の間に接続さ
れ、MOSトランジスタQ408，Q409が相補線D1，▲▼
の間に接続され、MOSトランジスタQ415，Q416が相補線
D,の間に接続されている。 相補線d,の入力信号に応答して相補信号D1，▲
▼が対となったソースフォロワ動作のＰチャネルMOSト
ランジスタQ403，Q404によって得られた後，さらにゲー
トとドレインがクロスカップル接続されたＰチャネルMO
SトランジスタQ405，Q406によって高速に増幅される。 この相補信号D1，▲▼はトランジスタQ410，
Q411，Q412，Q413，Q414のサイズを大きくして負荷駆動
能力を強力化して、D,に大きな負荷容量が接続されて
いる場合でも、この負荷容量を高速に駆動することがで
きる。 以上説明したように、この第19図の実施例中のセンス
アンプの第１段目のＮチャネルMOSトランジスタQ303，Q
304および第20図の実施例中のセンスアンプの第１段目
のＰチャネルMOSトランジスタQ403，Q404はそれぞれ電
圧利得が１以下のソースフォロワアーとして動作し、第
19図の実施例中のセンスアンプの第１段目のゲートとド
レインがクロスカップル接続されたＮチャネルMOSトラ
ンジスタQ305，Q306および第20図の実施例中のセンスア
ンプの第１段目のゲートとドレインがクロスカップル接
続されたＰチャネルMOSトランジスタQ405，Q406は上記
ソースフォロワーのソース負荷回路として動作し、この
クロスカップル接続負荷回路の電圧利得は１よりはるか
に大きい。 第19図および第20図の実施例においては、以前の実施
例と同様にパルス信号φ2,▲▼に応答してMOSトラ
ンジスタQ308，Q309，Q408，Q409が導通することによっ
て、クロスカップル接続された負荷MOSトランジスタQ
305，Q306，Q405，Q406の正帰還動作が解消される。 また、本発明はSRAMに限定されるものではなく、DRA
M,PROM,EPROM等のメモリ装置全般に適用することが可能
である。 さらに本発明は上記した具体的実施例に限定されるも
のでは無く、その基本的技術思想に従って種々の変形が
可能であることは言うまでも無い。
Q1，Q2，Q6，Q8はｐチヤネルMOSトランジスタ（以下pMO
Sと称する）、Q3，Q4，Q5，Q7，Q9はｎチヤネルMOSトラ
ンジスタ（以下nMOSと称する）であり、d,は本実施例
のセンス回路に入力する一対の相補信号でありメモリセ
ルからの相補読出信号が伝達され、D,は本センス回路
から出力する一対の相補信号、▲▼，φ1，▲
▼，φ2は、それぞれトランジスタQ6，Q7，Q8，Q9を駆
動するパルス信号、NMOSQ5のゲート端子に印加されるSA
Cは本センスアンプの活性化信号であり、これらの信号
のタイミングは第２図に示すが、特に、PMOSQ1，Q2はク
ロスカップル接続された負荷MOS,NMOSQ3，Q4は差動トラ
ンジスタ、PMOSQ8とNMOSQ9とは第１スイッチング手段と
して動作し、パルス信号φ2，▲▼は第１制御信号
である。 尚、差動トランジスタQ3，Q4はnpnバイポーラトラン
ジスタによって置換されることも可能である。又、トラ
ンジスタQ6，Q7はどちらか一方のみでもよく、トランジ
スタQ8，Q9についてもどちらか一方のみで動作可であ
る。 d,はスタテック型メモリセルから読み出される微小
電位差を有するセンスアンプの一対の相補入力信号で、
信号遷移期間中にパルス信号1，φ1により相補入力信
号電位差縮小用MOSトランジスタQ6，Q7が導通され、d,
が同電位とされ、反転読み出しが高速化される。続い
て、パルス信号▲▼，φ2により相補出力信号電位
差縮小用MOSトランジスタQ8，Q9が導通され、補相出力
信号D,が同電位にされるともに、クロスカップル接続
された負荷MOSトランジスタQ1，Q2の正帰還保持動作が
弱められるので、反転読み出しが高速化される。次に、
一対の相補信号がメモリセルよりd,に読み出されはじ
めるのと同時に、Q6，Q7が非導通とされ、d,間の電位
差が広がる。続いて、Q8，Q9も非導通とされる。 今、第２図のタイミング図の時間軸において、時刻t1
からt2へ遷移した時点を考える。このとき、ｄの電位は
下降し、の電位は上昇するが、ノードN1とN2はまだ同
電位である。したがって、Q3のドレイン電流は減少し、
Q4のドレイン電流は増加し、その後ノードN1の電位は上
昇しノードN2の電位は下降し始める。このため、Q1のド
レイン電流が増加しQ2のドレイン電流が減少し、さらに
ノードN1の電位が上昇しノードN2の電位が下降する。こ
れがさらに、Q1のドレイン電流を増加させQ2のドレイン
電流を減少させ、ノードN1の電位を上昇させノードN2の
電位を下降させる方向に働く。すなわち、本センスアン
プのノードN1，N2には正帰還が働き、急速に電位差を広
げる効果があり、きわめて高速のセンスアンプを実現す
ることができる。 すなわち、相補入力信号d,に差動トランジスタQ3，
Q4が応答するとともに、負荷MOSトランジスタQ1，Q2が
この差動トランジスタQ3，Q4に応答するため、負荷容量
の大きい相補出力補出力D,を高速で充電もしくは放電
することができる。 本センスアンプにおいて、Q6，Q7，Q8，Q9はきわめて
重要な役割を果たしている。すなわち相補入力信号d,
間および相補出力信号D,間を、信号遷移期間中に短絡
し、信号遷移を速やかに行なわせる働きをしている。
Q6，Q7，Q8，Q9を用いない場合のd,およびD,のタイ
ミングを第２図に破線で示している。このとき、負荷MO
SトランジスタQ1，Q2は正帰還回路の作用により相補出
力信号D,の遷移が妨げられ、相補入力信号電位差が大
きくなる時刻t3に至ってやっとD,の遷移が生じる。す
なわち、センス速度が大幅に遅くなる。あるいは、相補
入力信号d,の最大電位差が小さい場合は、相補出力信
号D,の遷移が生じない。すなわち正しいデータが読み
だされない場合が生じ得る。 以上のように、本実施例によれば、微小な電位差をも
つ一対の相補入力信号を、きわめて高速かつ大きな増幅
率で増幅する効果がある。 本発明の他の実施例を第５図に示す。第５図の実施例
は、第一の実施例（第１図）において、pMOSとnMOSの役
割が入れ替わった構成となっており、第１図と同様にき
わめて高速かつ大増幅率で増幅する効果がある。 本実施例においてもMOSトランジスタQ36とQ37はどち
らか一方でもよく、Q38とQ39のどちらか一方でも所望の
動作が可能である。 第６図もまた、本発明の他の実施例である。第６図
は、第１図の回路を２段縦続接続した構成になってお
り、２段縦続接続することにより増幅率をさらに大きく
でき、相補出力信号D,の電位差を電源電圧いっぱいま
で広げることができる。また、第６図の回路では２段目
センスアンプ部のトランジスタQ46〜Q50のサイズを大き
くして、負荷駆動能力を強力化し、D,に大きな負荷容
量が接続される場合、この負荷容量を高速に駆動するこ
とができる。 第７図も本発明の他の実施例である。第７図の回路
は、従来からよく知られたNMOS差動Q43，Q44，Q43′，Q
44′およびPMOSカレントミラーQ41，Q42，Q41′，Q42′
からなるセンスアンプを初段とし、第１図の回路を２段
目のセンスアンプとして縦続接続した構成となってい
る。 本発明は、相補出力D,を出力するところのいわゆる
ダブル・エンドセンス増幅器に関係するものである。カ
レントミラー負荷を使用する場合は、相補出力を得るた
めには二つのカレントミラー負荷回路が必要である。第
７図の第１断面のカレントミラー負荷回路型センスアン
プは高速であるものの、第７図の第２段のクロスカップ
ル接続負荷回路型センスアンプほどは高速では無い。ま
た、第２段目のトランジスタ数が５であるのに対して第
１段目のトランジスタ数が９であると言う欠点がある。 しかし、第７図においては第１段目にカレントミラー
負荷回路型センスアンプを用いることによって、下記の
如き利点を生じるものである。 すなわち、メモリ装置を高速とするためには、メモリ
装置のワード線選択のためのワード線駆動信号の印加の
時点からセンスアンプからの出力までの時点までの遅延
TDを小さくすることが重要である。一方、上記のワード
線駆動信号の印加の時点からMOSトランジスタQ51，
Q52，Q53，Q54，Q55，Q56の非導通による相補信号線間
の電位差縮小動作終了までの時点までの遅延TEが存在す
る。 第21図の横軸は後者の遅延TEを示し、その縦軸は前者
の遅延TDを示し、第21図中で実線は第７図の実施例の特
性を示し、破線は第６図の実施例の特性を示している。 いずれの特性においても、ワード線駆動信号の印加の
時点から相補信号線間の電位差縮小動作終了までの時点
までの遅延TEが短すぎると、センスアンプ中の差動トラ
ンジスタもしくは負荷トランジスタの対となっているト
ランジスタのしきい値電圧などの電気的特性差によっ
て、センスアンプの第１段目の相補入力信号の振幅が微
小である間に、センスアンプの第１段目の差動トランジ
スタの相補出力から誤情報が一時的に出力されてしま
い、第１段目の差動トランジスタの相補出力から正しい
情報を得るために遅れが生じることとなる。この遅れ
が、上記ワード線駆動信号の印加の時点からセンスアン
プからの出力までの時点までの遅延TDを支配的に決定す
ることとなる。 第６図の実施例のセンスアンプの第１段目の正帰還負
荷の増幅率が大きいため、この第１段目の出力から大き
な振幅で誤情報が出力されることになる。一方、第７図
の実施例のセンスアンプの第１段目のカレントミラー負
荷の増幅率は第６図の正帰還負荷の増幅率と比較して小
さいので、第７図の実施例のセンスアンプの第１段目の
出力から生じる誤情報の振幅は小さなものとなり、第７
図の遅延TDは小さなものとなる。 以上のように第６図の実施例と比較して第７図の実施
例は負荷回路の増幅率が小さいので、上記の電位差縮小
動作終了に関係する遅延TEが短くなっても、上記のセン
スアンプ出力に関係する遅延TDはそれほど大きくなるこ
とは無い。 従って、第７図の実施例によれば、電位差縮小動作終
了に関係する遅延TEの最小値は第６図の実施例と比較し
て1.3nS小さくすることが可能となって、この遅延時間T
Eに関するタイミング・マージンを大きくすることがで
きる。 第８図も本発明の他の実施例である。第８図の回路
は、接地電圧の如き固定電圧がゲートに印加されたPMOS
Q41，Q42を負荷とする差動アンプを初段とし、第１図の
回路を２段目センスアンプとして縦続接続した構成とな
っている。 第７図，第８図の構成においても、２段目の正帰還型
センスアンプにより、データバスD,の大きな負荷容量
を高速で駆動することができる。 第９図の回路は、公知のセンス回路であり、カレント
ミラー型アンプを２ケ並列接続したアンプを２段縦接続
した構成となっている。 第10図は、本発明の一実施例である第６図のセンス回
路と従来例である第９図のセンス回路の遅延時間をセン
スアンプ平均電流に対して示したグラフである。第10図
より、本発明の一実施例である第６図のセンス回路は、
従来例である第９図のセンス回路に比べて２倍以上の高
速性を有することが明らかである。 第11図は本発明のもう一つの実施例であり、スラテツ
ク型ランダムアクセスメモリ（SRAM）を構成する。第11
図においてSRAMセルからの読出し信号を増幅するための
SAとして第６図のセンスアンプ回路が使用され、MAとし
ては第１図のセンスアンプ回路にトライステート出力コ
ントロール用PMOSトランジスタQ71，Q72を付加したメイ
ンアンプ回路である。 第12図は本願発明者等によつて出願前に検討された集
積回路の一例であるが、第11図の実施例は第12図に比べ
てトランジスタ数が大幅に低減しており、消費電流およ
びレイアウト面積がほぼ半分となつている。 その上、第11図の回路を用いると大幅に高速化が可能
となり、メモリセル情報がDoutに到達するまでの時間
が、第12図の回路を用いた場合の約半分にまで減少する
ことが、回路解析により確認されている。 これは第12図の回路においては負荷PMOSトランジスタ
がカレントミラー接続されているため負荷MOSの利得が
小さいのに対して、第11図の回路においては負荷PMOSト
ランジスタが正帰還クロスカツプル接続されているため
負荷MOSの利得が大きいことに起因している。 第13図は、第11図のセンス回路を1MビツトSRAMに適用
した際の回路解析による動作波形を示す。第13図におい
て、コモンデータ線d,の微小な電位差が、初段および
２段目のセンスアンプ（第11図のSA）で高速に増幅さ
れ、CMOSレベルの信号S2,▲▼が得られる。信号S2,
▲▼は大きな配線容量を有するデータバスを伝播し
た後、メインアンプ（第11図のMA）の入力端においてな
まった波形（第13図D,）となるが、D,に微小電位差
が生じるやいなやメインアンプで増幅することにより高
速なメインアンプ出力信号D1,▲▼が得られ、イン
バータINV1,INV2を経て出力トランジスタQ75，Q76を駆
動する。このように、第11図の回路構成によれば、セン
スアンプ初段、２段目およびメインアンプの動作を1ns
程度の遅延で行なわれることができ、きわめて高速で出
力Doutを得ることができる。第13図の例においては、コ
モンデータ線d,に電位差が生じ始めてから3ns程度で
出力Doutが得られている。 さらに、第12図では、データ出力制御信号DOCに応答
してメインアンプMAの後に出力端Doutの高インピーダン
ス状態を決定するための出力制御回路DBを用いているの
に対し、第11図の実施例においては、データ出力制御信
号DOCにより制御されるNMOSトランジスタQ70によりメイ
ンアンプMAの活性状態あるいは非活性状態を制御する一
方、出力端Doutを高インピーダンス状態にするためのPM
OSトランジスタQ71，Q72をメインアンプMAの出力に並列
接続しDOCにより制御することにより、第12図の出力制
御回路DBに相当する回路を省略でき、出力バッフア内の
信号伝達時間を短縮することができる。 第14図も本発明の他の実施例であり、初段および２段
目のセンスアンプSAに第７図のセンス回路を用いて構成
した。 第15図も本発明の他の実施例であり、初段および２段
目のセンスアンプSAに第８図のセンス回路を用いて構成
した。 第16図もまた本発明の他の実施例（スタティックRAM
のセンス回路）であり、第11図の実施例において、コモ
ンデータ線d,にCMOS正帰還プリアンプ回路PFB1
（Q204，Q205，Q225〜Q228）を付加した構成となってい
る。第17図は第16図の実施例の動作を示す波形図であ
り、以下第17図を用いて第16図を説明する。スタティッ
クRAMメモリセルから読み出されたコモンデータ線d,
に伝達された電位差は通常0.1〜0.2V程度であり、この
微小電位差をいかに高速に増幅するかが高速化の鍵であ
る。d,の信号遷移期間にφCDQ，CDQにパルスを印加
してMOSトランジスタQ202，Q203を一時的に導通させ、
d,の信号遷移を速やかに行なわせる。次に、新たに選
択されたメモリセルによる信号電位差がd,に生じ始め
ると同時に、パルスφCDA，CDAによりMOSトランジス
タQ204，Q205を導通せしめ、入力信号線と出力信号線と
が直接接続されたCMOS正帰還プリアンプ回路PFB1を動作
させる。PFB1は、d,の電位差を正帰還増幅し最大0.5V
程度の電位差を得る（ΔV1）。PFB1の効果は、d,の電
位差を速く大きくすることにより、次段のセンス回路を
速く安定に動作させることにある。 次段以降でのセンス動作が終了後は、Q204，Q205は、
φCDA，CDAにより非導通とされPFB1は動作せず、SRAM
メモリセルからＹ方向スイッチMOSトランジスタを介し
て読み出された信号はCMOS正帰還プリアンプ回路PFB1に
よって増幅されることなく、このプリアンプ回路PFB1の
入力信号と出力信号線との間の直接接続を介して、コモ
ンデータ線d,に伝達されるようになる。このように、
d,の電位差が必要以上に大きくなることはなく、次第
に定常状態の電位差ΔV2（0.1〜0.2V）に変化する。す
なわち、コモンデータ線d,の電位差が大きく開きすぎ
て、次のメモリセル情報の読み出しが遅れることがな
い。センスアンプ初段（SA1）出力S1,▲▼はMOSト
ランジスタQ206，Q207をパルスφSEQ1，SEQ1より、セ
ンスアンプ２段目（SA2）出力S2,▲▼はMOSトラン
ジスタQ208，Q209をパルスφSEQ2，SEQ2により、信号
遷移期間導通せしめ、やはり信号遷移を速やかに行なわ
せる。その後、コモンデータ線d,に電位差が生じると
同時にQ206，Q207，Q208，Q209を非導通とし、制御信号
Ｙ・SACによりセンスアンプSA1,SA2動作せしめ、既に述
べたようにPMOS正帰還動作によりきわめて高速で増幅さ
れた信号S1,▲▼およびS2,▲▼が得られる。 センスアンプ２段目出力S2,▲▼とデータバスD,
を接続するトランフフアーゲートを構成するMOSトラ
ンジスタQ212，Q213，Q214，Q215は、S2,▲▼に信
号が出力する前に導通せしめておき、また、MOSトラン
ジスタQ210，Q211，Q216，Q217をパルスφSEQ2，
SEQ2，φBEQ，BEQにより信号遷移期間導通せしめ、
S2,▲▼に電位差を生じると同時にQ210，Q211，Q
216，Q217を非導通とする。センスアンプ２段目SA2で増
幅された信号S2,▲▼は、大きな負荷容量を有する
データバスを伝播する間になだらかになまった波形（第
17図D,）となる。 メインアンプ出力M,は、信号遷移期間に、コントロ
ール信号DOCによりMOSトランジスタQ218を非導通とし、
Q219，Q220を導通せしめ、またφMAEQ，MAEQ信号によ
りMOSトランジスタQ221，Q222を導通せしめることによ
り、M,の電位を一時的に電源電圧Vcc電位とする。し
たがってこの期間は、出力用NMOSトランジスタQ223，Q
224が共に非導通となり、出力信号Doutが“0"から“1"
あるいは“1"から“0"へ遷移する期間に出力トランジス
タQ223，Q224に貫通して流れる電流がなく、低消費電力
かつ低雑音の動作を行なわせることができる。次に、D,
に電位差が生じて前にDOC信号によりQ218を導通、Q
219，Q220を非導通とし、引続きD,に電位差が生じる
と同時にQ221，Q222を非導通とすると、メインアンプMA
1により高速に増幅された信号波形M,が得られる。こ
れらの信号は、インバータINV1,INV2を経て出力トラン
ジスタQ223，Q224を駆動し出力Doutが得られる。 このように、コモンデータ線d,の微小な電位差を順
次高速に増幅することにより、きわめて高速に出力波形
Doutが得られる。 本発明の他の実施例として、第16図の初段および２段
目のセンス回路部SAとして第７図あるいは第８図あるい
は第９図を用いて回路構成も考えられ、これらいずれの
実施例も既に述べた動作と同様の動作より高速で出力が
得られる。 第18図も本発明の他の実施例である。第18図は、第16
図の実施例にPMOS正帰還回路PFB2が付加された構成とな
っている。 PFB2の効果は、ビット線対b,の電位差を高速に大き
くし、第16図の実施例に比べコモンデータ線d,の電位
差をいっそう速く大きくし、センスアンプSAの動作をさ
らに速めて、なおいっそうの高速増幅を可能にしたこと
にある。 本発明の他の実施例として、第18図の初段および２段
目のセンス回路部SAとして第７図あるいは第８図あるい
は第９図を用いた回路構成も考えられ、これらいずれの
実施例も第18図と同様高速のセンス増幅を実現できる。 第19図は本発明の他の実施例を示しており、Q301，Q
308，Q310，Q311，Q315はＰチャネルMOSトランジスタを
示し、Q302，Q303，Q304，Q305，Q306，Q307，Q309，Q
312，Q313，Q314，Q316はＮチャネルMOSトランジスタを
示している。 この第19図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプは
Q303，Q304，Q305，Q306，Q307と全てＮチャネルMOSト
ランジスタで構成されており、Q310，Q311，Q312，
Q313，Q314から構成されたところの第１図のセンスアン
プが第２段目のセンスアンプとして使用されている。 MOSトランジスタQ301，Q302が相補線d,の間に接続
され、MOSトランジスタQ305，Q309が相補線D1，▲
▼の間に接続され、MOSトランジスタQ315，Q316が相補
D,の間に接続されている。 相補線d,の入力信号に応答して相補信号D1，▲
▼が対となったソースフォロワ動作のＮチャネルMOSト
ランジスタQ303，Q304によって得られた後、さらにゲー
トとドレインがクロスカップル接続されたＮチャネルMO
SトランジスタQ305，Q306によって高速に増幅される。 この相補信号D1，▲▼はトランジスタQ310，
Q311，Q312，Q313，Q314のサイズを大きくして負荷駆動
能力を強力化して、D,に大きな負荷容量が接続されて
いる場合でも、この負荷容量を高速に駆動することがで
きる。 第20図も本発明の他の実施例を示しており、Q401，Q
403，Q404，Q405，Q406，Q407，Q408，Q410，Q411，Q
415はＰチャネルMOSトランジスタを示し、Q402，Q409，
Q412，Q413，Q414，Q416はＮチャネルMOSトランジスタ
を示している。 この第20図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプは
Q403，Q404，Q405，Q406，Q407と全てＰチャネルNOSト
ランジスタで構成されており、Q410，Q411，Q412，
Q413，Q414から構成されたところの第１図のセンスアン
プが第２段目のセンスアンプとして使用されている。MO
SトランジスタQ401，Q402が相補線d,の間に接続さ
れ、MOSトランジスタQ408，Q409が相補線D1，▲▼
の間に接続され、MOSトランジスタQ415，Q416が相補線
D,の間に接続されている。 相補線d,の入力信号に応答して相補信号D1，▲
▼が対となったソースフォロワ動作のＰチャネルMOSト
ランジスタQ403，Q404によって得られた後，さらにゲー
トとドレインがクロスカップル接続されたＰチャネルMO
SトランジスタQ405，Q406によって高速に増幅される。 この相補信号D1，▲▼はトランジスタQ410，
Q411，Q412，Q413，Q414のサイズを大きくして負荷駆動
能力を強力化して、D,に大きな負荷容量が接続されて
いる場合でも、この負荷容量を高速に駆動することがで
きる。 以上説明したように、この第19図の実施例中のセンス
アンプの第１段目のＮチャネルMOSトランジスタQ303，Q
304および第20図の実施例中のセンスアンプの第１段目
のＰチャネルMOSトランジスタQ403，Q404はそれぞれ電
圧利得が１以下のソースフォロワアーとして動作し、第
19図の実施例中のセンスアンプの第１段目のゲートとド
レインがクロスカップル接続されたＮチャネルMOSトラ
ンジスタQ305，Q306および第20図の実施例中のセンスア
ンプの第１段目のゲートとドレインがクロスカップル接
続されたＰチャネルMOSトランジスタQ405，Q406は上記
ソースフォロワーのソース負荷回路として動作し、この
クロスカップル接続負荷回路の電圧利得は１よりはるか
に大きい。 第19図および第20図の実施例においては、以前の実施
例と同様にパルス信号φ2,▲▼に応答してMOSトラ
ンジスタQ308，Q309，Q408，Q409が導通することによっ
て、クロスカップル接続された負荷MOSトランジスタQ
305，Q306，Q405，Q406の正帰還動作が解消される。 また、本発明はSRAMに限定されるものではなく、DRA
M,PROM,EPROM等のメモリ装置全般に適用することが可能
である。 さらに本発明は上記した具体的実施例に限定されるも
のでは無く、その基本的技術思想に従って種々の変形が
可能であることは言うまでも無い。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を動作させるのに好適なタイミング図、第３図
及び第４図は従来技術を示す回路図、第５図，第６図，
第７図，第８図はそれぞれ本発明の他の実施例を示す回
路図、第９図は従来のセンス回路を示す回路図、第10図
は本発明の一実施例（第６図）および従来のセンス回路
例（第９図）のセンス増幅に要する遅延時間のセンスア
ンプ平均電流依存性を示す特性図、第11図は本発明の他
の実施例を示す回路図、第12図は本願発明者等によって
出願前に検討された回路を示す回路図、第13図は第11図
の実施例の動作波形図、第14図，第15図，第16図はそれ
ぞれ本発明の他の実施例を示す回路図、第17図は第16図
の実施例の動作を説明するための動作波形図、第18図は
本発明の他の実施例を示す回路図、第19図および第20図
は本発明の他の実施例を示す回路図、第21図は第６図の
実施例と第７図の実施例の特性の相違を示す図である。
図の回路を動作させるのに好適なタイミング図、第３図
及び第４図は従来技術を示す回路図、第５図，第６図，
第７図，第８図はそれぞれ本発明の他の実施例を示す回
路図、第９図は従来のセンス回路を示す回路図、第10図
は本発明の一実施例（第６図）および従来のセンス回路
例（第９図）のセンス増幅に要する遅延時間のセンスア
ンプ平均電流依存性を示す特性図、第11図は本発明の他
の実施例を示す回路図、第12図は本願発明者等によって
出願前に検討された回路を示す回路図、第13図は第11図
の実施例の動作波形図、第14図，第15図，第16図はそれ
ぞれ本発明の他の実施例を示す回路図、第17図は第16図
の実施例の動作を説明するための動作波形図、第18図は
本発明の他の実施例を示す回路図、第19図および第20図
は本発明の他の実施例を示す回路図、第21図は第６図の
実施例と第７図の実施例の特性の相違を示す図である。
フロントページの続き (72)発明者 花村 昭次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭54−137245（ＪＰ，Ａ) 特開 昭60−83290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 - 11/419
Claims (25)
- 【請求項１】第１及び第２入力線と、 第１及び第２出力線と、 そのゲートが上記第１入力線に接続された第1MOSトラン
ジスタと、 そのゲートが上記第２入力線に接続されるとともにその
ソースが上記第1MOSトランジスタのソースに接続された
第2MOSトランジスタと、 そのドレインが上記第１出力線に接続され、そのソース
・ドレイン経路が上記第1MOSトランジスタのソース・ド
レイン経路に直列に接続された第3MOSトランジスタと、 そのドレインが上記第２出力線及び上記第3MOSトランジ
スタのゲートに接続され、そのソース・ドレイン経路が
上記第2MOSトランジスタのソース・ドレイン経路に直列
に接続され、そのゲートが上記第3MOSトランジスタのド
レインに接続された第4MOSトランジスタと、 上記第1MOSトランジスタのソースと第１動作電位点との
間に接続された第１のスイッチ回路と、 上記第１出力線と上記第２出力線との間に接続された第
２のスイッチ回路とを具備し、 上記第１のスイッチ回路が導通している期間と上記第２
のスイッチ回路が導通している期間とは重なることを特
徴とする増幅回路。 - 【請求項２】上記第１のスイッチ回路が非導通状態から
導通状態とされた後に、上記第２のスイッチ回路が導通
状態から非導通状態とされることを特徴とする請求項１
記載の増幅回路。 - 【請求項３】上記第１のスイッチ回路が非導通状態から
導通状態とされた後に、上記第２のスイッチ回路が非導
通状態から導通状態とされることを特徴とする請求項２
記載の増幅回路。 - 【請求項４】上記第１入力線と上記第２入力線との間に
接続された第３のスイッチ回路をさらに具備し、 上記第１のスイッチ回路が非導通状態から導通状態とさ
れた後に、上記第３のスイッチ回路が導通状態から非導
通状態とされることを特徴とする請求項１乃至３の何れ
かに記載の増幅回路。 - 【請求項５】上記第１のスイッチ回路が非導通状態から
導通状態とされた後に、上記第３のスイッチ回路が非導
通状態から導通状態とされることを特徴とする請求項４
記載の増幅回路。 - 【請求項６】上記第３のスイッチ回路はＮチャネル型の
第5MOSトランジスタとＰチャネル型の第6MOSトランジス
タの少なくとも一方を含むことを特徴とする請求項４又
は５の何れかに記載の増幅回路。 - 【請求項７】上記第１及び第2MOSトランジスタはＮチャ
ネル型であり、上記第３及び第4MOSトランジスタはＰチ
ャネル型であることを特徴とする請求項１乃至６の何れ
かに記載の増幅回路。 - 【請求項８】上記第１のスイッチ回路はＮチャネル型の
第7MOSトランジスタからなることを特徴とする請求項７
記載の増幅回路。 - 【請求項９】上記第１及び第2MOSトランジスタはＰチャ
ネル型であり、上記第３及び第4MOSトランジスタはＮチ
ャネル型であることを特徴とする請求項１乃至６の何れ
かに記載の増幅回路。 - 【請求項１０】上記第１のスイッチ回路はＰチャネル型
の第7MOSトランジスタからなることを特徴とする請求項
９記載の増幅回路。 - 【請求項１１】上記第２のスイッチ回路はＮチャネル型
の第8MOSトランジスタとＰチャネル型の第9MOSトランジ
スタの少なくとも一方を含むことを特徴とする請求項１
乃至10の何れかに記載の増幅回路。 - 【請求項１２】上記第3MOSトランジスタのソース・ドレ
イン経路は、上記第１動作電位点と第２動作電位点との
間で上記第1MOSトランジスタのソース・ドレイン経路に
直列に接続され、 上記第4MOSトランジスタのソース・ドレイン経路は上記
第１動作電位点と上記第２動作電位点との間で上記第2M
OSトランジスタのソース・ドレイン経路に直列に接続さ
れたことを特徴とする請求項１乃至11の何れかに記載の
増幅回路。 - 【請求項１３】第１及び第２入力線と、 第１及び第２出力線と、 そのゲートが上記第１入力線に接続され、そのドレイン
が上記第１出力線に接続された第1MOSトランジスタと、 そのゲートが上記第２入力線に接続され、そのドレイン
が上記第２出力線に接続された第2MOSトランジスタと、 そのゲートが上記第２出力線に接続され、そのソース・
ドレイン経路が上記第1MOSトランジスタのソース・ドレ
イン経路に直列に接続された第3MOSトランジスタと、 そのゲートが上記第１出力線に接続され、そのソース・
ドレイン経路が上記第2MOSトランジスタのソース・ドレ
イン経路に直列に接続された第4MOSトランジスタと、 上記第1MOSトランジスタのソース・ドレイン経路及び上
記第2MOSトランジスタのソース・ドレイン経路と第１動
作電位点との間に接続された第１のスイッチ回路と、 上記第１出力線と上記第２出力線との間に接続された第
２のスイッチ回路とを具備し、 上記第１のスイッチ回路が導通している期間と上記第２
のスイッチ回路が導通している期間とは重なることを特
徴とする増幅回路。 - 【請求項１４】上記第１のスイッチ回路が非導通状態か
ら導通状態とされた後に、上記第２のスイッチ回路が導
通状態から非導通状態とされることを特徴とする請求項
13記載の増幅回路。 - 【請求項１５】上記第１のスイッチ回路が非導通状態か
ら導通状態とされた後に、上記第２のスイッチ回路が非
導通状態から導通状態とされることを特徴とする請求項
14記載の増幅回路。 - 【請求項１６】上記第１入力線と上記第２入力線との間
に接続された第３のスイッチ回路をさらに具備し、 上記第１のスイッチ回路が非導通状態から導通状態とさ
れた後に、上記第３のスイッチ回路が導通状態から非導
通状態とされることを特徴とする請求項13乃至15の何れ
かに記載の増幅回路。 - 【請求項１７】上記第１のスイッチ回路が非導通状態か
ら導通状態とされた後に、上記第３のスイッチ回路が非
導通状態から導通状態とされることを特徴とする請求項
16記載の増幅回路。 - 【請求項１８】上記第３のスイッチ回路はＮチャネル型
の第5MOSトランジスタとＰチャネル型の第6MOSトランジ
スタの少なくとも一方を含むことを特徴とする請求項16
又は17の何れかに記載の増幅回路。 - 【請求項１９】上記第１及び第2MOSトランジスタはＮチ
ャネル型であり、上記第３及び第4MOSトランジスタはＰ
チャネル型であることを特徴とする請求項13乃至18の何
れかに記載の増幅回路。 - 【請求項２０】上記第１のスイッチ回路はＮチャネル型
の第7MOSトランジスタからなることを特徴とする請求項
19記載の増幅回路。 - 【請求項２１】上記第１及び第2MOSトランジスタはＰチ
ャネッル型であり、上記第３及び第4MOSトランジスタは
Ｎチャネル型であることを特徴とする請求項13乃至18の
何れかに記載の増幅回路。 - 【請求項２２】上記第１のスイッチ回路はＰチャネル型
の第7MOSトランジスタからなることを特徴とする請求項
21記載の増幅回路。 - 【請求項２３】上記第２のスイッチ回路はＮチャネル型
の第8MOSトランジスタとＰチャネル型の第9MOSトランジ
スタの少なくとも一方を含むことを特徴とする請求項13
乃至22の何れかに記載の増幅回路。 - 【請求項２４】上記第3MOSトランジスタのソース・ドレ
イン経路は、上記第１動作電位点と第２動作電位点との
間で上記第1MOSトランジスタのソース・ドレイン経路に
直列に接続され、 上記第4MOSトランジスタのソース・ドレイン経路は上記
第１動作電位点と上記第２動作電位点との間で上記第2M
OSトランジスタのソース・ドレイン経路に直列に接続さ
れたことを特徴とする請求項13乃至23の何れかに記載の
増幅回路。 - 【請求項２５】上記第１及び第２出力線は上記第１及び
第２入力線と絶縁されたことを特徴とする請求項１乃至
24の何れかに記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008254A JP2865762B2 (ja) | 1989-01-20 | 1990-01-19 | 増幅回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP972689 | 1989-01-20 | ||
| JP1-9726 | 1989-01-20 | ||
| JP2008254A JP2865762B2 (ja) | 1989-01-20 | 1990-01-19 | 増幅回路 |
Related Child Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344988A Division JPH09171692A (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路 |
| JP8344986A Division JP2937154B2 (ja) | 1996-12-25 | 1996-12-25 | 増幅回路 |
| JP8344991A Division JPH09171695A (ja) | 1996-12-25 | 1996-12-25 | 増幅回路 |
| JP8344989A Division JPH09171693A (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路 |
| JP8344990A Division JPH09171694A (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路 |
| JP34498796A Division JP3211692B2 (ja) | 1996-12-25 | 1996-12-25 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276094A JPH02276094A (ja) | 1990-11-09 |
| JP2865762B2 true JP2865762B2 (ja) | 1999-03-08 |
Family
ID=26342746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008254A Expired - Lifetime JP2865762B2 (ja) | 1989-01-20 | 1990-01-19 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865762B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452851B1 (en) | 1998-10-29 | 2002-09-17 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2001274641A (ja) | 2000-03-27 | 2001-10-05 | Toshiba Corp | 差動増幅器及びこれを用いたフィルタ回路 |
| US6542424B2 (en) | 2001-04-27 | 2003-04-01 | Hitachi, Ltd. | Semiconductor integrated circuit device using static memory cells with bit line pre-amplifier and main amplifier |
| WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
-
1990
- 1990-01-19 JP JP2008254A patent/JP2865762B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02276094A (ja) | 1990-11-09 |
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