JPH08274612A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08274612A JPH08274612A JP7075135A JP7513595A JPH08274612A JP H08274612 A JPH08274612 A JP H08274612A JP 7075135 A JP7075135 A JP 7075135A JP 7513595 A JP7513595 A JP 7513595A JP H08274612 A JPH08274612 A JP H08274612A
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- boost voltage
- voltage
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】ブーストレシオの値を大きくすると共に、動作
の高速化及び消費電力の低減をはかる。 【構成】ブーストブロック選択回路２を、ブロック選択
信号ＢＫＳが非選択レベルのときには電源電圧Ｖｃｃ
を、選択レベルのときにはブースト電圧発生回路１から
のブースト電圧Ｖｂｓｔを対応するブースト電圧伝達線
ＢＴＬに供給する回路とする。このブーストブロック選
択回路２は、ブロック選択信号ＢＫＳが選択レベルのと
きにオンとなりブースト電圧伝達線ＢＴＬにブースト電
圧Ｖｂｓｔを供給するトランジスタＱ２４と、ブロック
選択信号ＢＫＳが非選択レベルのときにオンとなりブー
スト電圧伝達線ＢＴＬに電源電圧Ｖｃｃを供給するトラ
ンジスタＱ２６とを含む。
の高速化及び消費電力の低減をはかる。 【構成】ブーストブロック選択回路２を、ブロック選択
信号ＢＫＳが非選択レベルのときには電源電圧Ｖｃｃ
を、選択レベルのときにはブースト電圧発生回路１から
のブースト電圧Ｖｂｓｔを対応するブースト電圧伝達線
ＢＴＬに供給する回路とする。このブーストブロック選
択回路２は、ブロック選択信号ＢＫＳが選択レベルのと
きにオンとなりブースト電圧伝達線ＢＴＬにブースト電
圧Ｖｂｓｔを供給するトランジスタＱ２４と、ブロック
選択信号ＢＫＳが非選択レベルのときにオンとなりブー
スト電圧伝達線ＢＴＬに電源電圧Ｖｃｃを供給するトラ
ンジスタＱ２６とを含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
電源電圧を昇圧して所定の内部回路に所定のタイミング
で供給するブースト電圧供給手段を備えた半導体装置に
関する。
電源電圧を昇圧して所定の内部回路に所定のタイミング
で供給するブースト電圧供給手段を備えた半導体装置に
関する。
【０００２】
【従来の技術】近年、半導体メモリなどの半導体装置の
動作電源電圧（以下、単に動作電圧という）は、通常
５．０Ｖ±１０％であり、この動作電圧より低い低電圧
対応品においては３．０Ｖ±１０％、３．３Ｖ±１０％
などが一般的である。低電圧対応品に対しては、例えば
ワード線の電圧を電源電圧以上に昇圧するブースト技術
が提案されている。低電圧対応品においてワード線を昇
圧すれば、メモリセルのトランスファトランジスタの電
圧伝達線能力が上がるので、メモリセルの書込みデータ
の高レベルも上がり、メモリセルの安定性が向上すると
いう利点があるからである。
動作電源電圧（以下、単に動作電圧という）は、通常
５．０Ｖ±１０％であり、この動作電圧より低い低電圧
対応品においては３．０Ｖ±１０％、３．３Ｖ±１０％
などが一般的である。低電圧対応品に対しては、例えば
ワード線の電圧を電源電圧以上に昇圧するブースト技術
が提案されている。低電圧対応品においてワード線を昇
圧すれば、メモリセルのトランスファトランジスタの電
圧伝達線能力が上がるので、メモリセルの書込みデータ
の高レベルも上がり、メモリセルの安定性が向上すると
いう利点があるからである。
【０００３】このブースト技術を使う場合、半導体装置
全体の消費電流が増えることになるが、消費電流の増大
を少なく抑えるために、例えばメモリセルアレイ全体を
いくつかのブロックに分け、各ブロック毎にブーストを
行なう回路（以下ブーストブロック選択回路という）を
用いる方法が採用されるようになってきた。また、いく
つかのブロックに分けることにより、一度にブーストす
る回路の寄生容量を少なくすることができ、より大きい
ブースト電圧を得ることができる。
全体の消費電流が増えることになるが、消費電流の増大
を少なく抑えるために、例えばメモリセルアレイ全体を
いくつかのブロックに分け、各ブロック毎にブーストを
行なう回路（以下ブーストブロック選択回路という）を
用いる方法が採用されるようになってきた。また、いく
つかのブロックに分けることにより、一度にブーストす
る回路の寄生容量を少なくすることができ、より大きい
ブースト電圧を得ることができる。
【０００４】このようなブースト電圧供給手段を備えた
半導体装置の代表的な一例を図６に示す。
半導体装置の代表的な一例を図６に示す。
【０００５】この半導体装置は、ブースト容量Ｃ１１、
制御信号ＰＣに従って所定のタイミングでブースト容量
Ｃ１１の出力端側を電源電圧Ｖｃｃにプリチャージする
プリチャージ回路１２、及び制御信号ＢＤに従ってブー
スト容量Ｃ１１の入力端側を電源電圧Ｖｃｃに駆動する
ブーストドライブ回路１１を備え所定のタイミングで電
源電圧Ｖｃｃより高いブースト電圧Ｖｂｓｔを発生する
ブースト電圧発生回路１と、ブロック選択信号ＢＫＳを
ゲートに受けソースを接地電位点と接続するＮチャネル
型のトランジスタＱ２１、電源電圧Ｖｃｃをゲートに受
けソースにブロック選択信号ＢＫＳを受けるＮチャネル
型のトランジスタＱ２２、ブースト電圧発生回路１から
のブースト電圧Ｖｂｓｔをソース及び基板に受けドレイ
ンをトランジスタＱ２２のドレインと接続しゲートをト
ランジスタＱ２１のドレインと接続するＰチャネル型の
トランジスタＱ２３、並びにソース及び基板にブースト
電圧Ｖｂｓｔを受けドレインをトランジスタＱ２１のド
レインと接続しゲートをトランジスタＱ２２のドレイン
と接続するＰチャネル型のトランジスタＱ２４を備えブ
ロック選択信号ＢＫＳが選択レベル（低レベル）のとき
にブースト電圧Ｖｂｓｔをブースト電圧伝達線ＢＴＬに
供給するブーストブロック選択回路２ｘと、ワード線選
択信号ＷＳｊ（ｊ＝１〜ｍ）が選択レベル（低レベル）
のときに対応するワード線ＷＬｊにブースト電圧伝達線
ＢＴＬのブースト電圧を供給するワードドライバ回路３
ｊを備えたブースト対象回路ブロック３とを有する構成
となっている。
制御信号ＰＣに従って所定のタイミングでブースト容量
Ｃ１１の出力端側を電源電圧Ｖｃｃにプリチャージする
プリチャージ回路１２、及び制御信号ＢＤに従ってブー
スト容量Ｃ１１の入力端側を電源電圧Ｖｃｃに駆動する
ブーストドライブ回路１１を備え所定のタイミングで電
源電圧Ｖｃｃより高いブースト電圧Ｖｂｓｔを発生する
ブースト電圧発生回路１と、ブロック選択信号ＢＫＳを
ゲートに受けソースを接地電位点と接続するＮチャネル
型のトランジスタＱ２１、電源電圧Ｖｃｃをゲートに受
けソースにブロック選択信号ＢＫＳを受けるＮチャネル
型のトランジスタＱ２２、ブースト電圧発生回路１から
のブースト電圧Ｖｂｓｔをソース及び基板に受けドレイ
ンをトランジスタＱ２２のドレインと接続しゲートをト
ランジスタＱ２１のドレインと接続するＰチャネル型の
トランジスタＱ２３、並びにソース及び基板にブースト
電圧Ｖｂｓｔを受けドレインをトランジスタＱ２１のド
レインと接続しゲートをトランジスタＱ２２のドレイン
と接続するＰチャネル型のトランジスタＱ２４を備えブ
ロック選択信号ＢＫＳが選択レベル（低レベル）のとき
にブースト電圧Ｖｂｓｔをブースト電圧伝達線ＢＴＬに
供給するブーストブロック選択回路２ｘと、ワード線選
択信号ＷＳｊ（ｊ＝１〜ｍ）が選択レベル（低レベル）
のときに対応するワード線ＷＬｊにブースト電圧伝達線
ＢＴＬのブースト電圧を供給するワードドライバ回路３
ｊを備えたブースト対象回路ブロック３とを有する構成
となっている。
【０００６】なお、ブースト対象回路ブロック３は、前
述したように、複数ブロック設けられ、これと対応し
て、ブーストブロック選択回路２ｘ及びブースト電圧伝
達線ＢＴＬも複数設けられている。
述したように、複数ブロック設けられ、これと対応し
て、ブーストブロック選択回路２ｘ及びブースト電圧伝
達線ＢＴＬも複数設けられている。
【０００７】次に、この半導体装置のブーストブロック
選択回路２ｘの動作について説明する。
選択回路２ｘの動作について説明する。
【０００８】まず、ブロック選択信号ＢＫＳが高レベル
の非選択レベルのときは、トランジスタＱ２１がオンと
なってブースト電圧伝達線ＢＴＬは接地電位レベルとな
る。これに伴い、トランジスタＱ２３がオンとなり、ト
ランジスタＱ２４のゲートが高レベルとなってトランジ
スタＱ２４はオフとなる。従ってブースト電圧伝達線Ｂ
ＴＬは接地電位に保たれる。
の非選択レベルのときは、トランジスタＱ２１がオンと
なってブースト電圧伝達線ＢＴＬは接地電位レベルとな
る。これに伴い、トランジスタＱ２３がオンとなり、ト
ランジスタＱ２４のゲートが高レベルとなってトランジ
スタＱ２４はオフとなる。従ってブースト電圧伝達線Ｂ
ＴＬは接地電位に保たれる。
【０００９】次に、ブロック選択信号ＢＫＳが低レベル
の選択レベルのときは、トランジスタＱ２２はノーマリ
オンとなるので、そのドレイン、すなわちトランジスタ
Ｑ２４のゲートが低レベルとなってトランジスタＱ２４
がオンとなり、一方トランジスタＱ２１はオフとなって
いるのでブースト電圧伝達線ＢＴＬはブースト電圧Ｖｂ
ｓｔに引き上げられる。これに伴い、トランジスタＱ２
３はオフとなり、トランジスタＱ２４のゲートが低レベ
ルに保たれ、ブースト電圧伝達線ＢＴＬはブースト電圧
Ｖｂｓｔに保たれる。このとき、ワード線選択信号ＷＳ
ｊのうちの１本が選択レベルになると、対応するワード
線がブースト電圧Ｖｂｓｔの選択レベルとなる。
の選択レベルのときは、トランジスタＱ２２はノーマリ
オンとなるので、そのドレイン、すなわちトランジスタ
Ｑ２４のゲートが低レベルとなってトランジスタＱ２４
がオンとなり、一方トランジスタＱ２１はオフとなって
いるのでブースト電圧伝達線ＢＴＬはブースト電圧Ｖｂ
ｓｔに引き上げられる。これに伴い、トランジスタＱ２
３はオフとなり、トランジスタＱ２４のゲートが低レベ
ルに保たれ、ブースト電圧伝達線ＢＴＬはブースト電圧
Ｖｂｓｔに保たれる。このとき、ワード線選択信号ＷＳ
ｊのうちの１本が選択レベルになると、対応するワード
線がブースト電圧Ｖｂｓｔの選択レベルとなる。
【００１０】次に、この半導体装置において、ブースト
電圧Ｖｂｓｔが電源電圧Ｖｃｃに対してどの程度上昇す
るか、すなわちブーストレシオについて説明する。
電圧Ｖｂｓｔが電源電圧Ｖｃｃに対してどの程度上昇す
るか、すなわちブーストレシオについて説明する。
【００１１】図７はこのブーストレシオを説明するため
の等価回路図である。図７において、節点Ｎ１はブース
ト容量Ｃ１１の入力端、節点Ｎ２はブースト容量Ｃ１１
の出力端、すなわちブースト電圧発生回路１の出力端で
あり、かつブーストブロック選択回路２ｘの入力端であ
り、節点Ｎ３はブーストブロック選択回路２ｘの出力端
と接続するブースト電圧伝達線ＢＴＬ、Ｃｓはブースト
電圧伝達線ＢＴＬに寄生する寄生容量の総和である。ま
た、各節点Ｎ１，Ｎ２，Ｎ３それぞれの電圧をＶＮ１，
ＶＮ２，ＶＮ３とする。
の等価回路図である。図７において、節点Ｎ１はブース
ト容量Ｃ１１の入力端、節点Ｎ２はブースト容量Ｃ１１
の出力端、すなわちブースト電圧発生回路１の出力端で
あり、かつブーストブロック選択回路２ｘの入力端であ
り、節点Ｎ３はブーストブロック選択回路２ｘの出力端
と接続するブースト電圧伝達線ＢＴＬ、Ｃｓはブースト
電圧伝達線ＢＴＬに寄生する寄生容量の総和である。ま
た、各節点Ｎ１，Ｎ２，Ｎ３それぞれの電圧をＶＮ１，
ＶＮ２，ＶＮ３とする。
【００１２】ブースト前（トランジスタＱ２４はオフ）
の各節点Ｎ１〜Ｎ３の電圧を ＶＮ１＝０Ｖ，ＶＮ２＝Ｖｃｃ，ＶＮ３＝Ｖａ……（１） とし、ブースト後（トランジスタＱ２４はオン）の各節
点Ｎ１〜Ｎ３の電圧を ＶＮ１＝Ｖｃｃ，ＶＮ２＝Ｖｃｃ＋α，ＶＮ３＝Ｖｃｃ＋α……（２） とすれば、ブーストの前後で電荷量は不変（保存）であ
るから、ブースト容量Ｃ１１及び寄生容量Ｃｓの容量値
を記号と同様Ｃ１１，Ｃｓとすると、 （Ｖｃｃ−０）Ｃ１１＋ＶａＣｓ ＝（Ｖｃｃ＋α−Ｖｃｃ）Ｃ１１＋（Ｖｃｃ＋α）Ｃｓ……（３） となる。ここで、左辺はブースト前、右辺はブースト後
を示す。この（３）式より、 α＝〔Ｖｃｃ（Ｃ１１−Ｃｓ）＋ＶａＣｓ〕／（Ｃ１１＋Ｃｓ）……（４） となる。
の各節点Ｎ１〜Ｎ３の電圧を ＶＮ１＝０Ｖ，ＶＮ２＝Ｖｃｃ，ＶＮ３＝Ｖａ……（１） とし、ブースト後（トランジスタＱ２４はオン）の各節
点Ｎ１〜Ｎ３の電圧を ＶＮ１＝Ｖｃｃ，ＶＮ２＝Ｖｃｃ＋α，ＶＮ３＝Ｖｃｃ＋α……（２） とすれば、ブーストの前後で電荷量は不変（保存）であ
るから、ブースト容量Ｃ１１及び寄生容量Ｃｓの容量値
を記号と同様Ｃ１１，Ｃｓとすると、 （Ｖｃｃ−０）Ｃ１１＋ＶａＣｓ ＝（Ｖｃｃ＋α−Ｖｃｃ）Ｃ１１＋（Ｖｃｃ＋α）Ｃｓ……（３） となる。ここで、左辺はブースト前、右辺はブースト後
を示す。この（３）式より、 α＝〔Ｖｃｃ（Ｃ１１−Ｃｓ）＋ＶａＣｓ〕／（Ｃ１１＋Ｃｓ）……（４） となる。
【００１３】ここで、αはブースト電圧伝達線ＢＴＬに
供給される電圧の増分であり、これがブーストレシオで
ある。ブースト技術においては、このブーストレシオが
回路の有効性の判断の一基準となる。また、図６に示さ
れた半導体装置では、ブロック選択信号ＢＫＳが非選択
レベルのときブースト電圧伝達線ＢＴＬは接地電位であ
るので、Ｖａ＝０である。
供給される電圧の増分であり、これがブーストレシオで
ある。ブースト技術においては、このブーストレシオが
回路の有効性の判断の一基準となる。また、図６に示さ
れた半導体装置では、ブロック選択信号ＢＫＳが非選択
レベルのときブースト電圧伝達線ＢＴＬは接地電位であ
るので、Ｖａ＝０である。
【００１４】
【発明が解決しようとする課題】この従来の半導体装置
では、ブースト電圧伝達線ＢＴＬの電圧が、ブロック選
択信号ＢＫＳが非選択レベルのときには接地電位、選択
レベルのときには電源電圧Ｖｃｃより高い（＋α）ブー
スト電圧となるので、選択／非選択切換え時の充放電時
間が長くなって動作速度が遅いという欠点と充放電のた
めの消費電力が大きいという欠点があり、また非選択か
ら選択への切換え時の電位振幅が大きいのでブーストレ
シオの値を大きくすることができないとう問題点があ
る。
では、ブースト電圧伝達線ＢＴＬの電圧が、ブロック選
択信号ＢＫＳが非選択レベルのときには接地電位、選択
レベルのときには電源電圧Ｖｃｃより高い（＋α）ブー
スト電圧となるので、選択／非選択切換え時の充放電時
間が長くなって動作速度が遅いという欠点と充放電のた
めの消費電力が大きいという欠点があり、また非選択か
ら選択への切換え時の電位振幅が大きいのでブーストレ
シオの値を大きくすることができないとう問題点があ
る。
【００１５】本発明の目的は、動作の高速化及び消費電
力の低減をはかることができ、かつブーストレシオの値
を大きくすることができる半導体装置を提供することに
ある。
力の低減をはかることができ、かつブーストレシオの値
を大きくすることができる半導体装置を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
所定のタイミングで電源電圧より高いブースト電圧を発
生するブースト電圧発生回路と、伝達された前記ブース
ト電圧を所定のタイミングで所定の内部回路に供給する
少なくとも１つのブースト対象回路ブロックと、これら
ブースト対象回路ブロックそれぞれと対応して設けられ
対応するブースト対象回路ブロックに前記ブースト電圧
を伝達する少なくとも１つのブースト電圧伝達線と、こ
れらブースト電圧伝達線それぞれと対応して設けられ対
応するブースト電圧伝達線に対し、対応するブロック選
択信号が非選択レベルのときは前記電源電圧を供給し選
択レベルのときは前記ブースト電圧発生回路からのブー
スト電圧を供給する少なくとも１つのブーストブロック
選択回路とを有している。
所定のタイミングで電源電圧より高いブースト電圧を発
生するブースト電圧発生回路と、伝達された前記ブース
ト電圧を所定のタイミングで所定の内部回路に供給する
少なくとも１つのブースト対象回路ブロックと、これら
ブースト対象回路ブロックそれぞれと対応して設けられ
対応するブースト対象回路ブロックに前記ブースト電圧
を伝達する少なくとも１つのブースト電圧伝達線と、こ
れらブースト電圧伝達線それぞれと対応して設けられ対
応するブースト電圧伝達線に対し、対応するブロック選
択信号が非選択レベルのときは前記電源電圧を供給し選
択レベルのときは前記ブースト電圧発生回路からのブー
スト電圧を供給する少なくとも１つのブーストブロック
選択回路とを有している。
【００１７】また、ブーストブロック選択回路を、対応
するブロック選択信号が選択レベルのときにオン状態と
なりブースト電圧発生回路からのブースト電圧を対応す
るブースト電圧伝達線に供給する第１のトランジスタ
と、前記対応するブロック選択信号が非選択レベルのと
きにオン状態となり電源電圧を前記対応するブースト電
圧伝達線に供給する第２のトランジスタとを備えた回路
として構成され、更にまた、ブースト電圧伝達線及び対
応するブースト対象回路ブロックが第１及び第２のブー
スト電圧伝達線及び対応するブースト対象回路ブロック
から成り、ブーストブロック選択回路を、前記第１のブ
ースト電圧伝達線と対応する第１のブロック選択信号が
選択レベルのときにオン状態となりブースト電圧発生回
路からのブースト電圧を前記第１のブースト電圧伝達線
に供給する第１のトランジスタと、前記第１のブロック
選択が非選択レベルのときにオン状態となり電源電圧を
前記第１のブースト電圧伝達線に供給する第２のトラン
ジスタと、前記第１のブロック選択信号と相補のレベル
関係にある第２のブロック選択信号が選択レベルのとき
にオン状態となり前記ブースト電圧発生回路からのブー
スト電圧を前記第２のブースト電圧伝達線に供給する第
３のトラジスタと、前記第２のブロク選択信号が非選択
レベルのときにオン状態となり前記電源電圧を前記第２
のブースト電圧伝達線に供給する第４のトランジスタと
を備えた回路として構成される。
するブロック選択信号が選択レベルのときにオン状態と
なりブースト電圧発生回路からのブースト電圧を対応す
るブースト電圧伝達線に供給する第１のトランジスタ
と、前記対応するブロック選択信号が非選択レベルのと
きにオン状態となり電源電圧を前記対応するブースト電
圧伝達線に供給する第２のトランジスタとを備えた回路
として構成され、更にまた、ブースト電圧伝達線及び対
応するブースト対象回路ブロックが第１及び第２のブー
スト電圧伝達線及び対応するブースト対象回路ブロック
から成り、ブーストブロック選択回路を、前記第１のブ
ースト電圧伝達線と対応する第１のブロック選択信号が
選択レベルのときにオン状態となりブースト電圧発生回
路からのブースト電圧を前記第１のブースト電圧伝達線
に供給する第１のトランジスタと、前記第１のブロック
選択が非選択レベルのときにオン状態となり電源電圧を
前記第１のブースト電圧伝達線に供給する第２のトラン
ジスタと、前記第１のブロック選択信号と相補のレベル
関係にある第２のブロック選択信号が選択レベルのとき
にオン状態となり前記ブースト電圧発生回路からのブー
スト電圧を前記第２のブースト電圧伝達線に供給する第
３のトラジスタと、前記第２のブロク選択信号が非選択
レベルのときにオン状態となり前記電源電圧を前記第２
のブースト電圧伝達線に供給する第４のトランジスタと
を備えた回路として構成される。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】図１は本発明の第１の実施例を示す回路図
である。
である。
【００２０】この実施例が図６に示された従来の半導体
装置と相違する点は、ブーストブロック選択回路２ｘに
代えて、ブロック選択信号ＢＫＳをゲートに受けソース
を接地電位点と接続するＮチャネル型のトランジスタＱ
２１と、電源電圧Ｖｃｃをゲートに受けソースにブロッ
ク選択信号ＢＫＳを受けるＮチャネル型のトランジスタ
Ｑ２２と、ブースト電圧発生回路１からのブースト電圧
Ｖｂｓｔをソース及び基板に受けドレインをトランジス
タＱ２２のドレインと接続しゲートをトランジスタＱ２
１のドレインと接続するＰチャネル型のトランジスタＱ
２３と、ソース及び基板にブースト電圧Ｖｂｓｔを受け
ドレインをブースト電圧伝達線ＢＴＬと接続しゲートを
トランジスタＱ２２のドレインと接続するＰチャネル型
のトランジスタＱ２４と、ソース及び基板をブースト電
圧伝達線ＢＴＬと接続しゲートをトランジスタＱ２２の
ドレインと接続しドレインをトランジスタＱ２１のドレ
インと接続するＰチャネル型のトランジスタＱ２５と、
ソースに電源電圧Ｖｃｃを受けゲートをトランジスタＱ
２１のドレインと接続しドレイン及び基板をブースト電
圧伝達線ＢＴＬと接続するＰチャネル型のトランジスタ
Ｑ２６とを備え、対応するブロック選択信号ＢＫＳが選
択レベル（低レベル）のときはトランジスタＱ２４をオ
ンにしてブースト電圧発生回路１からのブースト電圧Ｖ
ｂｓｔをブースト電圧伝達線ＢＴＬに供給し、非選択レ
ベル（高レベル）のときはトランジスタＱ２６をオンに
して電源電圧Ｖｃｃをブースト電圧伝達線ＢＴＬに供給
するブーストブロック選択回路２を設けた点にある。
装置と相違する点は、ブーストブロック選択回路２ｘに
代えて、ブロック選択信号ＢＫＳをゲートに受けソース
を接地電位点と接続するＮチャネル型のトランジスタＱ
２１と、電源電圧Ｖｃｃをゲートに受けソースにブロッ
ク選択信号ＢＫＳを受けるＮチャネル型のトランジスタ
Ｑ２２と、ブースト電圧発生回路１からのブースト電圧
Ｖｂｓｔをソース及び基板に受けドレインをトランジス
タＱ２２のドレインと接続しゲートをトランジスタＱ２
１のドレインと接続するＰチャネル型のトランジスタＱ
２３と、ソース及び基板にブースト電圧Ｖｂｓｔを受け
ドレインをブースト電圧伝達線ＢＴＬと接続しゲートを
トランジスタＱ２２のドレインと接続するＰチャネル型
のトランジスタＱ２４と、ソース及び基板をブースト電
圧伝達線ＢＴＬと接続しゲートをトランジスタＱ２２の
ドレインと接続しドレインをトランジスタＱ２１のドレ
インと接続するＰチャネル型のトランジスタＱ２５と、
ソースに電源電圧Ｖｃｃを受けゲートをトランジスタＱ
２１のドレインと接続しドレイン及び基板をブースト電
圧伝達線ＢＴＬと接続するＰチャネル型のトランジスタ
Ｑ２６とを備え、対応するブロック選択信号ＢＫＳが選
択レベル（低レベル）のときはトランジスタＱ２４をオ
ンにしてブースト電圧発生回路１からのブースト電圧Ｖ
ｂｓｔをブースト電圧伝達線ＢＴＬに供給し、非選択レ
ベル（高レベル）のときはトランジスタＱ２６をオンに
して電源電圧Ｖｃｃをブースト電圧伝達線ＢＴＬに供給
するブーストブロック選択回路２を設けた点にある。
【００２１】次に、この実施例のブーストブロック選択
回路２の動作について説明する。
回路２の動作について説明する。
【００２２】まず、ブロック選択信号ＢＫＳが高レベル
の非選択レベルのときは、トランジスタＱ２１がオンと
なるのでトランジスタＱ２６がオンとなる。一方、トラ
ンジスタＱ２２はオフであり、トランジスタＱ２３のゲ
ートはトランジスタＱ２１により低レベルとなっている
のでトランジスタＱ２３がオンとなり、トランジスタＱ
２４，Ｑ２５のゲートに電源電圧Ｖｃｃが伝達されてこ
れらトランジスタＱ２４，Ｑ２５はオフとなる。従って
ブースト電圧伝達線ＢＴＬと接続するトランジスタＱ２
４，Ｑ２５，Ｑ２６はＱ２６のみがオンで他はオフであ
るので、ブースト電圧伝達線ＢＴＬは電源電圧Ｖｃｃに
保たれる。
の非選択レベルのときは、トランジスタＱ２１がオンと
なるのでトランジスタＱ２６がオンとなる。一方、トラ
ンジスタＱ２２はオフであり、トランジスタＱ２３のゲ
ートはトランジスタＱ２１により低レベルとなっている
のでトランジスタＱ２３がオンとなり、トランジスタＱ
２４，Ｑ２５のゲートに電源電圧Ｖｃｃが伝達されてこ
れらトランジスタＱ２４，Ｑ２５はオフとなる。従って
ブースト電圧伝達線ＢＴＬと接続するトランジスタＱ２
４，Ｑ２５，Ｑ２６はＱ２６のみがオンで他はオフであ
るので、ブースト電圧伝達線ＢＴＬは電源電圧Ｖｃｃに
保たれる。
【００２３】次に、ブロック選択信号ＢＫＳが低レベル
の選択レベルのときは、トランジスタＱ２２はノーマル
オンとなりトランジスタＱ２４，Ｑ２５のゲートは低レ
ベルとなるのでこれらトランジスタＱ２４，Ｑ２５はオ
ンとなる。一方、トランジスタＱ２１はオフとなってい
るので、トランジスタＱ２３，Ｑ２６のゲートは高レベ
ルとなり、これらトランジスタＱ２３，Ｑ２６はオフと
なる。従ってトランジスタＱ２４，Ｑ２５のゲートは低
レベルに保たれてこれらトランジスタＱ２４，Ｑ２５は
オン状態を保ち、かつトランジスタＱ２５のドレインと
接続するトランジスタＱ２１はオフであるので、ブース
ト電圧伝達線ＢＴＬは、ブースト電圧発生回路１からの
ブースト電圧Ｖｂｓｔに保たれる。
の選択レベルのときは、トランジスタＱ２２はノーマル
オンとなりトランジスタＱ２４，Ｑ２５のゲートは低レ
ベルとなるのでこれらトランジスタＱ２４，Ｑ２５はオ
ンとなる。一方、トランジスタＱ２１はオフとなってい
るので、トランジスタＱ２３，Ｑ２６のゲートは高レベ
ルとなり、これらトランジスタＱ２３，Ｑ２６はオフと
なる。従ってトランジスタＱ２４，Ｑ２５のゲートは低
レベルに保たれてこれらトランジスタＱ２４，Ｑ２５は
オン状態を保ち、かつトランジスタＱ２５のドレインと
接続するトランジスタＱ２１はオフであるので、ブース
ト電圧伝達線ＢＴＬは、ブースト電圧発生回路１からの
ブースト電圧Ｖｂｓｔに保たれる。
【００２４】次に、この実施例における、ブロック選択
信号ＢＫＳが非選択レベルから選択レベルに変化したと
きのブースト電圧伝達線ＢＴＬの電圧推移特性について
説明する。図２はこのブースト電圧伝達線ＢＴＬの電圧
推移特性を求めるための等価回路図、図３はその電圧推
移特性図（従来例を含む）である。
信号ＢＫＳが非選択レベルから選択レベルに変化したと
きのブースト電圧伝達線ＢＴＬの電圧推移特性について
説明する。図２はこのブースト電圧伝達線ＢＴＬの電圧
推移特性を求めるための等価回路図、図３はその電圧推
移特性図（従来例を含む）である。
【００２５】図２の等価回路において、Ｒｓはブースト
電圧伝達線ＢＴＬの寄生抵抗でありその抵抗値はＲ1 、
Ｃｓはその寄生容量であり容量値はＣ1 である。またこ
のブースト電圧伝達線ＢＴＬには電流ｉが流れ、寄生容
量Ｃｓに蓄えられる。
電圧伝達線ＢＴＬの寄生抵抗でありその抵抗値はＲ1 、
Ｃｓはその寄生容量であり容量値はＣ1 である。またこ
のブースト電圧伝達線ＢＴＬには電流ｉが流れ、寄生容
量Ｃｓに蓄えられる。
【００２６】ブロック選択信号ＢＫＳが非選択レベルの
ときのブーストブロック選択回路２の出力端、すなわち
ブースト電圧伝達線ＢＴＬの入力端（以下、節点Ｎとい
う）の電圧をＥ1 とし、時間ｔ＝０のときブロック選択
信号ＢＫＳが選択レベルとなって節点Ｎの電圧がＥ
2 （ブースト電圧）になったとする。このときの電圧変
化特性はステップ関数ｕ（ｔ）を用いて、次のような微
分方程式で表現できる。
ときのブーストブロック選択回路２の出力端、すなわち
ブースト電圧伝達線ＢＴＬの入力端（以下、節点Ｎとい
う）の電圧をＥ1 とし、時間ｔ＝０のときブロック選択
信号ＢＫＳが選択レベルとなって節点Ｎの電圧がＥ
2 （ブースト電圧）になったとする。このときの電圧変
化特性はステップ関数ｕ（ｔ）を用いて、次のような微
分方程式で表現できる。
【００２７】
【００２８】Ｌａｐｌａｃｅ変換して、
【００２９】
【００３０】初期条件は
【００３１】
【００３２】よって、
【００３３】
【００３４】
【００３５】逆Ｌａｐｌａｃｅ変換すると、
【００３６】
【００３７】節点Ｎの電位を時間ｔで表すと、
【００３８】
【００３９】となる。
【００４０】ここで、（４）式と（１１）式とにより、
ブーストレシオ及び節点Ｎ（図６ではＮ３）の電圧推移
特性を、この実施例と従来例とで比較する。
ブーストレシオ及び節点Ｎ（図６ではＮ３）の電圧推移
特性を、この実施例と従来例とで比較する。
【００４１】まず、各パラメータは一例として、本発明
では、 Ｃ１１＝９０ｐＦ，Ｃ1 ＝Ｃｓ＝３０ｐＦ， Ｖａ＝Ｅ1 ＝Ｖｃｃ＝３Ｖ，Ｒ1 ＝３０Ω……（１３） 従来例では、 Ｃ１１＝９０ｐＦ，Ｃ1 ＝Ｃｓ＝３０ｐＦ， Ｖａ＝Ｅ1 ＝０Ｖ，Ｒ1 ＝３０Ω……（１４） とする。
では、 Ｃ１１＝９０ｐＦ，Ｃ1 ＝Ｃｓ＝３０ｐＦ， Ｖａ＝Ｅ1 ＝Ｖｃｃ＝３Ｖ，Ｒ1 ＝３０Ω……（１３） 従来例では、 Ｃ１１＝９０ｐＦ，Ｃ1 ＝Ｃｓ＝３０ｐＦ， Ｖａ＝Ｅ1 ＝０Ｖ，Ｒ1 ＝３０Ω……（１４） とする。
【００４２】ブーストレシオは（４）式より、本発明で
は２．２５Ｖとなるのに対し従来例では１．５Ｖとな
り、本発明の方がはるかに大きいことが分る。
は２．２５Ｖとなるのに対し従来例では１．５Ｖとな
り、本発明の方がはるかに大きいことが分る。
【００４３】また、節点Ｎの電圧推移特性は図３のとお
りとなり、ブースト電圧の静定値（本発明では５．２５
Ｖ、従来例では４．５Ｖ）の９０％に到達するまでの時
間は、本発明では１．３ｍｓ程度に対し従来例では２．
１ｎｓ程度となり、本発明の方がはるかに速いことが分
る。また、本発明においては、従来例の静定値の９０％
と同一の電圧に到達するまでの時間は更に速く、０．６
ｎｓ程度となる。またこの場合、選択／非選択の切換え
時に、節点Ｎを充放電する電位振幅は、本発明が２．２
５Ｖに対し従来例では４．５Ｖであるので、その分、消
費電力を低減することができる。
りとなり、ブースト電圧の静定値（本発明では５．２５
Ｖ、従来例では４．５Ｖ）の９０％に到達するまでの時
間は、本発明では１．３ｍｓ程度に対し従来例では２．
１ｎｓ程度となり、本発明の方がはるかに速いことが分
る。また、本発明においては、従来例の静定値の９０％
と同一の電圧に到達するまでの時間は更に速く、０．６
ｎｓ程度となる。またこの場合、選択／非選択の切換え
時に、節点Ｎを充放電する電位振幅は、本発明が２．２
５Ｖに対し従来例では４．５Ｖであるので、その分、消
費電力を低減することができる。
【００４４】次に、本発明において、従来例と同一のブ
ーストレシオとした場合の節点Ｎの電圧推移特性を求め
る。この場合、ブースト容量Ｃ１１の容量値は３０ｐＦ
となり、その電圧推移特性は図４のとおりとなる。この
ように、ブースト容量Ｃ１１を従来例の１／３の容量値
とすることができ、更に動作の高速化と消費電力の低減
をはかることができる。またブースト電圧の静定値の９
０％に到達するまでの時間も、前述の従来例の２．１ｎ
ｓ程度に比べ１．１ｎｓ程度となり、高速動作が得られ
ることがわかる。消費電力の低減は、選択／非選択切換
え時の充放電の電位振幅が１．５Ｖとなることからも明
らかである。
ーストレシオとした場合の節点Ｎの電圧推移特性を求め
る。この場合、ブースト容量Ｃ１１の容量値は３０ｐＦ
となり、その電圧推移特性は図４のとおりとなる。この
ように、ブースト容量Ｃ１１を従来例の１／３の容量値
とすることができ、更に動作の高速化と消費電力の低減
をはかることができる。またブースト電圧の静定値の９
０％に到達するまでの時間も、前述の従来例の２．１ｎ
ｓ程度に比べ１．１ｎｓ程度となり、高速動作が得られ
ることがわかる。消費電力の低減は、選択／非選択切換
え時の充放電の電位振幅が１．５Ｖとなることからも明
らかである。
【００４５】なお、この実施例において、ブーストブロ
ック選択回路２，ブースト電圧伝達線ＢＴＬ、及びブー
スト対象回路ブロック３の設置数１組でも複数組でもよ
く、それぞれの組について、上述した効果が得られる。
ック選択回路２，ブースト電圧伝達線ＢＴＬ、及びブー
スト対象回路ブロック３の設置数１組でも複数組でもよ
く、それぞれの組について、上述した効果が得られる。
【００４６】図５は本発明の第２の実施例のブーストブ
ロック選択回路部分の回路図である。
ロック選択回路部分の回路図である。
【００４７】この実施例は、ブースト電圧伝達線が互い
に対をなす第１及び第２のブースト電圧伝達線ＢＴＬ
１，ＢＴＬ２から成り（当然、これらそれぞれと対応す
るブースト対象回路ブロックが存在する）、ブーストブ
ロック選択回路２ａから第１及び第２のブースト電圧伝
達線ＢＴＬ１，ＢＴＬ２に対し、互いに相補のレベル関
係にあるブロック選択信号ＢＫＳ１，ＢＫＳ２で選択制
御されたブースト電圧Ｖｂｓｔを供給するようにしたも
のである。
に対をなす第１及び第２のブースト電圧伝達線ＢＴＬ
１，ＢＴＬ２から成り（当然、これらそれぞれと対応す
るブースト対象回路ブロックが存在する）、ブーストブ
ロック選択回路２ａから第１及び第２のブースト電圧伝
達線ＢＴＬ１，ＢＴＬ２に対し、互いに相補のレベル関
係にあるブロック選択信号ＢＫＳ１，ＢＫＳ２で選択制
御されたブースト電圧Ｖｂｓｔを供給するようにしたも
のである。
【００４８】この実施例のブーストブロック選択回路２
ａは、第１及び第２のブースト電圧伝達線ＢＴＬ１，Ｂ
ＴＬ２に対して対象の回路構成となっており、第１の実
施例のブーストブロック選択回路２のトランジスタＱ２
１，Ｑ２４，Ｑ２５，Ｑ２６の部分を左右（ＢＴＬ２，
ＢＴＬ１）対象に設け、これら左右対象の回路ブロック
へのブロック選択信号をＢＫＳ１（右，ＢＴＬ１），Ｂ
ＫＳ２（左，ＢＴＬ２）とした構成となっている。
ａは、第１及び第２のブースト電圧伝達線ＢＴＬ１，Ｂ
ＴＬ２に対して対象の回路構成となっており、第１の実
施例のブーストブロック選択回路２のトランジスタＱ２
１，Ｑ２４，Ｑ２５，Ｑ２６の部分を左右（ＢＴＬ２，
ＢＴＬ１）対象に設け、これら左右対象の回路ブロック
へのブロック選択信号をＢＫＳ１（右，ＢＴＬ１），Ｂ
ＫＳ２（左，ＢＴＬ２）とした構成となっている。
【００４９】次に、この実施例のブーストブロック選択
回路２ａの動作について説明する。
回路２ａの動作について説明する。
【００５０】まず、ブロック選択信号ＢＫＳ１が高レベ
ルの非選択レベル、ブロック選択信号ＢＫＳ１が低レベ
ルの選択レベルのときには、トランジスタＱ２１はオ
ン、トランジスタＱ２７はオフとなる。トランジスタＱ
２１がオンとなることによりトランジスタＱ２６，Ｑ２
８，Ｑ２３のゲートは低レベルとなるので、これらトラ
ンジスタＱ２６，Ｑ２８，Ｑ２３はオンとなり、一方、
トランジスタＱ２４，Ｑ２５，Ｑ２９のゲートにはトラ
ンジスタＱ２３，２８を介してブースト電圧Ｖｂｓｔが
供給されるので、これらトランジスタＱ２４，Ｑ２５，
Ｑ２９はオフとなる。従って、ブースト電圧伝達線ＢＴ
Ｌ１と接続するトランジスタＱ２４，Ｑ２５，Ｑ２６の
うちＱ２６がオン、Ｑ２４，Ｑ２５がオフであるので、
このブースト電圧伝達線ＢＴＬ１の電圧は電源電圧Ｖｃ
ｃとなり、また、ブースト電圧伝達線ＢＴＬ２と接続す
るトランジスタＱ２３，Ｑ２８，Ｑ２９のうちＱ２３，
Ｑ２８がオン、Ｑ２９がオフであり、かつＱ２７もオフ
であるので、ブースト電圧伝達線ＢＴＬ２の電圧はブー
スト電圧Ｖｂｓｔとなる。
ルの非選択レベル、ブロック選択信号ＢＫＳ１が低レベ
ルの選択レベルのときには、トランジスタＱ２１はオ
ン、トランジスタＱ２７はオフとなる。トランジスタＱ
２１がオンとなることによりトランジスタＱ２６，Ｑ２
８，Ｑ２３のゲートは低レベルとなるので、これらトラ
ンジスタＱ２６，Ｑ２８，Ｑ２３はオンとなり、一方、
トランジスタＱ２４，Ｑ２５，Ｑ２９のゲートにはトラ
ンジスタＱ２３，２８を介してブースト電圧Ｖｂｓｔが
供給されるので、これらトランジスタＱ２４，Ｑ２５，
Ｑ２９はオフとなる。従って、ブースト電圧伝達線ＢＴ
Ｌ１と接続するトランジスタＱ２４，Ｑ２５，Ｑ２６の
うちＱ２６がオン、Ｑ２４，Ｑ２５がオフであるので、
このブースト電圧伝達線ＢＴＬ１の電圧は電源電圧Ｖｃ
ｃとなり、また、ブースト電圧伝達線ＢＴＬ２と接続す
るトランジスタＱ２３，Ｑ２８，Ｑ２９のうちＱ２３，
Ｑ２８がオン、Ｑ２９がオフであり、かつＱ２７もオフ
であるので、ブースト電圧伝達線ＢＴＬ２の電圧はブー
スト電圧Ｖｂｓｔとなる。
【００５１】ブロック選択信号ＢＫＳ１が低レベルの選
択レベル、ブロック選択信号ＢＫＳ２が高レベルの非選
択レベルのときには、構成トランジスタのオン，オフが
前述の場合と全く逆になり、第１のブースト電圧伝達線
ＢＴＬ１はブースト電圧Ｖｂｓｔに、第２のブースト電
圧伝達線ＢＴＬ２は電源電圧Ｖｃｃとなる。
択レベル、ブロック選択信号ＢＫＳ２が高レベルの非選
択レベルのときには、構成トランジスタのオン，オフが
前述の場合と全く逆になり、第１のブースト電圧伝達線
ＢＴＬ１はブースト電圧Ｖｂｓｔに、第２のブースト電
圧伝達線ＢＴＬ２は電源電圧Ｖｃｃとなる。
【００５２】この実施例においても、当然、第１の実施
例と同様の効果があるほか、２つのブースト電圧伝達線
ＢＴＬ１，ＢＴＬ２（従って２つのブースト対象回路ブ
ロック）に対し１つのブーストブロック選択回路２ａか
らブースト電圧Ｖｂｓｔ，電源電圧Ｖｃｃを選択，供給
することができ、第１の実施例のブーストブロック選択
回路２を２つ設ける場合に比べ、回路素子数を少なくす
ることができるという利点がある。すなわち、第１の実
施例の場合には回路素子数が６×２＝１２個であるのに
対し、第２の実施例では８個に削減することができる。
例と同様の効果があるほか、２つのブースト電圧伝達線
ＢＴＬ１，ＢＴＬ２（従って２つのブースト対象回路ブ
ロック）に対し１つのブーストブロック選択回路２ａか
らブースト電圧Ｖｂｓｔ，電源電圧Ｖｃｃを選択，供給
することができ、第１の実施例のブーストブロック選択
回路２を２つ設ける場合に比べ、回路素子数を少なくす
ることができるという利点がある。すなわち、第１の実
施例の場合には回路素子数が６×２＝１２個であるのに
対し、第２の実施例では８個に削減することができる。
【００５３】
【発明の効果】以上説明したように本発明は、ブースト
ブロック選択回路を、ブロック選択信号が非選択レベル
のときには電源電圧を、選択レベルのときにはブースト
電圧発生回路からのブースト電圧を対応するブースト電
圧伝達線に供給する構成としたので、ブーストレシオの
値を大きくすることができ、かつ、選択／非選択切換え
時のブースト電圧伝達線の充放電の電位振幅が小さいの
で、その分、消費電力の低減及び動作の高速化をはかる
ことができる効果がある。また、ブーストレシオを従来
例と同一にした場合には、ブースト電圧発生回路のブー
スト容量の値を小さくすることができ、更に消費電力の
低減及び動作の高速化をはかることができる効果があ
る。
ブロック選択回路を、ブロック選択信号が非選択レベル
のときには電源電圧を、選択レベルのときにはブースト
電圧発生回路からのブースト電圧を対応するブースト電
圧伝達線に供給する構成としたので、ブーストレシオの
値を大きくすることができ、かつ、選択／非選択切換え
時のブースト電圧伝達線の充放電の電位振幅が小さいの
で、その分、消費電力の低減及び動作の高速化をはかる
ことができる効果がある。また、ブーストレシオを従来
例と同一にした場合には、ブースト電圧発生回路のブー
スト容量の値を小さくすることができ、更に消費電力の
低減及び動作の高速化をはかることができる効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のブースト電圧伝達線の
電圧推移特性を求めるための等価回路図である。
電圧推移特性を求めるための等価回路図である。
【図３】図１に示された実施例のブースト電圧伝達線の
電圧推移特性図である。
電圧推移特性図である。
【図４】図１に示された実施例のブーストレシオを従来
例と同一としたときのブースト電圧伝達線の電圧推移特
性図である。
例と同一としたときのブースト電圧伝達線の電圧推移特
性図である。
【図５】本発明の第２の実施例のブーストブロック選択
回路部分の回路図である。
回路部分の回路図である。
【図６】従来の半導体装置の一例を示す回路図である。
【図７】図６に示された半導体装置のブーストレシオを
説明するための等価回路図である。
説明するための等価回路図である。
１ ブースト電圧発生回路 ２，２ａ，２ｘ ブーストブロック選択回路 ３ ブースト対象回路ブロック １１ ブーストドライブ回路 １２ プリチャージ回路 ３ｊ ワードドライバ回路 ＢＴＬ，ＢＴＬ１，ＢＴＬ２ ブースト電圧伝達線 Ｃ１１ ブースト容量 Ｃｓ 寄生容量 Ｑ１１，Ｑ２１〜Ｑ２９，Ｑ３１，Ｑ３２ トランジ
スタ Ｒｓ 寄生抵抗 ＷＬｊ ワード線
スタ Ｒｓ 寄生抵抗 ＷＬｊ ワード線
Claims (3)
- 【請求項１】 所定のタイミングで電源電圧より高いブ
ースト電圧を発生するブースト電圧発生回路と、伝達さ
れた前記ブースト電圧を所定のタイミングで所定の内部
回路に供給する少なくとも１つのブースト対象回路ブロ
ックと、これらブースト対象回路ブロックそれぞれと対
応して設けられ対応するブースト対象回路ブロックに前
記ブースト電圧を伝達する少なくとも１つのブースト電
圧伝達線と、これらブースト電圧伝達線それぞれと対応
して設けられ対応するブースト電圧伝達線に対し、対応
するブロック選択信号が非選択レベルのときは前記電源
電圧を供給し選択レベルのときは前記ブースト電圧発生
回路からのブースト電圧を供給する少なくとも１つのブ
ーストブロック選択回路とを有することを特徴とする半
導体装置。 - 【請求項２】 ブーストブロック選択回路を、対応する
ブロック選択信号が選択レベルのときにオン状態となり
ブースト電圧発生回路からのブースト電圧を対応するブ
ースト電圧伝達線に供給する第１のトランジスタと、前
記対応するブロック選択信号が非選択レベルのときにオ
ン状態となり電源電圧を前記対応するブースト電圧伝達
線に供給する第２のトランジスタとを備えた回路とする
請求項１記載の半導体装置。 - 【請求項３】 ブースト電圧伝達線及び対応するブース
ト対象回路ブロックが第１及び第２のブースト電圧伝達
線及び対応するブースト対象回路ブロックから成り、ブ
ーストブロック選択回路を、前記第１のブースト電圧伝
達線と対応する第１のブロック選択信号が選択レベルの
ときにオン状態となりブースト電圧発生回路からのブー
スト電圧を前記第１のブースト電圧伝達線に供給する第
１のトランジスタと、前記第１のブロック選択が非選択
レベルのときにオン状態となり電源電圧を前記第１のブ
ースト電圧伝達線に供給する第２のトランジスタと、前
記第１のブロック選択信号と相補のレベル関係にある第
２のブロック選択信号が選択レベルのときにオン状態と
なり前記ブースト電圧発生回路からのブースト電圧を前
記第２のブースト電圧伝達線に供給する第３のトラジス
タと、前記第２のブロク選択信号が非選択レベルのとき
にオン状態となり前記電源電圧を前記第２のブースト電
圧伝達線に供給する第４のトランジスタとを備えた回路
とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075135A JPH08274612A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
| US08/625,916 US5789967A (en) | 1995-03-31 | 1996-04-01 | Semiconductor device with boost voltage supply means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075135A JPH08274612A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274612A true JPH08274612A (ja) | 1996-10-18 |
Family
ID=13567454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075135A Pending JPH08274612A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5789967A (ja) |
| JP (1) | JPH08274612A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5909618A (en) | 1997-07-08 | 1999-06-01 | Micron Technology, Inc. | Method of making memory cell with vertical transistor and buried word and body lines |
| US6072209A (en) | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
| US5973356A (en) * | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US6191470B1 (en) | 1997-07-08 | 2001-02-20 | Micron Technology, Inc. | Semiconductor-on-insulator memory cell with buried word and body lines |
| US6528837B2 (en) | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6242775B1 (en) | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
| US6304483B1 (en) | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
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Legal Events
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| A02 | Decision of refusal |
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