JPH02265098A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置における、差動増幅器回路に関
する。

［従来の技術１ 第４図は、従来の差動増幅器回路の一例を示す図であり
、第６図は第５図の従来技術の特性図である。

第５図の従来技術では、Ｐチャンネル型ＭＯ３Ｆ　Ｅ　
Ｔ　ｔ　＋〜ｔイを負荷とする差動増幅器１００には、
互いに相補な一対の信号ＤＢ、ＤＢが入力信号として接
続されており、また前記差動増幅器１００の一対の出力
ＳＡ、ＳＡはそれぞれ差動増幅器出力ドライバ１Ｏ１１
１に接続されている。

上記の回路動作を第６図の特性図を参照しながら詳細に
以下に述べる。

待機状態に於いて、差動増幅器制御信号５ＡＯＮは低レ
ベル（以降”　Ｌ　”と示す）であり、差動増幅器１０
０はオフ状態となっている。この時−対の差動増幅器出
力ＳＡ、ＳＡの電位は、Ｐチャンネル型ＭＯ５ＦＥＴ負
荷ｔ１、ｔ２、ｔ３、ｔ４により、Ｖ　ＣＤ　　Ｖ　ｔ
ｈｐ　＋△Ｖ　（（旦し、Ｖｏ５は電源電圧、Ｖｔｈｐ
はｔｎ　、ｔ２．ｔ３．ｔｎのしきい値電圧、△■はｔ
ｌｔ　　ｔ２．ｔ３．ｔ４のリク電流、あるいはザブス
レッシュホールド電流などによる電圧増昇分）の電位に
設定されている。

読み出し状態になると、５ＡＯＮは高レベル（以下”　
Ｈ”と示す）に変化し差動増幅器１００は活性化され、
一対の差動増幅器出力ＳＡ、ＳＡは、一対の入力信号Ｄ
Ｂ、ＤＥ−のデータに対応して、いずれか一方が■。ｎ
　　Ｖｔ、ｈｐ＋△Ｖの電位がらＬ　”へ変化していく
。この差動増幅器出力のデータは差動増幅器出力ドライ
バ１ｏ、］１によって一対のデータ線ＲＢ、ＲＢに伝達
されるが、伝達が開始されるのは、”　Ｌ　”に変化す
る側の差動増幅器出力がＶＬ（但し、Ｖ　＋、は差動増
幅器出力ドライバ１０．１１のロジックレベルである。

）に到達した時点である。

［発明が解決しようとする課題１ しかし、従来技術の回路においては、半導体記憶装置が
待機状態、あるいは舎き込み状態にある時、差動増幅器
はオフしており、その為差動増幅器の出力はＶ。ＯＶＬ
ｈ、十△Ｖと、はとんど電源電圧近傍に設定されている
為、読み出し状態に移行し差動増幅器がオンしてから、
データ線ＲＥ、ＲＢにデータが伝達され始めるまでに第
６図で示ず様にＴ１だしり時間を要しており、このＴ１
が大きＬ−ｊれば大きいほど、高速の半導体記憶装置を
実現する際大きな問題となっていた。

本発明は以上の問題点を解決するもので、その目的とす
るところは、読み出し時における差動増幅器回路での遅
延時間を抑えた高速の半導体記憶装置を提供するところ
にある。

〔課題を解決するだめの手段１ 本発明の半導体記憶装置は、逆位相である２つの人力信
号が入力され、ＭＯＳＦＥＴを負荷とする差動増幅器を
有する半導体記憶装置において、前記差動増幅器が待機
状態にある時、差動増幅器の出力の電位を制御する電位
制御回路が差動増幅器の出力に接続されていることを特
徴とする〔作　用１ 本発明の上記の構成によれば、待機状態時における差動
増幅器出力の電位を従来よりも低い値に設定することが
でき、読み出し時における差動増幅器回路での遅延時間
を抑えることができる。

［実　施　例］ 第１図は、本発明の実施例を示す回路図であり、第２図
は第１図の回路の特性図である。

第１図の回路では、Ｐヂャンネル型ＭＯ５ＦＥＴｔｌ〜
ｔ４を負荷とする差動増幅器１００には、互いに相補な
一対の信号ＤＢ、ＤＢが入力信号として接続されており
、また、前記差動増幅器１００の一対の出力ＳＡ、ＳＡ
は、それぞれ差動増幅器出力ドライバ１０、】１に接続
されている。また、電位制御回路２００には差動増幅器
制御信号５ＡＯＮが接続されており、その出力が前記Ｓ
Ａ、ＳＡに接続されている。上記の回路動作を第２図の
特性図を参照しながら詳細に以下に述べる。

待機状態において、前記差動増幅器制御信号３ＡＯＮは
°゛Ｌ°°であり、差動増幅器１００はオフ状態になっ
ており、電位制御回路２００はオン状態になっている。

この時一対の差動増幅器出力ＳＡ、ＳＡの電位はＰヂャ
ンネル型ＭＯ３ＦＥＴ負荷ｊｌ、ｔ２．ｔ３．ｊ４と、
電位制御回路２００によって、 Ｖ　ｏｌｌ　　Ｖ　ｔｈｐ　　＋△Ｖ−４Ｖ′（但し、
Ｖ　ｏｎは電源電圧、Ｖ　ｉ＋４．は１．．１２、ｊ３
．ｊイのしきい値電圧、△Ｖは１．．１２．１３．１４
のリーク電流あるいはザブスレッシュホールド電流など
による電圧増昇分、△■′は、電位制御回路２００によ
る電圧降下分）に設定されている。

読み出し状態になると、５ＡＯＮは°Ｈ°°に変化し、
差動増幅器１００は活性化され、電位制御回路２００は
オフ状態になり、一対の差動増幅器出力ＳＡ、ＳＡは、
一対の入力信号ＤＢ、ＤＢのデータに対応していずれか
一方が、ＶｎｏＶｔｈｐ十△Ｖ−△■′の電位から”’
　Ｌ　”へ変化する。この時、ＶＤＤＶｔｈｐ＋△Ｖ−
△Ｖ′の電位は△■′の値を変えることにより、次段に
接続された差動増幅器出力ドライバ１０、ｌ】のロジッ
クレベルである■、に非常に近い値に設定できる。従っ
てデータ線ＲＢ、ＲＢにデータが伝達され始めるまでに
従来技術ではＴ１だけ要していた時間が第２図で示した
様にＴ２だけで良く、差動増幅器回路での遅延な△Ｔだ
け高速にし、高速の半導体記・［！Ｊ置を実現すること
が可能である。また、差動増幅器出力ＳＡ、ＳＡが°“
Ｌ”に到達するまでの時間も短縮されるので、差動増幅
器出力ドライバでの貫通電流が流れる時間も短縮され、
低消費電流の半導体記憶装置を実現することも可能であ
る。

第３図（ａ）、〔１〕）、（ｃ）、（ｄ）に前記電位制
御回路の具体的な回路例を示す。これらの回路はあくま
でも一例であり、組み合わせ方によって応用は更に広が
っていくものである。

また、今までは第１図の様に、２個の差動増幅器を組み
合わせた差動増幅器回路について述べてきたが、本発明
は第４図に示した様な１個の差動増幅器の出力に応用し
ても、また、３個以」二の差動増幅器を組み合わせた差
動増幅器回路の出力に応用しても、同様の効果を得られ
ることは言うまでもない。

〔発明の効果１ 以上述べた様に、本発明によれば、差動増幅器の出力と
接地電源との間に電位制御回路を接続することにより、
差動増幅器が待機状態にある時、その出力を次段に回路
のロジックレベルに近い値に設定することが可能である
。このことにより、メモリセルの情報読み出し時におけ
る差動増幅回路での遅延時間を非常に小さくでき、また
、差動増幅器出力ドライバでの貫通電流を抑えることが
でき、高速で、且つ低消費電流の半導体記憶装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明にかかる半導体記憶装置の実施例を示す
図、第２図は第１図の回路の特性図、第３図（ａ）、（
ｂ）、（ｃ）、（ｄ）、は第１図の電位制御回路を詳細
に説明した回路図、第４図は本発明の他の実施例を示す
図、第５図は従来技術を示す図、第６図は第５図の従来
技術の特性を示す特性図である。 ｔ　１　′″ｔ４　・　ｔｌｏ・　ｔ＋ｚ〜ｔｔ５〜ｔ
９． １０、１１． １００、３０ ２００　・　・　・ ＤＢ、　　ＤＢ　　・ ＳＡ、　　ＳＡ　　・ ＲＢ、　　ＲＢ　　・ ５ＡＯＮ　　・　・ ＲＢＣＬ　　・　・ Ｃ１、Ｃ２・ ・Ｐヂャンネル型ＭＯ３ＦＥＴ ｔｌｌ、ｔｌぐ１ ・Ｎチャプネル型ＭＯ５ＦＥＴ ・差動増幅器出力ドライバ ０・ ・差動増幅回路 電位制御回路 ・・入力信号 ・・差動増幅器出力 ・　・データ線 ・差動増幅器制御信号 ・差動増幅器出力ドライバ制御 信号 ・・イコライズ制御信号 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（他１名）／／／ 第 図 （ａ） 第 図 （ｂ） 第 ：３ 図 （ｃ） 第 図 （ｄ） 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 逆位相である２つの入力信号が入力され、ＭＯＳＦＥＴ
   を負荷とする差動増幅器を有する半導体記憶装置におい
   て、前記差動増幅器が待機状態にある時、差動増幅器の
   出力の電位を制御する電位制御回路が差動増幅器の出力
   に接続されていることを特徴とする半導体記憶装置。