JPS6129068B2 - - Google Patents

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JPS6129068B2
JPS6129068B2 JP55013302A JP1330280A JPS6129068B2 JP S6129068 B2 JPS6129068 B2 JP S6129068B2 JP 55013302 A JP55013302 A JP 55013302A JP 1330280 A JP1330280 A JP 1330280A JP S6129068 B2 JPS6129068 B2 JP S6129068B2
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JP55013302A
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Makoto Segawa
Shoji Ariizumi
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • H03KPULSE TECHNIQUE
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Description

【発明の詳細な説明】 本発明は、パワーダウン機能を有する半導体装
置に関するものである。
最近、スタテイツクメモリにおいてパワーダウ
ン機能を有する半導体装置が使用されている。パ
ワーダウン機能とは例えば完全なスタテイツクな
動作モードのメモリにおいてチツプ選択等の入力
信号を利用してそのチツプの非選択時には消費電
流を減少させ、次の選択時にはその選択信号によ
り信号のタイミング的な制約は何もなしに動作状
態に戻すことのできる機能である。
このような機能を有する従来の装置について説
明すると、第1図はその一例であつてNチヤンネ
ルMOSトランジスタQ1〜Q3により構成され
ている。図においてQ1は負荷MOSトランジス
タであつてデプレシヨン型(以下D型という)ト
ランジスタであり、Q2は駆動MOSトランジス
タであつてエンハンスメント型(以下E型とい
う)トランジスタである。Q3はパワーダウンの
ためのパワーカツト用MOSトランジスタであつ
てQ2と同じE型である。この装置はトランジス
タQ1とQ2によりE/D型のインバータ回路を
構成している。
トランジスタQ3のゲートにチツプ選択信号
(以下CS信号という)を加え、チツプ選択状態で
はCS信号は“1”でQ2のソースを接地点Gに
接続する。一方チツプ非選択のパワーダウン時に
はCS信号は“0”となりトランジスタQ3がカ
ツトオフしトランジスタQ2のソースを接地点G
から遮断するためトランジスタQ1,Q2を流れ
る電流は遮断される。
この回路はパワーダウン時に電流を遮断できる
か、選択時にトランジスタQ2のソースを完全に
接地電位まで落すためにはトランジスタQ3の内
部抵抗を小さくする必要があり、そのためトラン
ジスタQ3の形状を非常に大きなものとしなけれ
ばならなくなつてパターンレイアウト的に不利と
なり、またこのトランジスタQ3を駆動するため
のCS信号も駆動能力の大きなものが要求され
る。
上記欠点を改善するために第2図の回路を有す
る半導体装置も開発されている。この装置の回路
はトランジスタQ4〜Q6で構成されており、一
番電源に近い側に配置されたトランジスタQ4が
パワーカツト用トランジスタであつて、第1図の
E型と違つて通常のデプレシヨン型とエンハンス
メント型との中間のバイアスで動作するスレシヨ
ルドがOV近傍(例えば−0.5〜+0.2V)のトラン
ジスタ(以下I型トランジスタという)である。
Q5は負荷トランジスタであつてD型、Q6は駆
動トランジスタであつてE型であり第1図と同様
にE/Dインバータ回路を構成している。
パワーカツト用トランジスタQ4のゲートに
CS信号が加えられ、チツプ選択時にはCS信号が
“1”となりインバータ回路が動作し、非選択時
にはCS信号が“0”となり電流を減少させパワ
ーカツトを行う。トランジスタQ4はI型である
ため第1図の例のE型トランジスタと比較して相
互コンダクタンスも大きくそのためそれ程大きな
トランジスタにする必要もなくスレシヨルドによ
る電圧降下もない。したがつて前記第1図の回路
の欠点は除去される。
しかしこの回路を大きな容量負荷を駆動する場
合に通常使用されているプシユプル回路に適用す
ると第3図のようになる。図でQ7はI型のパワ
ーカツト用トランジスタ、Q8,Q9はプシユプ
ルトランジスタである。この回路においてはプシ
ユプル動作時のD型トランジスタQ8に流れる電
流を充分に供給するにはトランジスタQ7は非常
に大きなものとする必要があり、トランジスタQ
7とQ8の大きさの比すなわちQ7のW/LとQ
8のW/Lの比は7〜10以上にする必要がある。
(W:チヤンネル巾,L:チヤンネル長)。
本発明は、上記のような問題点を解決するため
のものである。以下第4図の実施例により本発明
を説明する。第4図においてQ10はD型の負荷
トランジスタ、Q12はE型の駆動用トランジス
タで、Q10のゲートは点線のようにそのソース
側に接続するか、プシユプル回路であればQ12
と逆相の信号を印加する。両トランジスタQ
10とQ12のソース、ドレイン間にI型のパワ
ーカツト用トランジスタQ11をトランジスタQ
10,Q12と直列に接続し、そのゲートにCS
信号を加える。したがつてCS信号が“1”のと
き通常のインバータとして動作し、CS信号が
“0”のときパワーダウン状態となる。
第4図の回路は負荷トランジスタQ10のゲー
トに図示のようにトランジスタQ12のゲートに
加える信号INと逆相の信号を加えたプシユプ
ル動作時に特に有効で、第3図の回路で生じる前
記欠点を除去することができる。すなわち第3図
の回路においてはI型トランジスタQ7は常に飽
和領域で動作するが、第4図の本発明の回路にお
いては、トランジスタQ11のソース、ドレイン
間電圧が前記トランジスタQ7のそれよりも小さ
くなり、このトランジスタQ11は非飽和領域で
動作するため同じ大きさのトランジスタでより大
きな電流を流すことができる。それ故トランジス
タQ11のW/LとトランジスタQ10のW/L
の比を第3図の回路と比較して小さくすることが
できる。
第5図は出力が“0”から“1”へ変化する場
合の第4図の本発明回路の出力波形Aと第3図の
回路の出力波形Bとを比較したもので本発明の回
路の出力波形Aの方が立上り特性がすぐれている
ことが判る。なおトランジスタの大きさ、入力波
形、負荷容量は同一条件としている。
本発明回路を備えた装置は動に出力電位が高い
位置ですぐれた特性を示す。これは前述のように
パワーカツト用I型トランジスタの動作状態の違
いによるものであり、本発明によれば出力波形を
同じにするのであればI型トランジスタを小さく
できるからそのCS信号駆動能力を小さなものと
することができる。また、パワーダウン時におけ
るI型トランジスタの漏洩電流も小さくすること
ができる。更にD型トランジスタQ10とE型ト
ランジスタQ12の間にI型トランジスタQ11
が入つているため、動作時においてその抵抗分に
よりD型トランジスタQ10のゲートが0レベル
に落ちた場合、従来の例えば図3の場合により、
よりマイナスのゲート電位がかゝることになり流
れる電流を減少させることができる。
パワーダウン時から動作状態に戻りCS信号が
“0”から“1”に変化し、インバータの入力が
“0”で出力に“1”が生じる場合にもCS信号波
形に対する出力波形は従来の第3図の回路と比較
してすぐれている。
このように本発明によれば従来の回路と比較し
て動作時およびパワーダウン時ともに流れる電流
を少なくすることができ、パワーダウン用トラン
ジスタを小型にできて出力波形のすぐれた駆動能
力の大きい回路を得ることができる。
第6図は、本発明をアドレスバツフア回路に適
用した実施例を示す。図においてトランジスタQ
13〜Q17はD型のトランジスタ、トランジス
タQ18〜Q22はI型のパワーカツト用トラン
ジスタ、トランジスタQ23〜Q29はE型のト
ランジスタであり、パワーダウン時には出力
Aoutおよびは共に“0”となる。
以上負荷トランジスタおよび駆動トランジスタ
はD型、E型として説明して来たがこれに限定さ
れるものではない。
出力端子の位置についても第4図以降にも例え
ば第7図のように複数の出力端子OUT1,OUT
2を設けることもでき、その場合には回路的に別
の機能を持たせることができる。すなわち第7図
の回路においては、 CS=“0”,=“0”,IN=“1”の時、 OUT1=中間レベルの“1”,OUT2=“0”と
なるから入力信号INの“0”,“1”とチツプ選
択信号CSの“0”,“1”とを判別することがで
きる。
更にパワーカツト用トランジスタの入力信号も
CS信号に限られることなく、例えば全回路の一
部分をカツトするような別信号を利用してもよ
い。また第8図a,bのようにパワーカツト用の
I型トランジスタを2個直列に使用し、2個の
CS信号CS1およびCS2により制御してもよい。
【図面の簡単な説明】
第1乃至3図は従来のパワーダウン機能を有す
る半導体装置の回路図、第4図は本発明の一実施
例の半導体装置の回路図、第5図は第3図と第4
図の回路の出力が0から1へ変化する場合の出力
波形図、第6図は本発明をアドレスバツフア回路
に適用した実施例の構成図、第7および8図a,
bはそれぞれ本発明の他の実施例の構成図であ
る。 Q1〜Q29……トランジスタ、IN……入力
信号、……反転信号、CS……チツプ選択信
号、Vcc……電源、OUT……出力部。

Claims (1)

  1. 【特許請求の範囲】 1 電源の一方の端子にドレインまたはソース電
    極が接続された負荷トランジスタと、電源の他方
    の端子にソースまたはドレイン電極が接続されド
    レインまたはソース電極が出力端子に接続された
    駆動トランジスタと、上記負荷トランジスタのソ
    ースまたはドレイン電極と上記出力端子との間に
    ソース、ドレイン電極間が挿入されスレシヨルド
    電圧が0ボルト近傍の値を有するパワーカツト用
    トランジスタとを具備し、上記駆動トランジスタ
    のゲート電極には入力信号を供給し、上記負荷ト
    ランジスタのゲート電極にはこの入力信号の反転
    信号を供給するように構成したことを特徴とする
    半導体装置。 2 前記パワーカツト用トランジスタのゲート電
    極にはチツプ選択信号が供給されている特許請求
    の範囲第1項に記載の半導体装置。 3 前記駆動トランジスタと前記パワーカツト用
    トランジスタとの接続点には前記とは異なる出力
    端子が設けられている特許請求の範囲第1項に記
    載の半導体装置。 4 前記パワーカツト用トランジスタのスレシヨ
    ルド電圧が−0.5ボルトないし+0.2ボルトの範囲
    の値にされている特許請求の範囲第1項に記載の
    半導体装置。 5 前記パワーカツト用トランジスタが複数個直
    列接続されている特許請求の範囲第1項に記載の
    半導体装置。 6 前記複数個のパワーカツト用トランジスタの
    各ゲート電極には異なるチツプ選択信号が供給さ
    れている特許請求の範囲第5項に記載の半導体装
    置。
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