JPS6199413A - 出力回路装置 - Google Patents
出力回路装置Info
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- JPS6199413A JPS6199413A JP59220904A JP22090484A JPS6199413A JP S6199413 A JPS6199413 A JP S6199413A JP 59220904 A JP59220904 A JP 59220904A JP 22090484 A JP22090484 A JP 22090484A JP S6199413 A JPS6199413 A JP S6199413A
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- JP
- Japan
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- output
- transistor
- voltage
- conductive
- circuit device
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔成業上の利用分野〕
この発明は、半樽体集積回路の出力回路ｉ＆置に係るも
ので、特に出力端子数の多い高速な半募体記憶装置１１
Ｖｃ適した出力回路装置ＶＣ関するものである。
ので、特に出力端子数の多い高速な半募体記憶装置１１
Ｖｃ適した出力回路装置ＶＣ関するものである。
第４図は従来の出力回路装置の回路図で、第５図は第４
図の出力回路に入る信号の波形図である。
図の出力回路に入る信号の波形図である。
第４図、第５図におい工、Ｑ、、Ｑｔは出力トランジス
タ、Ｄ、Ｄは出力切換信号、ＶＣＣは電源電圧、ＯＵＴ
は出力端子、ＧＮＤは接地端子である。
タ、Ｄ、Ｄは出力切換信号、ＶＣＣは電源電圧、ＯＵＴ
は出力端子、ＧＮＤは接地端子である。
従来の出力回路装置は前記のよ５ＫＪ＋１成さｎ、出力
トランジスタＱ＋ 、Ｑ２のしきい値電圧ｔそｎぞｎＶ
７Ｈ，ｌ Ｖｔｇｚト−ｆ口ｌ！： 、 ’ｂｕ＋ ＝
Ｖ丁ＩＩｚ テｈツに。そこで、第５図のように出力切
換信号りおよびＤが第４図の出力回路に入力さｎると、
Ａ点丁なわら出力が”１″から０′に切換わるときは、
出力トランジスタＱ２が非６通から導通に、出力トラン
ジスタＱ１が導通から非導通になり、ま１こ、Ｂ点にお
いて、ｆｉｌ力が”０″から”ｌ’に切換わろときには
、出力トランジスタＱ、が導通から非４通に、出力トラ
ンジスタＱ、が非導通から導通になる。この出力トラン
ジスタＱ、およびＱｌの導通および非導通になるタイミ
ングはほぼ同時である。
トランジスタＱ＋ 、Ｑ２のしきい値電圧ｔそｎぞｎＶ
７Ｈ，ｌ Ｖｔｇｚト−ｆ口ｌ！： 、 ’ｂｕ＋ ＝
Ｖ丁ＩＩｚ テｈツに。そこで、第５図のように出力切
換信号りおよびＤが第４図の出力回路に入力さｎると、
Ａ点丁なわら出力が”１″から０′に切換わるときは、
出力トランジスタＱ２が非６通から導通に、出力トラン
ジスタＱ１が導通から非導通になり、ま１こ、Ｂ点にお
いて、ｆｉｌ力が”０″から”ｌ’に切換わろときには
、出力トランジスタＱ、が導通から非４通に、出力トラ
ンジスタＱ、が非導通から導通になる。この出力トラン
ジスタＱ、およびＱｌの導通および非導通になるタイミ
ングはほぼ同時である。
前記のような従来の出力回路装置では、２つの出力トラ
ンジスタＱ、およびＱ、の導通および非４通ＶＣなるタ
イミングが同時なので、電源ノイズや接地ノイズが他の
信号に大きく影響して誤動作を生じ、また、出力トラン
ジスタＱ、、Ｑ、が同時に導通する期間があると、さら
に出力回路での電ａから接地への貫ｉ電流によるノイズ
のため忙誤動作ヶまねくことがあつに。
ンジスタＱ、およびＱ、の導通および非４通ＶＣなるタ
イミングが同時なので、電源ノイズや接地ノイズが他の
信号に大きく影響して誤動作を生じ、また、出力トラン
ジスタＱ、、Ｑ、が同時に導通する期間があると、さら
に出力回路での電ａから接地への貫ｉ電流によるノイズ
のため忙誤動作ヶまねくことがあつに。
一般Ｋ、出力回路装置におい工は、論理信号が高電位の
論理信号“ｌ”から低電位の論理信号９０′へ、または
その逆圧、低電位の論理信号″０″から高電位の論理信
号”１″へ切換わろときの出力電圧および出力電流の立
上りが速く、ピーク値が大きいと、越源配纒や接地配線
の抵抗やインダクタンスを通じて他の信号にノイズを与
え、集イλ回路装置の誤動作を生ずる原因となっている
。
論理信号“ｌ”から低電位の論理信号９０′へ、または
その逆圧、低電位の論理信号″０″から高電位の論理信
号”１″へ切換わろときの出力電圧および出力電流の立
上りが速く、ピーク値が大きいと、越源配纒や接地配線
の抵抗やインダクタンスを通じて他の信号にノイズを与
え、集イλ回路装置の誤動作を生ずる原因となっている
。
この出力回路装置の信号切換え時における誤動作を防止
するために、従来は次の対策ｔとっていたＯ （イ）電源配扉や接地配りの配勝幡を拡げて抵抗やイン
ピーダンスを下げるか、または電源および接地の端子数
を増重。
するために、従来は次の対策ｔとっていたＯ （イ）電源配扉や接地配りの配勝幡を拡げて抵抗やイン
ピーダンスを下げるか、または電源および接地の端子数
を増重。
（ロ） 出力回路のｔ源と出力端子間のトランジスタと
出力端子と接地間のトラン２スタが、信号切換時に、両
方共に導通する期間をなくてた。も、および信号の切換
時のタイミングｔずら丁定め［４延回路等を入ｎる。
出力端子と接地間のトラン２スタが、信号切換時に、両
方共に導通する期間をなくてた。も、および信号の切換
時のタイミングｔずら丁定め［４延回路等を入ｎる。
しかし、前記対策ヒ）は、チップ面積が太き（なるとい
う問題点があり、また、前記対策（ロ）は遅延回路を用
いる定めＫ、スピードが遅ｎｒ、−リ、回路が複雑にな
るという問題点があった。
う問題点があり、また、前記対策（ロ）は遅延回路を用
いる定めＫ、スピードが遅ｎｒ、−リ、回路が複雑にな
るという問題点があった。
この発明は、かかる問題点を解決するためになさｎ ｒ
ｓもので、チップ１ｌｌｊ積を大きくすることなく、電
源および接地ノイズによる誤動作を防止し、かつ高速で
動作する出力回路装置ろことを目的とする。
ｓもので、チップ１ｌｌｊ積を大きくすることなく、電
源および接地ノイズによる誤動作を防止し、かつ高速で
動作する出力回路装置ろことを目的とする。
〔間頂点Ｙｌ’５決するための手段〕
この発明に係ろ出力回路装置は、出力端子と接地間に接
続さｒＬタエンノ〜ンスメント型絶縁ゲート電界効果ト
ランジスタからなる第２の出力トランジスタのしきいｔ
ｆＬ電圧の絶対値を、出力端子と電ぶ間に接続されたエ
ンノ・ンスメント型絶縁ゲート電界効果トラ／ジスタか
らなる第１の出力トランジスタのしきい［電圧の絶対値
より大きくしたものである。
続さｒＬタエンノ〜ンスメント型絶縁ゲート電界効果ト
ランジスタからなる第２の出力トランジスタのしきいｔ
ｆＬ電圧の絶対値を、出力端子と電ぶ間に接続されたエ
ンノ・ンスメント型絶縁ゲート電界効果トラ／ジスタか
らなる第１の出力トランジスタのしきい［電圧の絶対値
より大きくしたものである。
この発明においては、出力端子と接地間に接続さｒＩＴ
こエン・ヘンスメント型絶縁ゲート電界効果トランジス
タからなる第２の出力トランジスタのしきい値電圧の絶
対値ン上げるだけで、出力端子と電源間に接続されたエ
ンノー７スメント型絶縁ゲート１コ界効果トランジ°ス
タからなる第１の出力トランジスタとの導通のタイミン
グをずらして、電源および接地ノイズを分散させている
。
こエン・ヘンスメント型絶縁ゲート電界効果トランジス
タからなる第２の出力トランジスタのしきい値電圧の絶
対値ン上げるだけで、出力端子と電源間に接続されたエ
ンノー７スメント型絶縁ゲート１コ界効果トランジ°ス
タからなる第１の出力トランジスタとの導通のタイミン
グをずらして、電源および接地ノイズを分散させている
。
第１図はこの発明の一実施例乞示す出力回路装置の回路
図で、Ｑ、はエンノーンスメント型杷緑ゲート電界効果
トランジスタからなる第１の出力トランジスタ、Ｑ４は
エンノーンスメント型絶縁ゲート電界効果トランジスタ
からなる第２の出力トランジスタ、Ｄ、ＤはそｎぞｒＬ
出力切換信号、ＶＣＣは電源電圧、ＯＵＴは出力端子、
ＧＮＤは接地端子である。゛第２図は第１図の出力回路
装置に入る信号のタイミングチャート？示しているう第
１図において、出力トランジスタＱ、およびＱ、のしき
い値電圧をそれぞｎ ＶＴ旧、Ｖ丁、４とすると、Ｉ
Ｖ７ｕｓ ｌ＜１ＶｔＩＩ４１ ト１Ｋ ６ ｊ ５
ＶＣ’Ｔ口。
図で、Ｑ、はエンノーンスメント型杷緑ゲート電界効果
トランジスタからなる第１の出力トランジスタ、Ｑ４は
エンノーンスメント型絶縁ゲート電界効果トランジスタ
からなる第２の出力トランジスタ、Ｄ、ＤはそｎぞｒＬ
出力切換信号、ＶＣＣは電源電圧、ＯＵＴは出力端子、
ＧＮＤは接地端子である。゛第２図は第１図の出力回路
装置に入る信号のタイミングチャート？示しているう第
１図において、出力トランジスタＱ、およびＱ、のしき
い値電圧をそれぞｎ ＶＴ旧、Ｖ丁、４とすると、Ｉ
Ｖ７ｕｓ ｌ＜１ＶｔＩＩ４１ ト１Ｋ ６ ｊ ５
ＶＣ’Ｔ口。
ここで、説明の都合上この実施例の出力回路装置に入る
信号のタイミングおよびレベルは第５図の波形図と同じ
とし、出力トランジスタＱ３のしきい値電圧ｖＴ！！、
も第５図の出力回路装置の出力トランジスタＱｌ、Ｑ！
のしきい値電圧■Ｔｌｌ１＋ ＶＴ＋１２と等しいとし
てお（。
信号のタイミングおよびレベルは第５図の波形図と同じ
とし、出力トランジスタＱ３のしきい値電圧ｖＴ！！、
も第５図の出力回路装置の出力トランジスタＱｌ、Ｑ！
のしきい値電圧■Ｔｌｌ１＋ ＶＴ＋１２と等しいとし
てお（。
１Ｖｔｎ３１ ＜ １Ｙｔｏ＊ ｌ ’を実現”Ｔルｒ
ｓ？ｈＶｃ ｉ！、しきい値電圧を決定するイオノ江入
工程を別々に分けて、そｎぞｎのイオン注入量ン変える
ことＫより得らｎろ。
ｓ？ｈＶｃ ｉ！、しきい値電圧を決定するイオノ江入
工程を別々に分けて、そｎぞｎのイオン注入量ン変える
ことＫより得らｎろ。
マタ、第１のイオン注入工程により、出力トランジスタ
Ｑ、、Ｑ４共にイオン注入を行い、出力トランジスタＱ
３のしきい値乞決定したのら、第２のイオン注入工程に
より出力トランジスタＱ。
Ｑ、、Ｑ４共にイオン注入を行い、出力トランジスタＱ
３のしきい値乞決定したのら、第２のイオン注入工程に
より出力トランジスタＱ。
以外の出力トランジスタＱａｙｔ含むトランジスタにイ
オン注入を行い、出カドラン２スｊｌＱ、のしきい値を
決定するようにしても、１■Ｔｉ５ｌ ＜ ｌｖ丁、、
＋を実現することができる。前記方法は、浮遊ゲートを
有する二層ゲート構造のいわゆるＦＡＭＯ８（Ｆｌｏａ
ｔｉｎｇ−ｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎ
ｊｅｃｔｉｏｎ ＭＯＳ）型メモリトランジスタを用
いた紫外線消去形ＥＰＲＯＭＫ好適な方法である。丁な
わ５、第１のイオン注入において、周辺回路のエンハン
スメント型のトランジスタのしきいｒｒＬｔ決定し、第
２のイｆ オン圧入においてメモリトランジ
スタのしきい値を決定するのである。
オン注入を行い、出カドラン２スｊｌＱ、のしきい値を
決定するようにしても、１■Ｔｉ５ｌ ＜ ｌｖ丁、、
＋を実現することができる。前記方法は、浮遊ゲートを
有する二層ゲート構造のいわゆるＦＡＭＯ８（Ｆｌｏａ
ｔｉｎｇ−ｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎ
ｊｅｃｔｉｏｎ ＭＯＳ）型メモリトランジスタを用
いた紫外線消去形ＥＰＲＯＭＫ好適な方法である。丁な
わ５、第１のイオン注入において、周辺回路のエンハン
スメント型のトランジスタのしきいｒｒＬｔ決定し、第
２のイｆ オン圧入においてメモリトランジ
スタのしきい値を決定するのである。
次ＶＣｗＪ作について説明する。
第１図において、出力トランジスタＱ、のしきい値電圧
ＶＴ＋１３ は従来と同じにしておき、出力トランジス
タＱ４のしきい値電圧ＶＴ＋１４ ’（ｃ’上げるこ
とＫより、第２図のようなタイミングで出力切換信号り
およびＤが入ると、出力が６１”から”Ｏ’ Ｋ切換え
らｎるＡ′点では、出力トランジスタＱ４の非導通から
導通に切換えらｎろ点が後にずｎ込み。
ＶＴ＋１３ は従来と同じにしておき、出力トランジス
タＱ４のしきい値電圧ＶＴ＋１４ ’（ｃ’上げるこ
とＫより、第２図のようなタイミングで出力切換信号り
およびＤが入ると、出力が６１”から”Ｏ’ Ｋ切換え
らｎるＡ′点では、出力トランジスタＱ４の非導通から
導通に切換えらｎろ点が後にずｎ込み。
出力トランジスタＱ、が導通から非導通になってから出
力トランジスタＱ４は導通する。こｎｖｃより導通のタ
イミングがずｎ、電源および接地ノイズが分散さｎｊｙ
４、出力トランジスタＱ３およびＱ４共ＶＣ４通の期間
がなくなり貫通電流がなくなる。
力トランジスタＱ４は導通する。こｎｖｃより導通のタ
イミングがずｎ、電源および接地ノイズが分散さｎｊｙ
４、出力トランジスタＱ３およびＱ４共ＶＣ４通の期間
がなくなり貫通電流がなくなる。
また、出力トランジスタＱ４が早く非導通になるので、
出力トランジスタＱ、の導通がスムーズになり、出力端
子０ＵＴＫ ”ビが早く現へろ。
出力トランジスタＱ、の導通がスムーズになり、出力端
子０ＵＴＫ ”ビが早く現へろ。
ここで、出力トランジスタＱａのし暫い値電圧Ｖ□、も
、出力トランジスタＱ４ 同様に上げれば、ざらに導通
のタイミングがずｎて電源および接地ノイズが分散さ１
、誤動作ンし禰いと思われるが。
、出力トランジスタＱ４ 同様に上げれば、ざらに導通
のタイミングがずｎて電源および接地ノイズが分散さ１
、誤動作ンし禰いと思われるが。
出力ｔＥＥ”ｌ”が出Ｋ＜くなるので好ましくない。
このこと乞以下に式χ用いて説明するつ第１図において
、出力端子０ＵＴＫ″１” Ｙ出力するとぎ、出力トラ
ンジスタＱｓは飽和領域で動作てる（〕）で、出力電圧
’ｔ ＶＯＨ、出力電流をｒａｎとすると、 ■。・＝ムへ、−Ｖ。・−Ｖｔｍｓ）・・・・・・・・
・・・・・（１）となり、第（ｌ１式を整理すると となり、しきい値電圧ＶＴＩＩＳ が直接、出力電圧
Ｖ。Ｈｊ下げる方向に働き、影響が大きい。ここでβ。
、出力端子０ＵＴＫ″１” Ｙ出力するとぎ、出力トラ
ンジスタＱｓは飽和領域で動作てる（〕）で、出力電圧
’ｔ ＶＯＨ、出力電流をｒａｎとすると、 ■。・＝ムへ、−Ｖ。・−Ｖｔｍｓ）・・・・・・・・
・・・・・（１）となり、第（ｌ１式を整理すると となり、しきい値電圧ＶＴＩＩＳ が直接、出力電圧
Ｖ。Ｈｊ下げる方向に働き、影響が大きい。ここでβ。
は出力トランジスタＱ、のコンダクタンス係数である。
そｒＬπ対して、出力端子０ＵＴＫ”Ｏ’Ｙ出力すると
き、出力トランジスタＱ４は三極管領域で動作するので
、出力電圧をＶＯＬ、出力屯流乞ＩＯＬ、とすると、 ｖｅＬ、２ ■ＯＬ ＝４〆ブ一 （（Ｖｃｃ ＶＴＨ４ンｖＯ
Ｌ−−ｐ ｌ −−−−−−（３１となり、
第（３）式を整理すると、 となり、出力電流を流さない、つまり■。、二〇のとぎ
には、第（４）式はＶｏＬ＝ Ｏとなり、直流的には、
しきい値電圧ＶＴ１１４ の影響を受はシ（＜いこと
がわかる。ここで、β４は出力トランジスタＱ＜ のコ
ンダクタンス係数であろう 従って、出力トランジスタＱ、のしきい（直電圧を出力
トランジスタＱ４のしきい値１圧同様忙上げることはよ
くないが、出力トランジスタＱ４のしきい値電圧だげン
上げることは、他の特性忙大きく影響することはない。
き、出力トランジスタＱ４は三極管領域で動作するので
、出力電圧をＶＯＬ、出力屯流乞ＩＯＬ、とすると、 ｖｅＬ、２ ■ＯＬ ＝４〆ブ一 （（Ｖｃｃ ＶＴＨ４ンｖＯ
Ｌ−−ｐ ｌ −−−−−−（３１となり、
第（３）式を整理すると、 となり、出力電流を流さない、つまり■。、二〇のとぎ
には、第（４）式はＶｏＬ＝ Ｏとなり、直流的には、
しきい値電圧ＶＴ１１４ の影響を受はシ（＜いこと
がわかる。ここで、β４は出力トランジスタＱ＜ のコ
ンダクタンス係数であろう 従って、出力トランジスタＱ、のしきい（直電圧を出力
トランジスタＱ４のしきい値１圧同様忙上げることはよ
くないが、出力トランジスタＱ４のしきい値電圧だげン
上げることは、他の特性忙大きく影響することはない。
実際、この発明の出力回路装置における出力トランジス
タＱ、、Ｑ４のしきい値を変化させたときの出力電圧の
特性は実験によると、第３図に示すようＫなり、前記説
明を漕足する。
タＱ、、Ｑ４のしきい値を変化させたときの出力電圧の
特性は実験によると、第３図に示すようＫなり、前記説
明を漕足する。
第３図において、横軸は出力トランジスタＱ３１９４の
しきい値で、縦軸は出力トランジスタＱ３がＯＮ Ｌ
ｒｃ場合の出力電圧Ｖ、■と、出力トランジスタＱ４が
ＯＮ Ｌ ｒｓ場合の出力電圧ｖｏＬの容置を示してい
る。
しきい値で、縦軸は出力トランジスタＱ３がＯＮ Ｌ
ｒｃ場合の出力電圧Ｖ、■と、出力トランジスタＱ４が
ＯＮ Ｌ ｒｓ場合の出力電圧ｖｏＬの容置を示してい
る。
なお、上記実施例においては説明の都合上、Ｎチャネル
の絶縁ゲート電界効果トランジスタを用いて説明しにか
、Ｐチャネルの絶縁ゲート電界効果トランジスタを用い
に場合も効果が損わｎることはない。
の絶縁ゲート電界効果トランジスタを用いて説明しにか
、Ｐチャネルの絶縁ゲート電界効果トランジスタを用い
に場合も効果が損わｎることはない。
この発明は以上説明したとおり、出力端子と電源間ＶＣ
接８！さｉ ｙ、、エンハンスメント型絶縁ゲート電界
効果トランジスタからなる８１の出力トランジスタと、
出力端子と接地間に接続さｎ Ｔｙエン・・ンスメン）
ｆｆｌ絶縁ゲート電界効果トランジスタからなる第２の
出力トランジスタにより構成さｎる出力回路装置におい
て、前記第２の出力トランジスタのしきい値電圧の絶対
値を、前記第１の出力トランジスタのしきいｉｔ圧の絶
対値より大きくしｆ、（ｒＪで、前記２つの出力トラン
ジスタの導通のタイミングをずらして、電源および接地
ノイズを分散させ、また、出力回路の貫通電流をなく丁
ことかできると共Ｋ、誤動作を防止することができる効
果がある。まｒ、：、Ｉ１）力信号の立上がりがスムー
ズになつ工高連化がはか１石などの効果もある。
接８！さｉ ｙ、、エンハンスメント型絶縁ゲート電界
効果トランジスタからなる８１の出力トランジスタと、
出力端子と接地間に接続さｎ Ｔｙエン・・ンスメン）
ｆｆｌ絶縁ゲート電界効果トランジスタからなる第２の
出力トランジスタにより構成さｎる出力回路装置におい
て、前記第２の出力トランジスタのしきい値電圧の絶対
値を、前記第１の出力トランジスタのしきいｉｔ圧の絶
対値より大きくしｆ、（ｒＪで、前記２つの出力トラン
ジスタの導通のタイミングをずらして、電源および接地
ノイズを分散させ、また、出力回路の貫通電流をなく丁
ことかできると共Ｋ、誤動作を防止することができる効
果がある。まｒ、：、Ｉ１）力信号の立上がりがスムー
ズになつ工高連化がはか１石などの効果もある。
第１図はこの発明の出力回路装置の回路図、第２図は第
１図の出力回路装置の出力切換信号としきい値電圧の関
係を示す波形図、第３図はしきい値電圧と出力電圧の関
係を示す因、第４因は従来の出力回路ｆｉ−置の回路図
、第５図は従来の出力切換信号としきいｌ！［！圧の関
係馨示す波形図である。 図中、Ｑ、は第１の出力トランジスタ、Ｑ、は第２の出
力トランジスタ、ＶｉＨ３，■ＴＲ，はしきい値電圧、
Ｄ、Ｄは出力切換信号、ＶＣＣは電源電圧、ＯＵＴは出
力端子、ＧＮＤは接地端子である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大君 増進 （外２名） 第１図 ＶＣＣ 第２図 ご和ｆ）しきいイ直電圧
１図の出力回路装置の出力切換信号としきい値電圧の関
係を示す波形図、第３図はしきい値電圧と出力電圧の関
係を示す因、第４因は従来の出力回路ｆｉ−置の回路図
、第５図は従来の出力切換信号としきいｌ！［！圧の関
係馨示す波形図である。 図中、Ｑ、は第１の出力トランジスタ、Ｑ、は第２の出
力トランジスタ、ＶｉＨ３，■ＴＲ，はしきい値電圧、
Ｄ、Ｄは出力切換信号、ＶＣＣは電源電圧、ＯＵＴは出
力端子、ＧＮＤは接地端子である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大君 増進 （外２名） 第１図 ＶＣＣ 第２図 ご和ｆ）しきいイ直電圧
Claims (2)
- （１）出力端子と電源間に接続されたエンハンスメント
型絶縁ゲート電界効果トランジスタからなる第１の出力
トランジスタと、出力端子と接地間に接続されたエンハ
ンスメント型絶縁ゲート電界効果トランジスタからなる
第２の出力トランジスタとから構成される出力回路装置
において、前記第２の出力トランジスタのしきい値電圧
の絶対値を、前記第１の出力トランジスタのしきい値電
圧の絶対値より大きくしたことを特徴とする出力回路装
置。 - （２）第１の出力トランジスタと第２の出力トランジス
タとの各々のしきい値電圧を決定するイオン圧入量が、
各々異なつたものであることを特徴とする特許請求の範
囲第（１）項記載の出力回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220904A JPS6199413A (ja) | 1984-10-19 | 1984-10-19 | 出力回路装置 |
| DE19853537055 DE3537055A1 (de) | 1984-10-19 | 1985-10-17 | Ausgangsschaltungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220904A JPS6199413A (ja) | 1984-10-19 | 1984-10-19 | 出力回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199413A true JPS6199413A (ja) | 1986-05-17 |
Family
ID=16758351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220904A Pending JPS6199413A (ja) | 1984-10-19 | 1984-10-19 | 出力回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6199413A (ja) |
| DE (1) | DE3537055A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279460A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02292859A (ja) * | 1989-03-24 | 1990-12-04 | Delco Electron Corp | Ｃｍｏｓ回路に対するｎｍｏｓドライバー回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573139A (en) * | 1978-11-25 | 1980-06-02 | Mitsubishi Electric Corp | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092548A (en) * | 1977-03-15 | 1978-05-30 | International Business Machines Corporation | Substrate bias modulation to improve mosfet circuit performance |
| GB2000407B (en) * | 1977-06-27 | 1982-01-27 | Hughes Aircraft Co | Volatile/non-volatile logic latch circuit |
| JPS56111180A (en) * | 1980-02-06 | 1981-09-02 | Toshiba Corp | Semiconductor device |
| EP0082208B1 (de) * | 1981-12-17 | 1985-11-21 | Deutsche ITT Industries GmbH | Integrierter CMOS-Schaltkreis |
-
1984
- 1984-10-19 JP JP59220904A patent/JPS6199413A/ja active Pending
-
1985
- 1985-10-17 DE DE19853537055 patent/DE3537055A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573139A (en) * | 1978-11-25 | 1980-06-02 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279460A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02292859A (ja) * | 1989-03-24 | 1990-12-04 | Delco Electron Corp | Ｃｍｏｓ回路に対するｎｍｏｓドライバー回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3537055C2 (ja) | 1992-04-30 |
| DE3537055A1 (de) | 1986-04-30 |
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