JPS60229129A - 停電補償回路 - Google Patents
停電補償回路Info
- Publication number
- JPS60229129A JPS60229129A JP59086684A JP8668484A JPS60229129A JP S60229129 A JPS60229129 A JP S60229129A JP 59086684 A JP59086684 A JP 59086684A JP 8668484 A JP8668484 A JP 8668484A JP S60229129 A JPS60229129 A JP S60229129A
- Authority
- JP
- Japan
- Prior art keywords
- power failure
- circuit
- diode
- power
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は停電補償回路に関するものであり、特に停電
補償を必要とするメモリ回路を備えたマイクロコンピュ
ータ等の電子回路の停電補償回路に関するものである。
補償を必要とするメモリ回路を備えたマイクロコンピュ
ータ等の電子回路の停電補償回路に関するものである。
従来、マイクロコンピュータ等の電子回路のメモリ回路
には、停電時にメモリの消失を防止するために、第１図
に示すように蓄電池による停電補償を行うことが多くな
されていた。
には、停電時にメモリの消失を防止するために、第１図
に示すように蓄電池による停電補償を行うことが多くな
されていた。
第１図は従来の停電補償回路を示す電気結線図である。
第１図において、メモリ回路（１）は停電補償を必要と
する電子回路のうちのメモリ回路である。直流電源ライ
ン（２）は電子回路に例えば５ｖの直流電圧を供給する
ものである。グランドライン（３）は電子回路の動作基
準電位である直流電源のグランドラインである。第１の
ダイオード（４）はメモリ回路（１）の電源端子（１ａ
）にカソード側が直流電源ライン（２）にアノード側が
接続されたものである。
する電子回路のうちのメモリ回路である。直流電源ライ
ン（２）は電子回路に例えば５ｖの直流電圧を供給する
ものである。グランドライン（３）は電子回路の動作基
準電位である直流電源のグランドラインである。第１の
ダイオード（４）はメモリ回路（１）の電源端子（１ａ
）にカソード側が直流電源ライン（２）にアノード側が
接続されたものである。
第２のダイオード（５）はメモリ回路（１）の電源端子
αａ）にカソード側が接続されたものである。蓄電池（
６）はその正極側が第２のダイオード（５）のアノード
に、その負極側がグランドライン（３）に接続されたも
のである。
αａ）にカソード側が接続されたものである。蓄電池（
６）はその正極側が第２のダイオード（５）のアノード
に、その負極側がグランドライン（３）に接続されたも
のである。
次に動作について説明する。通常、直流電源ライン１２
）が健全であるときは、この電圧が蓄電池（６）の出力
電圧より高いために、直流電源ライン（２）から電流が
第１のダイオード（４）を経由してメモリ回路（１）に
供給される。このとき、第２のダイオード（５）は蓄電
池（６）へ電流が逆流しないように阻止する作用をする
。次に、直流電源ライン（２）が停電等で電圧が低下し
、電流をメモリ回路（１）に供給できなくなったときは
、蓄電池（６）の出力電圧が直流電源ライン（２）の電
圧より高いために、蓄電池（６）から電流が第２のダイ
オード（６）を経由してメモリ回路（１）に供給される
。この〆き、第１のダイオード（４）は直流電源ライン
（２）へ電流が逆流しないように阻止する作用をする。
）が健全であるときは、この電圧が蓄電池（６）の出力
電圧より高いために、直流電源ライン（２）から電流が
第１のダイオード（４）を経由してメモリ回路（１）に
供給される。このとき、第２のダイオード（５）は蓄電
池（６）へ電流が逆流しないように阻止する作用をする
。次に、直流電源ライン（２）が停電等で電圧が低下し
、電流をメモリ回路（１）に供給できなくなったときは
、蓄電池（６）の出力電圧が直流電源ライン（２）の電
圧より高いために、蓄電池（６）から電流が第２のダイ
オード（６）を経由してメモリ回路（１）に供給される
。この〆き、第１のダイオード（４）は直流電源ライン
（２）へ電流が逆流しないように阻止する作用をする。
従来の停電補償回路は以上のように構成され、簡単な回
路構成ではあるが、直流電源ライン（２）の直流電源が
健全であるとき、メモリ回路（１）に第１のダイオード
（４）を経由して電流を供給するため、第１のダイオー
ド（４）における順方向の電圧降下がある。例えば直流
電源ライン（２）の直流電圧が５ｖのとき、第１のダイ
オード（４）における電圧降下が０．７ｖであるとすれ
ば、メモリ回路（１）の電源電圧は４．３ｖとなり、動
作電圧としては低過ぎる欠点があった。またメモリ回路
（１）が駆動されると、メモリ回路（１）の消費電流が
変化し、それに伴って第１のダイオード（４）における
電圧降下も変動するため、メモリ回路（１）に供給され
る電圧も変動する欠点があった。
路構成ではあるが、直流電源ライン（２）の直流電源が
健全であるとき、メモリ回路（１）に第１のダイオード
（４）を経由して電流を供給するため、第１のダイオー
ド（４）における順方向の電圧降下がある。例えば直流
電源ライン（２）の直流電圧が５ｖのとき、第１のダイ
オード（４）における電圧降下が０．７ｖであるとすれ
ば、メモリ回路（１）の電源電圧は４．３ｖとなり、動
作電圧としては低過ぎる欠点があった。またメモリ回路
（１）が駆動されると、メモリ回路（１）の消費電流が
変化し、それに伴って第１のダイオード（４）における
電圧降下も変動するため、メモリ回路（１）に供給され
る電圧も変動する欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたものであり、直流電源ライン（２）からの
メモリ回路（１）への電流供給を、トランジスタのオン
状態によるエミッタ・コレクタ間電流によって行うこと
により、通電時の電圧降下が少なく、かつ電流変化に伴
う電圧降下の変化が少ない停電補償回路を提供すること
を目的としている。
めになされたものであり、直流電源ライン（２）からの
メモリ回路（１）への電流供給を、トランジスタのオン
状態によるエミッタ・コレクタ間電流によって行うこと
により、通電時の電圧降下が少なく、かつ電流変化に伴
う電圧降下の変化が少ない停電補償回路を提供すること
を目的としている。
以下この発明の一実施例を図について説明する。
第２図はこの発明に係る停電補償回路の一実施例を示す
電気結線図である。図中第１図と同一もしくは相当部分
には同一符号を付している。第２図において、停電検出
回路（７）は直流電源ライン（２）とグランドライン（
３）間に接続され、直流電源ライン（２）の電圧低下を
検出して出力端子（７ａ）に停電信号を出力するもので
あり、一般に電圧比較回路としてＩＣ化され市販されて
いるものが用いられ、その動作記圧範囲は広い。可変抵
抗器（８１は直流電源ライン（２）とグランドライン（
３）間に接続され、その摺動子（８ａ）は停電検出回路
（７）の入力端子（７ｂ）に接続されており、停電検出
回路（７）の停電検出レベルを調整するものであ葛。第
１のＰＮＰ型トランジスタ（９）はそのエミッタが直流
電源ライン（２）に接続され、そのベースが抵抗（１（
Ｉを介して停電検出回路（７）の出力端子（７ａ）に接
続され、そのコレクタが第１の抵抗（１１）を介してグ
ランドライン（３）に接続されている。ＮＰＮ型トラン
ジスタ＠はそのベースが第１のＰＮＰ型トランジスタ（
９）のコレクタに第２の抵抗１１３Ｉを介して接続され
、そのエミッタがグランドライン（３）に接続されてい
る。第２のＰＮＰ型トランジスタａΦは、そのエミッタ
が直流電源ライン（２）に接続され１そのベースが第３
の抵抗α９を介してＮＰＮ型トランジスタ１１りのコレ
クタに接続され、そのコレクタがメモリ回路（１）の電
源端子（１ａ）に接続されている。メモリ回路（１）は
例えばスタティック、ＲＡＭメモリであり、消費電融の
小さな停電補償に適したＣＭＯ５ＲＡＭ を想定してお
り、そのアドレス用端子ｍ （ｌｂ）にマイクロコンピ
ュータのアドレスバスＡｏ−Ａ＋ ｏが接続され、その
データバス用端子群（ＩＣ）にはデータバスＤＯ−Ｄ７
が接続され、そのアウトプットイネーブル端子（１）に
はメモリリード信号が入力され、そのリードライト端子
（１ｅ）にはメモリライト信号が入力され、その干ツブ
セレクト端子（１０はアドレスバスＡ＋ ＋−Ａ１ｓを
デコードし出力はオープンコレクタであるデコーダ叩の
出力端子（１６ａ）に接続され、そのグランド端子（１
ｈ）はグランドライン（３）に接続されている。デコー
ダ＋１６１のインヒビット端子（１６ｂ）はＨレベルの
インヒビブト信号入力時に出力端子（１６ａ）の出力を
禁止し、Ｌレベルの時出力するもので、マイクロコンピ
ュータ（図示せず）のリセット信号をこの回路に合うよ
うに接続したり、メモリ回路（１）の選択を禁止する条
件をつくる回路から信号をつくり出して接続することが
できる。第４の抵抗面は出力端子（１６ａ）と電源端子
αａ）間に接続されたものである。
電気結線図である。図中第１図と同一もしくは相当部分
には同一符号を付している。第２図において、停電検出
回路（７）は直流電源ライン（２）とグランドライン（
３）間に接続され、直流電源ライン（２）の電圧低下を
検出して出力端子（７ａ）に停電信号を出力するもので
あり、一般に電圧比較回路としてＩＣ化され市販されて
いるものが用いられ、その動作記圧範囲は広い。可変抵
抗器（８１は直流電源ライン（２）とグランドライン（
３）間に接続され、その摺動子（８ａ）は停電検出回路
（７）の入力端子（７ｂ）に接続されており、停電検出
回路（７）の停電検出レベルを調整するものであ葛。第
１のＰＮＰ型トランジスタ（９）はそのエミッタが直流
電源ライン（２）に接続され、そのベースが抵抗（１（
Ｉを介して停電検出回路（７）の出力端子（７ａ）に接
続され、そのコレクタが第１の抵抗（１１）を介してグ
ランドライン（３）に接続されている。ＮＰＮ型トラン
ジスタ＠はそのベースが第１のＰＮＰ型トランジスタ（
９）のコレクタに第２の抵抗１１３Ｉを介して接続され
、そのエミッタがグランドライン（３）に接続されてい
る。第２のＰＮＰ型トランジスタａΦは、そのエミッタ
が直流電源ライン（２）に接続され１そのベースが第３
の抵抗α９を介してＮＰＮ型トランジスタ１１りのコレ
クタに接続され、そのコレクタがメモリ回路（１）の電
源端子（１ａ）に接続されている。メモリ回路（１）は
例えばスタティック、ＲＡＭメモリであり、消費電融の
小さな停電補償に適したＣＭＯ５ＲＡＭ を想定してお
り、そのアドレス用端子ｍ （ｌｂ）にマイクロコンピ
ュータのアドレスバスＡｏ−Ａ＋ ｏが接続され、その
データバス用端子群（ＩＣ）にはデータバスＤＯ−Ｄ７
が接続され、そのアウトプットイネーブル端子（１）に
はメモリリード信号が入力され、そのリードライト端子
（１ｅ）にはメモリライト信号が入力され、その干ツブ
セレクト端子（１０はアドレスバスＡ＋ ＋−Ａ１ｓを
デコードし出力はオープンコレクタであるデコーダ叩の
出力端子（１６ａ）に接続され、そのグランド端子（１
ｈ）はグランドライン（３）に接続されている。デコー
ダ＋１６１のインヒビット端子（１６ｂ）はＨレベルの
インヒビブト信号入力時に出力端子（１６ａ）の出力を
禁止し、Ｌレベルの時出力するもので、マイクロコンピ
ュータ（図示せず）のリセット信号をこの回路に合うよ
うに接続したり、メモリ回路（１）の選択を禁止する条
件をつくる回路から信号をつくり出して接続することが
できる。第４の抵抗面は出力端子（１６ａ）と電源端子
αａ）間に接続されたものである。
次に動作について説明する。停電検出回路（７）は、直
流電源ライン（２）の電圧が可変抵抗器（８）で設定し
た停電検出レベルより低い時は、停電状態として出力端
子（７ａ）に第３図に示すＨレベルの停電信号を出力し
、上記停電検出レベルより高い時は、通電状態として出
力端子（７ａ）に第３図に示すＬレベルの通電信号を出
力する。このため通電状態においては、第１のＰＮＰ型
トランジスタ（９）にベース電流が流れるために、第１
のＰＮＰ型トランジスタ（９）は導通状態になる。従っ
てコレクタ電流が第１の抵抗Ｕυを流れ、ここに電圧降
下を生じる。ここでコレクタ電流は抵抗（１３１に分流
し、ＮＰＮ型トランジスタ１１３のベース電流れ込んで
ＮＰＮ型トランジスタ（１２を導通状態にする。従って
、ＮＰＮＰＮＰトランジスタは第２のＰＮＰＮＰＮトラ
ンジスタ１１３−ス電流を第３の抵抗面を介して引き込
み、第２のＰＮＰ型トランジスタｕ４１は導通状態にな
って、直流電源ライン（２）からエミッタ・コレクタ方
向へ電流を流す。この電流はメモリ回路（１）の電源端
子（１ａ）に供給されメモリ回路（１）を動作させる。
流電源ライン（２）の電圧が可変抵抗器（８）で設定し
た停電検出レベルより低い時は、停電状態として出力端
子（７ａ）に第３図に示すＨレベルの停電信号を出力し
、上記停電検出レベルより高い時は、通電状態として出
力端子（７ａ）に第３図に示すＬレベルの通電信号を出
力する。このため通電状態においては、第１のＰＮＰ型
トランジスタ（９）にベース電流が流れるために、第１
のＰＮＰ型トランジスタ（９）は導通状態になる。従っ
てコレクタ電流が第１の抵抗Ｕυを流れ、ここに電圧降
下を生じる。ここでコレクタ電流は抵抗（１３１に分流
し、ＮＰＮ型トランジスタ１１３のベース電流れ込んで
ＮＰＮ型トランジスタ（１２を導通状態にする。従って
、ＮＰＮＰＮＰトランジスタは第２のＰＮＰＮＰＮトラ
ンジスタ１１３−ス電流を第３の抵抗面を介して引き込
み、第２のＰＮＰ型トランジスタｕ４１は導通状態にな
って、直流電源ライン（２）からエミッタ・コレクタ方
向へ電流を流す。この電流はメモリ回路（１）の電源端
子（１ａ）に供給されメモリ回路（１）を動作させる。
通電時には以上説明したように、第２のＰＮＰＮＰＮト
ランジスタが導通状態であり、第２のＰＮＰ型トランジ
スタ（１滲のコレクタ側の電圧が、ダイオード（５）の
カソード側電圧より高くなるように設定することにより
、メモリ回路（１）へは第２のＰＮＰ型トランジスタ０
滲を介して直流電源ライン（２）から電流が供給される
。
ランジスタが導通状態であり、第２のＰＮＰ型トランジ
スタ（１滲のコレクタ側の電圧が、ダイオード（５）の
カソード側電圧より高くなるように設定することにより
、メモリ回路（１）へは第２のＰＮＰ型トランジスタ０
滲を介して直流電源ライン（２）から電流が供給される
。
次に停電時は、第１のＰＮＰ型トランジスタ（９）が不
導通状態となるため、全てのトランジスタ（１２，α勾
が不導通状態となり、直流電源ライン（２）からメモリ
回路（１）へは電流が供給されなくなる。しかしその時
は、図示しない回路によりデコーダａｅに禁止がかかり
、デコーダαｅの出力は全てオフ状態となる。なお、直
流電源ライン（２）の電圧が低下しても、第４の抵抗α
ηによってチップセレクト端子（１０がプルアップされ
るため、メモリ回路（１）が非セレクト状態となり記憶
内容を保持したまま待繊状態となる。そして蓄電池（６
）の正極側からダイオード（５）を介してメモリ回路（
１）の電源端子（１ａ）に電流を供給し、記憶内容を保
持する。
導通状態となるため、全てのトランジスタ（１２，α勾
が不導通状態となり、直流電源ライン（２）からメモリ
回路（１）へは電流が供給されなくなる。しかしその時
は、図示しない回路によりデコーダａｅに禁止がかかり
、デコーダαｅの出力は全てオフ状態となる。なお、直
流電源ライン（２）の電圧が低下しても、第４の抵抗α
ηによってチップセレクト端子（１０がプルアップされ
るため、メモリ回路（１）が非セレクト状態となり記憶
内容を保持したまま待繊状態となる。そして蓄電池（６
）の正極側からダイオード（５）を介してメモリ回路（
１）の電源端子（１ａ）に電流を供給し、記憶内容を保
持する。
第２のＰＮＰ型トランジスタ圓の導通状態のエミッタ・
コレクタ間の電圧降下は、第１図に示すダイオード（４
）の順方向電圧に比較して小さく、しかも電流変化に伴
う電圧変化も少ないため、従来の如き欠点を除去し、し
かもメモリ回路（１）のチップセレクト端子（１０を直
流電源ライン（２）の電圧が低下しても、第４の抵抗Ｕ
ηによってプルアップして非セレクト状態にすることが
でき、メモリ回路（１）のメモリ内容を保護することが
できる。
コレクタ間の電圧降下は、第１図に示すダイオード（４
）の順方向電圧に比較して小さく、しかも電流変化に伴
う電圧変化も少ないため、従来の如き欠点を除去し、し
かもメモリ回路（１）のチップセレクト端子（１０を直
流電源ライン（２）の電圧が低下しても、第４の抵抗Ｕ
ηによってプルアップして非セレクト状態にすることが
でき、メモリ回路（１）のメモリ内容を保護することが
できる。
なお、ダイオード（５）として順方向の電圧降下の少な
いショットキーダイオードを使用すると、その効果を一
層増大することができる。また上記実施例では、メモリ
回路（１）として１個のＣＭＯ８ＲＡＭを用いた場合に
ついて説明したが、複数個のＣＭＯＳＲＡＭのそれぞれ
のチップセレクト端ｊ子（１０を、デコーダ叫の出力端
子（１６ａ）に接続すれば、メモリ回路（１）として複
数個のＣＭＯ８ＲＡＭ を用いることができる。
いショットキーダイオードを使用すると、その効果を一
層増大することができる。また上記実施例では、メモリ
回路（１）として１個のＣＭＯ８ＲＡＭを用いた場合に
ついて説明したが、複数個のＣＭＯＳＲＡＭのそれぞれ
のチップセレクト端ｊ子（１０を、デコーダ叫の出力端
子（１６ａ）に接続すれば、メモリ回路（１）として複
数個のＣＭＯ８ＲＡＭ を用いることができる。
この発明は以上のように構成され、通電時はトランジス
タの導通状態によるエミッタ・コレクタ間電流によりメ
モリ回路に電流を供給し、停電時は蓄電池から電流を供
給しているため、通電時の電圧降下が少なくしかも電流
変化に伴う電圧降下の変化をも少なくでき、さらにメモ
リ回路を非セレクト状態にしメモリ内容を保護できる等
の諸効果を有する。
タの導通状態によるエミッタ・コレクタ間電流によりメ
モリ回路に電流を供給し、停電時は蓄電池から電流を供
給しているため、通電時の電圧降下が少なくしかも電流
変化に伴う電圧降下の変化をも少なくでき、さらにメモ
リ回路を非セレクト状態にしメモリ内容を保護できる等
の諸効果を有する。
第１図は従来の停電補償回路を示す電気結線図、第２図
はこの発明に係る停電補償回路の一実施例を示す電気結
線図、第３図はこの発明の動作説明図である。 図において、（１）はメモリ回路、（ｌａ）は電源端子
、（１０はチップセレクト端子、（２）は直流電源ライ
ン、（３）はグランドライン、（５）はダイオード、（
６）は蓄電池、（７）は停電検出回路、（７ａ）は出力
端子、（７ｂ）は入力端子、（８）は可変抵抗、（８ａ
）は摺動子、（９）は第１のＰＮＰ型トランジスタ、ａ
旧よ抵抗、ａ旧よ第１の抵抗、１１３はＮＰＮ型トラン
ジスタ、１１３）は第２の抵抗、Ｑ４１は第２のＰＮＰ
型トランジスタ、叫は第３の抵抗、叫はデコーダ、（１
６ａ）は出力端子、（１６ｂ）はインヒビット端子、Ｕ
ηは第４の抵抗である。なお各図中同一符号は同一もし
くは相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１ｅａ
はこの発明に係る停電補償回路の一実施例を示す電気結
線図、第３図はこの発明の動作説明図である。 図において、（１）はメモリ回路、（ｌａ）は電源端子
、（１０はチップセレクト端子、（２）は直流電源ライ
ン、（３）はグランドライン、（５）はダイオード、（
６）は蓄電池、（７）は停電検出回路、（７ａ）は出力
端子、（７ｂ）は入力端子、（８）は可変抵抗、（８ａ
）は摺動子、（９）は第１のＰＮＰ型トランジスタ、ａ
旧よ抵抗、ａ旧よ第１の抵抗、１１３はＮＰＮ型トラン
ジスタ、１１３）は第２の抵抗、Ｑ４１は第２のＰＮＰ
型トランジスタ、叫は第３の抵抗、叫はデコーダ、（１
６ａ）は出力端子、（１６ｂ）はインヒビット端子、Ｕ
ηは第４の抵抗である。なお各図中同一符号は同一もし
くは相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１ｅａ
Claims (2)
- （１）電子回路の直流電源ラインの電圧低下を検出し所
定の電圧値を下まわると停電検出信号を出力する停電検
出回路、エミッタが前記直流電源ラインに接続されベー
スに前記停電検出信号が入力され前記停電検出信号入力
時に不導通状態になる第１のＰＮＰ型トランジスタ、前
記第１のＰＮＰ型トランジスタのコレクタとグランドラ
イン間に接続された第１の抵抗、前記第１のＰＮＰ型ト
ランジスタのコレクタに第２の抵抗を介してベースが接
続されエミッタがグランドラインに接続されたＮＰＮ型
トランジスタ、エミッタが前記直流電源ラインに接続さ
れベースが第３の抵抗を介して前記ＮＰＮ型トランジス
タのコレクタに接続された第２のＰＮＰ型トランジスタ
、電源端子が前記第２のＰＮＰ型トランジスタのコレク
タに接続されたメモリ回路、前記メモリ回路の電源端子
にカソード側が接続されたダイオード、及び前記ダイオ
ードのアノードに正極側がグランドラインに負極側が接
続された蓄電池を備え、通電時は前記第２のＰＮＰ型ト
ランジスタを介して直流電源ラインから前記メモリ回路
に電流を供給し、停電時は前記蓄電池から前記ダイオー
ドを介して前記メモリ回路に電流を供給するようにした
ことを特徴とする停電補償回路。 - （２）ダイオードは、ショットキーダイオードであるこ
とを特徴とする特許請求の範囲第（１）項記載の停電補
償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086684A JPS60229129A (ja) | 1984-04-26 | 1984-04-26 | 停電補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086684A JPS60229129A (ja) | 1984-04-26 | 1984-04-26 | 停電補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229129A true JPS60229129A (ja) | 1985-11-14 |
Family
ID=13893828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086684A Pending JPS60229129A (ja) | 1984-04-26 | 1984-04-26 | 停電補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229129A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116734A (ja) * | 1987-10-30 | 1989-05-09 | Nec Corp | 割込制御装置 |
| JPH02130018U (ja) * | 1988-09-20 | 1990-10-26 |
-
1984
- 1984-04-26 JP JP59086684A patent/JPS60229129A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116734A (ja) * | 1987-10-30 | 1989-05-09 | Nec Corp | 割込制御装置 |
| JPH02130018U (ja) * | 1988-09-20 | 1990-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04212785A (ja) | 集積回路装置 | |
| JP2010536115A (ja) | 高電圧メモリ擾乱を防止する方法及び回路 | |
| US4631707A (en) | Memory circuit with power supply voltage detection means | |
| JPH07261883A (ja) | 電源制御用半導体集積回路装置 | |
| JPH0612876A (ja) | 電源切換え回路 | |
| JPS60229129A (ja) | 停電補償回路 | |
| EP0130760A2 (en) | Non-volatile data stores | |
| US5586077A (en) | Circuit device and corresponding method for resetting non-volatile and electrically programmable memory devices | |
| JP2548183B2 (ja) | メモリ−カ−ド | |
| JPS613221A (ja) | メモリ回路の停電補償回路 | |
| US4954993A (en) | Semiconductor integrated circuit having a plurality of circuit blocks respectively supplied with power from different power sources | |
| JPS60229128A (ja) | 停電補償回路 | |
| JPS6059590A (ja) | Ｃ−ｍｏｓスタテツクメモリ素子 | |
| JPH02139649A (ja) | Ｓｒａｍメモリカード用バックアップ回路 | |
| JPS5938676B2 (ja) | メモリのバツテリ−バツクアツプ回路 | |
| KR950008457B1 (ko) | 트랜지스터를 이용한 sram 백-업 회로 | |
| JP2000155619A (ja) | 定電圧電源装置 | |
| JPH01244560A (ja) | メモリデータ保持保証回路 | |
| JPS5864700A (ja) | 記憶保護回路 | |
| JPH0491466A (ja) | 半導体記憶装置 | |
| JP2655766B2 (ja) | 情報カード | |
| JPS5924323A (ja) | メモリ−バツクアツプ回路 | |
| JPS6129485A (ja) | 記憶回路 | |
| JPH04289582A (ja) | 半導体記憶装置 | |
| JPH04162293A (ja) | 半導体メモリ |