JPS6129485A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPS6129485A JPS6129485A JP14989384A JP14989384A JPS6129485A JP S6129485 A JPS6129485 A JP S6129485A JP 14989384 A JP14989384 A JP 14989384A JP 14989384 A JP14989384 A JP 14989384A JP S6129485 A JPS6129485 A JP S6129485A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- state
- signal
- battery
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＩＣメモリを使用した記憶装置に関し特に電源
遮断時にも電池によシ記憶情報を保持しうる記憶回路に
関する。
遮断時にも電池によシ記憶情報を保持しうる記憶回路に
関する。
（従来技術）
従来、情報処理装置に使用される記憶素子としては半導
体メモリＩＣが一般に使用されているが、半導体メモリ
は揮発性メモリである為、電源が遮断されるとメモリ内
部に記憶されていた情報も消滅してしまう。この為電源
遮断時にもメモリＩＣ内の情報の保持を必要とする情報
処理装置においては、通常に使用する電源とは別個に、
電池等の電源を設は電源遮断時には直ちに電池等の電源
をメモリＩＣに接続しメモリＩＣ内部の情報が消滅する
事を防ぐ方法が用いられている。
体メモリＩＣが一般に使用されているが、半導体メモリ
は揮発性メモリである為、電源が遮断されるとメモリ内
部に記憶されていた情報も消滅してしまう。この為電源
遮断時にもメモリＩＣ内の情報の保持を必要とする情報
処理装置においては、通常に使用する電源とは別個に、
電池等の電源を設は電源遮断時には直ちに電池等の電源
をメモリＩＣに接続しメモリＩＣ内部の情報が消滅する
事を防ぐ方法が用いられている。
この−例を第２図を用いて説明する。第２図において、
メモリカード１は、プリント配線板にメモリ■Ｃ３およ
びメモリＩＣ駆動回路４等を実装したもので記憶装置の
物理的な単位である。制御回路２はメモリカード１を制
御するための回路であシ、プリント配線板に駆動回路６
等が実装されたものである。通常制御回路２と１枚おる
いは複数枚のメモリカード１は信号線１１によって接続
され、メモリカード１を動作させる為に必要な各種の入
出力信号が制御回路２からメモリカード１に印加される
。通常、信号線１１はアドレス信号データー信号等多数
本の信号であるが、第２図においては省略して１本のみ
示しである。
メモリカード１は、プリント配線板にメモリ■Ｃ３およ
びメモリＩＣ駆動回路４等を実装したもので記憶装置の
物理的な単位である。制御回路２はメモリカード１を制
御するための回路であシ、プリント配線板に駆動回路６
等が実装されたものである。通常制御回路２と１枚おる
いは複数枚のメモリカード１は信号線１１によって接続
され、メモリカード１を動作させる為に必要な各種の入
出力信号が制御回路２からメモリカード１に印加される
。通常、信号線１１はアドレス信号データー信号等多数
本の信号であるが、第２図においては省略して１本のみ
示しである。
メモリカードの電源供給線１０は、通常の電源切換スイ
ッチ７が接点７−１側に接続されておシ、制御回路２と
共に電源供給線８から電源が供給される。電源遮断によ
って電源供給線８からの電源が供給されなくなった場合
には、スイッチ７を接点７−２側に接続する事によシミ
池９がメモリホード１に接続される。スイッチ７は半導
体によって構成され、切換は瞬時に行なわれる為、電源
供 ゛給線１０．が瞬断する事は無い。また信号＋！ｆ
ｉ！１２は電源遮断を示す信号であシ、この信号線１２
によってメモ＋７ Ｉ Ｃ３は低消費電力によ多情報の
保持のみを行なり状態、いわゆるスタンバイ状態又はバ
ッナリバックアップ状態に入る。
ッチ７が接点７−１側に接続されておシ、制御回路２と
共に電源供給線８から電源が供給される。電源遮断によ
って電源供給線８からの電源が供給されなくなった場合
には、スイッチ７を接点７−２側に接続する事によシミ
池９がメモリホード１に接続される。スイッチ７は半導
体によって構成され、切換は瞬時に行なわれる為、電源
供 ゛給線１０．が瞬断する事は無い。また信号＋！ｆ
ｉ！１２は電源遮断を示す信号であシ、この信号線１２
によってメモ＋７ Ｉ Ｃ３は低消費電力によ多情報の
保持のみを行なり状態、いわゆるスタンバイ状態又はバ
ッナリバックアップ状態に入る。
ここで、電源８が遮断され、電源供給線１０が電池９に
接続された状態においては、駆動回路６に電源は供給さ
れない。従って信号線１１の状態は不定であシメモリＩ
Ｃ３に印加される信号、すなわちＩＣ駆動回路４の出力
も不定であシメモリＩＣの情報の保持に悪影響を与える
事態が予想される。従って信号線１１の状態を一定に保
持しメモーリＩＣへの影響を排除する目的でプルアップ
抵抗５が用いられる。この場合、抵抗５の抵抗値は通常
の動作時に駆動回路６が信号線１１を駆動する事を妨げ
ない程度に決定される。
接続された状態においては、駆動回路６に電源は供給さ
れない。従って信号線１１の状態は不定であシメモリＩ
Ｃ３に印加される信号、すなわちＩＣ駆動回路４の出力
も不定であシメモリＩＣの情報の保持に悪影響を与える
事態が予想される。従って信号線１１の状態を一定に保
持しメモーリＩＣへの影響を排除する目的でプルアップ
抵抗５が用いられる。この場合、抵抗５の抵抗値は通常
の動作時に駆動回路６が信号線１１を駆動する事を妨げ
ない程度に決定される。
（発明の解決しようとする問題点）
しかしながら、駆動回路６の電源が遮断された状態にお
いては駆動回路６の内部回路の構成によっては電池９か
ら電流がスイッチ７、抵抗５．駆動回路６の出力、駆動
回路６の電源入力を介して遮断された電源へ流れ込む場
合があった。この場合、メモ１７Ｉ’ｃ３の情報保持に
不必要な電流が電池９から消費されるので、プルアップ
すべき信号線が多数の場合には電池９の消耗が激しく、
情報保持時間が著しく短かくなるという欠点があった。
いては駆動回路６の内部回路の構成によっては電池９か
ら電流がスイッチ７、抵抗５．駆動回路６の出力、駆動
回路６の電源入力を介して遮断された電源へ流れ込む場
合があった。この場合、メモ１７Ｉ’ｃ３の情報保持に
不必要な電流が電池９から消費されるので、プルアップ
すべき信号線が多数の場合には電池９の消耗が激しく、
情報保持時間が著しく短かくなるという欠点があった。
従って本発明の目的は電池９から電源供給線８へ電流が
流れる事を防ぎ、メモ＋７ Ｉ Ｃ３の入力信号の状態
を一定に保つことのできる記憶回路を提供することにあ
る〇 （問題点を解決するための手段） 本発明によれは、電源が遮断された場合でも電池等の電
源によ多情報の保持が可能な半導体記憶装置であって、
メモリＩＣの入力信号を駆動すべく接続されたスリース
テート出力のメモリＩＣ駆動回路と、１一端がメモリＩ
Ｃの入力信号に接続され、他端がメモ＋７ Ｉ 、Ｃと
メモリＩＣ駆動回路の電源入力とを接続する電源供給線
に接続されたプルアップ抵抗を有することを特徴とする
記憶回、路が得られる。
流れる事を防ぎ、メモ＋７ Ｉ Ｃ３の入力信号の状態
を一定に保つことのできる記憶回路を提供することにあ
る〇 （問題点を解決するための手段） 本発明によれは、電源が遮断された場合でも電池等の電
源によ多情報の保持が可能な半導体記憶装置であって、
メモリＩＣの入力信号を駆動すべく接続されたスリース
テート出力のメモリＩＣ駆動回路と、１一端がメモリＩ
Ｃの入力信号に接続され、他端がメモ＋７ Ｉ 、Ｃと
メモリＩＣ駆動回路の電源入力とを接続する電源供給線
に接続されたプルアップ抵抗を有することを特徴とする
記憶回、路が得られる。
（発明の実施例）
次に本発明の一実施例を示す図面を参照して本発明の詳
細な説明する０ 、 第１図において、駆動回路１３の出力を、ハイインピー
ダンス状態にするコントロール信号１５は、電源遮断を
示す信号［１２に接続されている。またプルアップ抵抗
１４が駆動回路１３の出力側に接続されており、入力側
にはプルアップ抵抗は設けられていない。その他の回路
、信号線等は第２図とで示した回路と同様であるので説
明は省略する。
細な説明する０ 、 第１図において、駆動回路１３の出力を、ハイインピー
ダンス状態にするコントロール信号１５は、電源遮断を
示す信号［１２に接続されている。またプルアップ抵抗
１４が駆動回路１３の出力側に接続されており、入力側
にはプルアップ抵抗は設けられていない。その他の回路
、信号線等は第２図とで示した回路と同様であるので説
明は省略する。
スイッチ７が接点７−１側に接続され、メモリカード１
が通常の動作を行なっている場合には、駆動回路１３の
出力はハイインピーダンス状態ではなくメモリＩＣの駆
動が可能である。また抵抗１４の抵抗値は駆動回路１３
による駆動を妨げない範囲で設定されている。
が通常の動作を行なっている場合には、駆動回路１３の
出力はハイインピーダンス状態ではなくメモリＩＣの駆
動が可能である。また抵抗１４の抵抗値は駆動回路１３
による駆動を妨げない範囲で設定されている。
ここで、電源が遮断さ些てスイッチ７が接点７−２側に
接続され、かつ信号＠１２に電源遮断を示す信号が入力
され、電池９による情報保持状態になっ、た場合、信号
＃１１の状態は不定となるが、駆動回路１３の出力はコ
ントロール信号１５が入力されている為ハイインピーダ
ンス状態であシ、信号線１１の状態とメモ！ｊＩｃ３の
入力の状態は無関係になる。従って、プルアップ抵抗１
４によってメモリＩ Ｃ３の入力信号はプルアップされ
一定とな多情報の保持に影響を与えなや。
接続され、かつ信号＠１２に電源遮断を示す信号が入力
され、電池９による情報保持状態になっ、た場合、信号
＃１１の状態は不定となるが、駆動回路１３の出力はコ
ントロール信号１５が入力されている為ハイインピーダ
ンス状態であシ、信号線１１の状態とメモ！ｊＩｃ３の
入力の状態は無関係になる。従って、プルアップ抵抗１
４によってメモリＩ Ｃ３の入力信号はプルアップされ
一定とな多情報の保持に影響を与えなや。
また、駆動回路１３の入力側にプルアップ抵抗が不要の
為、電池９よシミ流が不必要に消費される事もない〇 （発明の効果） 本発明は以上説明したように、プルアップ抵抗をスリー
ステート出力のメモリＩＣ駆動回路の出力側に接続する
ことによシミ池による情報保持時に電流が不必要に消費
されることを防ぐ効果がある。
為、電池９よシミ流が不必要に消費される事もない〇 （発明の効果） 本発明は以上説明したように、プルアップ抵抗をスリー
ステート出力のメモリＩＣ駆動回路の出力側に接続する
ことによシミ池による情報保持時に電流が不必要に消費
されることを防ぐ効果がある。
第１図は本発明の一実施例を示す回路図 第２図は従来
の記憶回路を示す回路図である。 １・・・・・・メモリカード、２・・・・・・制御回路
、３・・・・・・メモＩｊＩＣ，４・・・・・・メモリ
ＩＣ駆動回路、５，１４・・・・・プルアップ抵抗、６
・・・・・・駆動回路、７・・・・・スイッチ、８・・
・・・電源供給線、９・・・電池、１０・−・・・電源
供給線、１１．１２・・・・信号線、１３・−−スリー
ステート駆動回路、１５・・・コントロール信号線。 茶／図
の記憶回路を示す回路図である。 １・・・・・・メモリカード、２・・・・・・制御回路
、３・・・・・・メモＩｊＩＣ，４・・・・・・メモリ
ＩＣ駆動回路、５，１４・・・・・プルアップ抵抗、６
・・・・・・駆動回路、７・・・・・スイッチ、８・・
・・・電源供給線、９・・・電池、１０・−・・・電源
供給線、１１．１２・・・・信号線、１３・−−スリー
ステート駆動回路、１５・・・コントロール信号線。 茶／図
Claims (1)
- メモリＩＣの入力信号を駆動するスリーステート出力
のメモリＩＣ駆動回路と、一端が前記メモリＩＣの入力
信号に接続され他端が前記メモリＩＣおよび前記メモリ
ＩＣ駆動回路の電源供給線に接続されたプルアップ抵抗
とを具備することを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14989384A JPS6129485A (ja) | 1984-07-19 | 1984-07-19 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14989384A JPS6129485A (ja) | 1984-07-19 | 1984-07-19 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129485A true JPS6129485A (ja) | 1986-02-10 |
Family
ID=15484925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14989384A Pending JPS6129485A (ja) | 1984-07-19 | 1984-07-19 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129485A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243577A (en) * | 1989-12-11 | 1993-09-07 | Sharp Kabushiki Kaisha | Electronic apparatus |
| US7830584B2 (en) | 2006-12-28 | 2010-11-09 | Ricoh Company, Ltd. | Organic-inorganic composite material and method for producing the same, and functional electrode and functional device |
-
1984
- 1984-07-19 JP JP14989384A patent/JPS6129485A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243577A (en) * | 1989-12-11 | 1993-09-07 | Sharp Kabushiki Kaisha | Electronic apparatus |
| US7830584B2 (en) | 2006-12-28 | 2010-11-09 | Ricoh Company, Ltd. | Organic-inorganic composite material and method for producing the same, and functional electrode and functional device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5016223A (en) | Memory card circuit | |
| US5500611A (en) | Integrated circuit with input/output pad having pullup or pulldown | |
| JPH0157378B2 (ja) | ||
| EP0181943A1 (en) | Data-holding circuit in a memory | |
| JPS6129485A (ja) | 記憶回路 | |
| US5309396A (en) | Input buffer circuit, input/output buffer circuit and portable semiconductor memory device with back-up power | |
| JP2588911B2 (ja) | メモリカード回路 | |
| JPS5474643A (en) | Information processing system | |
| JPH04111011A (ja) | 半導体記憶装置用インタフェイス回路 | |
| JP3057710B2 (ja) | 半導体メモリ装置 | |
| JPS59142624A (ja) | バツテリセ−ビング方式 | |
| JPS62145598A (ja) | 記憶装置 | |
| JPS60229129A (ja) | 停電補償回路 | |
| JP2552316B2 (ja) | Ｃｍｏｓ半導体集積回路 | |
| JP3179715B2 (ja) | 電源連動システム | |
| JPH07104900A (ja) | 電子機器 | |
| JPS63170712A (ja) | 電圧供給制御方式 | |
| JPS6234359Y2 (ja) | ||
| JPH0690661B2 (ja) | 電子記憶処理装置 | |
| JPH04355811A (ja) | 入出力インタフェース制御回路 | |
| JPS61217906A (ja) | 磁気記憶装置の書込回路 | |
| JPH06138980A (ja) | 活線挿抜方式 | |
| JPS6160508B2 (ja) | ||
| JPS6023370B2 (ja) | 電源回路 | |
| JPH0525517U (ja) | 初期設定回路 |