JPH04111011A - 半導体記憶装置用インタフェイス回路 - Google Patents
半導体記憶装置用インタフェイス回路Info
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- JPH04111011A JPH04111011A JP2231123A JP23112390A JPH04111011A JP H04111011 A JPH04111011 A JP H04111011A JP 2231123 A JP2231123 A JP 2231123A JP 23112390 A JP23112390 A JP 23112390A JP H04111011 A JPH04111011 A JP H04111011A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 230000003111 delayed effect Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract 2
- 239000000872 buffer Substances 0.000 description 38
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリカード、メモリパック等の半導体記憶装
置のインタフェイス回路に関し、特に半導体記憶装置の
電源投入及びバス信号の制御手順の最適化技術に関する
。
置のインタフェイス回路に関し、特に半導体記憶装置の
電源投入及びバス信号の制御手順の最適化技術に関する
。
［従来の技術］
半導体記憶装置としてのメモリカードは小型ワードプロ
セッサ、ラップトツブパーソナルコンピュータ等に小型
、高速の着脱可能な記憶媒体として広く用いられている
。
セッサ、ラップトツブパーソナルコンピュータ等に小型
、高速の着脱可能な記憶媒体として広く用いられている
。
第５図は従来の半導体記憶装置のインタフェイス回路の
構成を示す回路図である。図においてｌはＤＲＡＭ、
ＳＲＡＭ、 Ｅ”ＦＲＯＭ等の半導体記憶装置であり、
該半導体記憶装置１は電源端子ＶＣＣ、アドレス端子Ｔ
Ａ、コントロール端子Ｔｃ及びデータ入出力端子Ｔゎに
て端末機１００と着脱可能となっている。
構成を示す回路図である。図においてｌはＤＲＡＭ、
ＳＲＡＭ、 Ｅ”ＦＲＯＭ等の半導体記憶装置であり、
該半導体記憶装置１は電源端子ＶＣＣ、アドレス端子Ｔ
Ａ、コントロール端子Ｔｃ及びデータ入出力端子Ｔゎに
て端末機１００と着脱可能となっている。
端末機１００は図示しないｃｐｕ及び該ｃｐｕと半導体
記憶装置ｌとのインタフェイス回路１１０を備えている
。インタフェイス回路１１０において図示しない電源か
ら電源電圧ＶＣが入力される電源入力線１１は電源電圧
Ｖ、を接／断するトランジスタ２のエミッタ及びブリー
ダ抵抗３を介してトランジスタ２０ベースに接続されて
いる。ブリーダ抵抗３はトランジスタ２のベース電位を
電源電圧■。に上げるものである。また電源及びバスを
制御する電源／パス制御信号ＷＢＣが入力される制御信
号線１８はインバータ６の入力端子並びに３ステート単
方向バツフア（以下バッファという）７及び３ステート
双方同バツフア（以下バッファという）８のゲート端子
Ｇ、Ｇに接続されている。インバータ６の出力端子はベ
ース抵抗４を介してトランジスタ２のベースに接続され
ている。ベース抵抗４はトランジスタ２のベース電流を
制御するものである。トランジスタ２のコレクタは半導
体記憶装置Ｉの電源端子ＶＣＣに接続されており、その
中間ノードには一端を接地した入力抵抗５の他端が接続
されている。この入力抵抗５はトランジスタ２が遮断し
たときの半導体記憶装置１への入力インピーダンスを定
めるためのものである。
記憶装置ｌとのインタフェイス回路１１０を備えている
。インタフェイス回路１１０において図示しない電源か
ら電源電圧ＶＣが入力される電源入力線１１は電源電圧
Ｖ、を接／断するトランジスタ２のエミッタ及びブリー
ダ抵抗３を介してトランジスタ２０ベースに接続されて
いる。ブリーダ抵抗３はトランジスタ２のベース電位を
電源電圧■。に上げるものである。また電源及びバスを
制御する電源／パス制御信号ＷＢＣが入力される制御信
号線１８はインバータ６の入力端子並びに３ステート単
方向バツフア（以下バッファという）７及び３ステート
双方同バツフア（以下バッファという）８のゲート端子
Ｇ、Ｇに接続されている。インバータ６の出力端子はベ
ース抵抗４を介してトランジスタ２のベースに接続され
ている。ベース抵抗４はトランジスタ２のベース電流を
制御するものである。トランジスタ２のコレクタは半導
体記憶装置Ｉの電源端子ＶＣＣに接続されており、その
中間ノードには一端を接地した入力抵抗５の他端が接続
されている。この入力抵抗５はトランジスタ２が遮断し
たときの半導体記憶装置１への入力インピーダンスを定
めるためのものである。
バッファ７はアドレスデータＡＤＤを入力するアドレス
端子Ｔ＾に接続されたアドレスバス１３及びコントロー
ルデータＣＴＤを入力するコントロール端子Ｔｃに接続
されたコントロールバス１４に介装され、アドレスデー
タＡＤＤ及びコントロールデータＣＴＤの入力を電源／
バス制御信号ＷＢＣに応して接／断制御する。またバッ
ファ８はデータ信号ＤＴＳの入出力を行うデータ入出力
端子ＴＤに接続されたデータバスエ５に介装され、デー
タ信号ＤＴＳの入出力を電源／バス制御信号νＢＣに応
じて接／断制御する。またバッファ８の方向切換端子Ｄ
ＩＲには方向切換信号線１６が接続され、そこにリード
ライト信号Ｒ／Ｗが与えられ、半導体記憶装置１のリー
ド／ライトに応じてバッファの方向が切換えられる。
端子Ｔ＾に接続されたアドレスバス１３及びコントロー
ルデータＣＴＤを入力するコントロール端子Ｔｃに接続
されたコントロールバス１４に介装され、アドレスデー
タＡＤＤ及びコントロールデータＣＴＤの入力を電源／
バス制御信号ＷＢＣに応して接／断制御する。またバッ
ファ８はデータ信号ＤＴＳの入出力を行うデータ入出力
端子ＴＤに接続されたデータバスエ５に介装され、デー
タ信号ＤＴＳの入出力を電源／バス制御信号νＢＣに応
じて接／断制御する。またバッファ８の方向切換端子Ｄ
ＩＲには方向切換信号線１６が接続され、そこにリード
ライト信号Ｒ／Ｗが与えられ、半導体記憶装置１のリー
ド／ライトに応じてバッファの方向が切換えられる。
このように構成された従来のインクフェイス回路１１０
における動作タイミングを以下に説明する。
における動作タイミングを以下に説明する。
第６図は従来のインタフェイス回路１１０の動作タイミ
ングチャートである。いま、制御信号線１８に電源／バ
ス制御信号ＷＢＣ＝”Ｈ″が印加されると、バッファ７
及びバッファ８のゲート端子Ｇは共に”Ｈ”レベルとな
り、２つのバッファ７．８は共にイネーブル状態となり
、導通し、各バス１３．１４１５に与えられたアドレス
データＡＤＤ 、コントロールデータＣＴＤ及びデータ
ＤＴＳは半導体記憶装置１に供給される。
ングチャートである。いま、制御信号線１８に電源／バ
ス制御信号ＷＢＣ＝”Ｈ″が印加されると、バッファ７
及びバッファ８のゲート端子Ｇは共に”Ｈ”レベルとな
り、２つのバッファ７．８は共にイネーブル状態となり
、導通し、各バス１３．１４１５に与えられたアドレス
データＡＤＤ 、コントロールデータＣＴＤ及びデータ
ＤＴＳは半導体記憶装置１に供給される。
一方、制御信号線１８に電源／バス制御信号ＷＢＣ＝“
Ｈ”が印加されると、インバータ６の出力は“Ｌ”レベ
ルになり、ベース抵抗４を介してトランジスタ２にベー
ス電流が流れ、トランジスタ２は導通し、電源電圧■。
Ｈ”が印加されると、インバータ６の出力は“Ｌ”レベ
ルになり、ベース抵抗４を介してトランジスタ２にベー
ス電流が流れ、トランジスタ２は導通し、電源電圧■。
がｔ西端子ＶＣＣに供給される。
一般にバッファ７．８の接／断に要する時間は、トラン
ジスタ２の接／断に要する時間より高速であり、短い。
ジスタ２の接／断に要する時間より高速であり、短い。
即ち第６図に示す如く電源／バス制御信号ＷＢＣの”Ｌ
”→”Ｈ”の変化（第６図（ａ））に応じてバッファ７
．８はトランジスタ２より先に導通するので、各バス１
３，１４．１５から半導体記憶装置１の端子Ｔａ 、Ｔ
ｃ 、ＴＤに供給されるデータＡＤＤ’ 、ＣＴＤ’
、口ＴＳ’は電源電圧Ｖ、′より先に供給される （第
６図（ハ）ｒ （Ｃ）） ａ一方、制御信号線１８に電
源／バス制御信号ＷＢＣ＝“Ｌ”が印加されると、バッ
ファ７．８のゲート端子Ｇはディスエイプル状態となり
、バッファ７．８は遮断状態となる。またインバータ６
の出力が“Ｈ”レベルとなり、トランジスタ２は遮断す
る。従ってデータＡＤＤ、 ＣＴＤ、 ＤＴＳ及び電＃
電圧Ｖｃは各端子Ｖｃｃ、ＴＡ 、Ｔｃ 、Ｔゎに供給
されない。
”→”Ｈ”の変化（第６図（ａ））に応じてバッファ７
．８はトランジスタ２より先に導通するので、各バス１
３，１４．１５から半導体記憶装置１の端子Ｔａ 、Ｔ
ｃ 、ＴＤに供給されるデータＡＤＤ’ 、ＣＴＤ’
、口ＴＳ’は電源電圧Ｖ、′より先に供給される （第
６図（ハ）ｒ （Ｃ）） ａ一方、制御信号線１８に電
源／バス制御信号ＷＢＣ＝“Ｌ”が印加されると、バッ
ファ７．８のゲート端子Ｇはディスエイプル状態となり
、バッファ７．８は遮断状態となる。またインバータ６
の出力が“Ｈ”レベルとなり、トランジスタ２は遮断す
る。従ってデータＡＤＤ、 ＣＴＤ、 ＤＴＳ及び電＃
電圧Ｖｃは各端子Ｖｃｃ、ＴＡ 、Ｔｃ 、Ｔゎに供給
されない。
このとき前述した如くバッファ７．８の接／断に要する
時間はトランジスタ２より短いので、バッファ７．８が
遮断した後にトランジスタ２が遮断する。
時間はトランジスタ２より短いので、バッファ７．８が
遮断した後にトランジスタ２が遮断する。
通常、内部に半導体集積回路を有する半導体記憶装置１
においては、先ず電源を入力し、その後入出力信号を加
え、入力信号を遮断した後に、電源を遮断することが望
まれる。
においては、先ず電源を入力し、その後入出力信号を加
え、入力信号を遮断した後に、電源を遮断することが望
まれる。
従来のインタフェイス回路において、バスのデータの供
給を停止するときは、前述した如くバッファが遮断した
後にトランジスタが遮断するので、電源電圧がバスのデ
ータに遅れて遮断され問題はないが、第６図に示す如く
バスのデータを半導体記憶装置に供給するときは、バス
の導通と電源の導通との間にｔ２時間の差があり、バス
のデータが電源電圧よりも２時間先に人力されてしまう
。
給を停止するときは、前述した如くバッファが遮断した
後にトランジスタが遮断するので、電源電圧がバスのデ
ータに遅れて遮断され問題はないが、第６図に示す如く
バスのデータを半導体記憶装置に供給するときは、バス
の導通と電源の導通との間にｔ２時間の差があり、バス
のデータが電源電圧よりも２時間先に人力されてしまう
。
これは半導体記憶装置にとって好ましいことではなく、
半導体記憶装置内の半導体集積回路が正常な記憶動作を
行わないラッチアップの発生原因となると共に、場合に
よってはラッチアップにより過電流が流れ、内部の半導
体集積回路を劣化、破壊させる虞があった。
半導体記憶装置内の半導体集積回路が正常な記憶動作を
行わないラッチアップの発生原因となると共に、場合に
よってはラッチアップにより過電流が流れ、内部の半導
体集積回路を劣化、破壊させる虞があった。
本発明は斯かる事情に鑑みなされたものであり、電源及
びバス信号の印加手順を最適なものとすることにより、
半導体記憶装置のラッチアップ及びそれによる劣化、破
壊を防止でき安全に電源／バス制御を行えるインタフェ
イス回路を提供することを目的にする。
びバス信号の印加手順を最適なものとすることにより、
半導体記憶装置のラッチアップ及びそれによる劣化、破
壊を防止でき安全に電源／バス制御を行えるインタフェ
イス回路を提供することを目的にする。
本発明に係る半導体記憶装置は、制御信号に応して電源
入力線を接／断制御する電源制御手段と、前記制御信号
を遅延させる遅延手段とを設けると共に、前記遅延手段
にて遅延された制御信号を入出力バスを接／断制御する
バス信号制御手段に与えるようにしたものである。
入力線を接／断制御する電源制御手段と、前記制御信号
を遅延させる遅延手段とを設けると共に、前記遅延手段
にて遅延された制御信号を入出力バスを接／断制御する
バス信号制御手段に与えるようにしたものである。
〔作用］
本発明においては制御信号が供給されると、電源制御手
段にはそれが遅延なく与えられ、それに応して電源が半
導体記憶装置に供給される。一方バス制御手段には遅延
手段にて動作速度差に関連して遅延された制御信号が供
給され、電源の供給からバスが導通し、遅れてバス信号
が半導体記憶装置に供給される。
段にはそれが遅延なく与えられ、それに応して電源が半
導体記憶装置に供給される。一方バス制御手段には遅延
手段にて動作速度差に関連して遅延された制御信号が供
給され、電源の供給からバスが導通し、遅れてバス信号
が半導体記憶装置に供給される。
〔実施例］
以下、本発明をその実施例を示す図面に基づき説明する
。
。
第１図は本発明に係る半導体記憶装置用インタフェイス
回路の構成を示す回路図である。図において１はＤＲＡ
Ｍ、 ＳＲＡ？Ｉ、Ｅ”ＰＲＯＭ等の半導体記憶装置で
あり、該半導体記憶装置ｌは電源端子ＶＣＣ、アドレス
端子ＴＡ１コントロール端子Ｔｃ及びデータ入出力端子
Ｔ。にて端末機１００と着脱可能となっている。端末機
１００は図示しないＣＰＬＩ及び該ＣＰＵと半導体記憶
装置１とのインタフェイス回路１１０を備えている。イ
ンクフェイス回路１１０において図示しない電源から電
源電圧■。が入力される電源入力線１１は電＃電圧■、
を接／断するトランジスタ２のエミッタ及びブリーダ抵
抗３を介してトランジスタ２のベースに接続されている
。プリーダ抵抗３はトランジスタ２のベース電位を電源
電圧■、に上げるものである。また電源及びバスを制御
する電源／バス制御信号ＷＢＣが入力される制御信号線
１８はＡＮＤ回路９ａの一端に接続され、その他端には
電源が瞬停を起こした場合に変化する電源瞬停検知信号
ＶＴＤが人力される瞬停検知信号線１７が接続されてい
る。この電源瞬停検知信号ＶＴＤはｔｔＡが瞬時停電を
起こした場合、電源電圧Ｖ。
回路の構成を示す回路図である。図において１はＤＲＡ
Ｍ、 ＳＲＡ？Ｉ、Ｅ”ＰＲＯＭ等の半導体記憶装置で
あり、該半導体記憶装置ｌは電源端子ＶＣＣ、アドレス
端子ＴＡ１コントロール端子Ｔｃ及びデータ入出力端子
Ｔ。にて端末機１００と着脱可能となっている。端末機
１００は図示しないＣＰＬＩ及び該ＣＰＵと半導体記憶
装置１とのインタフェイス回路１１０を備えている。イ
ンクフェイス回路１１０において図示しない電源から電
源電圧■。が入力される電源入力線１１は電＃電圧■、
を接／断するトランジスタ２のエミッタ及びブリーダ抵
抗３を介してトランジスタ２のベースに接続されている
。プリーダ抵抗３はトランジスタ２のベース電位を電源
電圧■、に上げるものである。また電源及びバスを制御
する電源／バス制御信号ＷＢＣが入力される制御信号線
１８はＡＮＤ回路９ａの一端に接続され、その他端には
電源が瞬停を起こした場合に変化する電源瞬停検知信号
ＶＴＤが人力される瞬停検知信号線１７が接続されてい
る。この電源瞬停検知信号ＶＴＤはｔｔＡが瞬時停電を
起こした場合、電源電圧Ｖ。
が規定電圧以下のとき“Ｌ″となり、それ以外のとき“
Ｈ”となる。ＡＮＤ回路９ａの出力端子はバッファ１０
の入力端子遅延用抵抗２３の一端及びＡＮＤ回路９ｂの
一端に夫々接続されている。またバッファ１０の出力端
子はインバータ６の入力端子に接続されている。
Ｈ”となる。ＡＮＤ回路９ａの出力端子はバッファ１０
の入力端子遅延用抵抗２３の一端及びＡＮＤ回路９ｂの
一端に夫々接続されている。またバッファ１０の出力端
子はインバータ６の入力端子に接続されている。
インバータ６の出力端子はベース抵抗４を介してトラン
ジスタ２のベースに接続されている。ベース抵抗４はト
ランジスタ２のベース電流を制御するものである。トラ
ンジスタ２のコレクタは半導体記憶装置１の電源端子Ｖ
ＣＣに接続されており、その中間ノードには一端を接地
した入力抵抗５の他端が接続されている。この入力抵抗
５はトランジスタ２が遮断したときの半導体記憶装置１
への入力インピーダンスを定めるためのものである。
ジスタ２のベースに接続されている。ベース抵抗４はト
ランジスタ２のベース電流を制御するものである。トラ
ンジスタ２のコレクタは半導体記憶装置１の電源端子Ｖ
ＣＣに接続されており、その中間ノードには一端を接地
した入力抵抗５の他端が接続されている。この入力抵抗
５はトランジスタ２が遮断したときの半導体記憶装置１
への入力インピーダンスを定めるためのものである。
遅延用抵抗２３の他端はバッファ２５の入力端子に接続
され、その中間ノードには一端を接地した遅延用コンデ
ンサ２４の他端が接続されている。バッファ２５の出力
端子はＡＮＤ回路９ｂの他端に接続されている。以上の
遅延用抵抗２３、遅延用コンデンサ２４及びバッファ２
５にて電源／バス制御信号ＶＢＣの立上り時間を遅らせ
る遅延手段たる遅延回路２２が構成される。この回路２
２の遅延量は遅延用コンデンサ２４の時定数により定ま
る。
され、その中間ノードには一端を接地した遅延用コンデ
ンサ２４の他端が接続されている。バッファ２５の出力
端子はＡＮＤ回路９ｂの他端に接続されている。以上の
遅延用抵抗２３、遅延用コンデンサ２４及びバッファ２
５にて電源／バス制御信号ＶＢＣの立上り時間を遅らせ
る遅延手段たる遅延回路２２が構成される。この回路２
２の遅延量は遅延用コンデンサ２４の時定数により定ま
る。
ＡＮＤ回路９ｂは電源／バス制御信号ＷＢＣとその遅延
信号との論理積により立下り時間を遅延させないだめの
ものであり、その出力端子は３ステート単方向バンフア
（以下バッファという）７及び３ステート双方向バツフ
ア（以下バッファ）８の各ゲート端子Ｇ、Ｇに接続され
ている。
信号との論理積により立下り時間を遅延させないだめの
ものであり、その出力端子は３ステート単方向バンフア
（以下バッファという）７及び３ステート双方向バツフ
ア（以下バッファ）８の各ゲート端子Ｇ、Ｇに接続され
ている。
バッファ７はアドレスデータＡＤＤを入力するアドレス
端子ＴＡに接続されたアドレスバス１３及びコントロー
ルデータＣＴＤを入力するコントロール端子Ｔ、に接続
されたコントロールバス１４に介装され、アドレスデー
タＡＤＤ及びコントロールデータＣＴＤの入力を電源／
バス制御信号ＷＢＣに応じて接／断制御する。またバッ
ファ８はデータ信号ＤＴＳの入出力を行うデータ入出力
端子ＴＤに接続されたデータバス１５に介装され、デー
タ信号ＤＴＳの入出力を電源／バス制御信号ＶＢＣに応
じて接／断制御する。またバッファ８の方向切換端子Ｄ
ＩＲには方向切換信号線１６が接続され、そこにリード
ライト信号Ｒ／Ｗが与えられ、半導体記憶装置１のリー
ド／ライトに応じてバッファの方向が切換えられる。
端子ＴＡに接続されたアドレスバス１３及びコントロー
ルデータＣＴＤを入力するコントロール端子Ｔ、に接続
されたコントロールバス１４に介装され、アドレスデー
タＡＤＤ及びコントロールデータＣＴＤの入力を電源／
バス制御信号ＷＢＣに応じて接／断制御する。またバッ
ファ８はデータ信号ＤＴＳの入出力を行うデータ入出力
端子ＴＤに接続されたデータバス１５に介装され、デー
タ信号ＤＴＳの入出力を電源／バス制御信号ＶＢＣに応
じて接／断制御する。またバッファ８の方向切換端子Ｄ
ＩＲには方向切換信号線１６が接続され、そこにリード
ライト信号Ｒ／Ｗが与えられ、半導体記憶装置１のリー
ド／ライトに応じてバッファの方向が切換えられる。
このように構成された従来のインタフェイス回路１１０
における動作タイミングを以下に説明する。
における動作タイミングを以下に説明する。
第２図は本発明のインタフェイス回路１１０の動作タイ
ミングチャートである。
ミングチャートである。
本発明の半導体記憶装置のインタフェイス回路１１０に
おいて、いま、電源／バス制御信号ＷＢＣのレベルを“
Ｌ”としたうえで端末機１００の電源を正常に立上げる
と、電源電圧ＶＣが規定値以上になるため、電源瞬停検
知信号νＴＤが“Ｈ”レベルとなる。しかし電源／バス
制御信号ＷＢＣが“Ｌ″であるため、ＡＮＤ回路９ａの
出力は“Ｌ”である。
おいて、いま、電源／バス制御信号ＷＢＣのレベルを“
Ｌ”としたうえで端末機１００の電源を正常に立上げる
と、電源電圧ＶＣが規定値以上になるため、電源瞬停検
知信号νＴＤが“Ｈ”レベルとなる。しかし電源／バス
制御信号ＷＢＣが“Ｌ″であるため、ＡＮＤ回路９ａの
出力は“Ｌ”である。
従ってインバータ６の出力は“Ｈ”となるためトランジ
スタ２は非導通のままである。一方ＡＮＤ回路９ａの出
力が“Ｌ”であるから、ＡＮＤ回路９ｂの出力も“Ｌ”
となるため、バッファ７．８はディスエイプル状態を維
持する。この状態では端末機１００は半導体記憶装置１
とのアクセスが禁止される。
スタ２は非導通のままである。一方ＡＮＤ回路９ａの出
力が“Ｌ”であるから、ＡＮＤ回路９ｂの出力も“Ｌ”
となるため、バッファ７．８はディスエイプル状態を維
持する。この状態では端末機１００は半導体記憶装置１
とのアクセスが禁止される。
次に半導体記憶装置１とアクセスを行うために電源／バ
ス制御信号ＷＢＣを“Ｈ”に立上げる（第２図（ａ））
。そうするとＡＮＤ回路９ａの出力は“Ｈ”となり、イ
ンバータ６の出力は“Ｌ”となる。
ス制御信号ＷＢＣを“Ｈ”に立上げる（第２図（ａ））
。そうするとＡＮＤ回路９ａの出力は“Ｈ”となり、イ
ンバータ６の出力は“Ｌ”となる。
従って、ブリーダ抵抗３を介し、ベース電流が流れ、ト
ランジスタ２を導通させる。従って電源電圧■。′が電
源端子Ｖｃｃに供給される。一方、へＮＤ回路９ａの出
力はＡＮＤ回路９ｂ及び遅延回路２２にも与えられるが
、遅延回路２２の出力ＤＤは遅延時間も、後に“Ｈ”レ
ベルとなるため、ＡＮＤ回路９ｂの出力であるゲート制
御信号は１．後“Ｈ”レベルとなる。従ってトランジス
タ２が先に導通し、電源電圧Ｖｃ′を供給し、次にバッ
ファ７．８が導通し、各バス信号ＡＤＤ’ 、ＣＴＤ’
、ＤＴＳ’が各端子ＴＡ。
ランジスタ２を導通させる。従って電源電圧■。′が電
源端子Ｖｃｃに供給される。一方、へＮＤ回路９ａの出
力はＡＮＤ回路９ｂ及び遅延回路２２にも与えられるが
、遅延回路２２の出力ＤＤは遅延時間も、後に“Ｈ”レ
ベルとなるため、ＡＮＤ回路９ｂの出力であるゲート制
御信号は１．後“Ｈ”レベルとなる。従ってトランジス
タ２が先に導通し、電源電圧Ｖｃ′を供給し、次にバッ
ファ７．８が導通し、各バス信号ＡＤＤ’ 、ＣＴＤ’
、ＤＴＳ’が各端子ＴＡ。
Ｔｃ 、Ｔｏに供給される。ここで遅延時間ｔ、はトラ
ンジスタ２が導通し、電源電圧■ｃが供給されたのちに
バス１３．１４．１５が導通するように十分な時間をと
る（ｔ＋＞ｔｚ）。
ンジスタ２が導通し、電源電圧■ｃが供給されたのちに
バス１３．１４．１５が導通するように十分な時間をと
る（ｔ＋＞ｔｚ）。
次に電源／バス制御信号ＷＢＣを“Ｌ”レベルにした場
合を説明する。電源／バス制御信号ＷＢＣをＬ″とした
場合、ＡＮＤ回路９ａの出力は“Ｌ″となり、従ってＡ
ＮＤ回路９ｂの作用によりゲート制御信号もただちに“
Ｌ”レベルとなり、バッファ７゜８は遮断される。この
とき遅延回路２２の作用によりその出力ＤＤが“Ｌ”に
なる時間も遅れるがＡＮＤ回路９ｂの作用により無視さ
れる。他方ＡＮＤ回路９ａの出力が“Ｌ”になるとイン
バータ６の出力は“Ｈ”となり、トランジスタ２は遮断
される。トランジスタ２が遮断するのは第１図の回路構
成から明らかなようにバッファ７．８より遅れる。
合を説明する。電源／バス制御信号ＷＢＣをＬ″とした
場合、ＡＮＤ回路９ａの出力は“Ｌ″となり、従ってＡ
ＮＤ回路９ｂの作用によりゲート制御信号もただちに“
Ｌ”レベルとなり、バッファ７゜８は遮断される。この
とき遅延回路２２の作用によりその出力ＤＤが“Ｌ”に
なる時間も遅れるがＡＮＤ回路９ｂの作用により無視さ
れる。他方ＡＮＤ回路９ａの出力が“Ｌ”になるとイン
バータ６の出力は“Ｈ”となり、トランジスタ２は遮断
される。トランジスタ２が遮断するのは第１図の回路構
成から明らかなようにバッファ７．８より遅れる。
すなわち、第２図に示すように電′ｔＡ／バス制御信号
ＷＢＣを“Ｈ”にした場合、最初に電源入力線１１が導
通し、半導体記憶装置１に電源電圧■。が供給され、ｔ
１時間遅れて各バス１３．１４．１５が導通し、夫々の
データＡＤＤ’ 、ＣＴＤ’ 、ＤＴＳ’が供給される
。また、電源／バス制御信号ＷＢＣを“Ｌ″にした場合
は、最初に各バス１３．１４．１５が遮断されて各デー
タＡＤＤ’ 、ＣＴＤ’ 、ＤＴＳ’の供給が停止され
、遅れて電源入力線１１が遮断され電源電圧■。′の供
給が停止される。また電源／バス制御信号ＷＢＣが“Ｈ
”の状態で端末機１００の電源に瞬時停電が発生した場
合も、同様の作用により先ずバッファ８により各バス１
３．１４．１５が遮断され、遅れてトランジスタ２によ
り信号入力線１１が遮断される。従って半導体記憶装置
には正常なシーケンスで電源と入出力バスとが接／断さ
れるため内部の半導体集積回路はラッチアップや誤動作
を生じることがなく、また劣化、破壊することは無い。
ＷＢＣを“Ｈ”にした場合、最初に電源入力線１１が導
通し、半導体記憶装置１に電源電圧■。が供給され、ｔ
１時間遅れて各バス１３．１４．１５が導通し、夫々の
データＡＤＤ’ 、ＣＴＤ’ 、ＤＴＳ’が供給される
。また、電源／バス制御信号ＷＢＣを“Ｌ″にした場合
は、最初に各バス１３．１４．１５が遮断されて各デー
タＡＤＤ’ 、ＣＴＤ’ 、ＤＴＳ’の供給が停止され
、遅れて電源入力線１１が遮断され電源電圧■。′の供
給が停止される。また電源／バス制御信号ＷＢＣが“Ｈ
”の状態で端末機１００の電源に瞬時停電が発生した場
合も、同様の作用により先ずバッファ８により各バス１
３．１４．１５が遮断され、遅れてトランジスタ２によ
り信号入力線１１が遮断される。従って半導体記憶装置
には正常なシーケンスで電源と入出力バスとが接／断さ
れるため内部の半導体集積回路はラッチアップや誤動作
を生じることがなく、また劣化、破壊することは無い。
次に制御信号線１８の接続例を説明する。第３図及び第
４図は制御信号線１８の接続例を示す回路図であり、他
の構成は第１図と同様である。
４図は制御信号線１８の接続例を示す回路図であり、他
の構成は第１図と同様である。
半導体記憶装置１と端末＠１００間の接続用の端子にお
いて最も短い端子２６ａ、２６ｂ（但しこの端子２６ａ
。
いて最も短い端子２６ａ、２６ｂ（但しこの端子２６ａ
。
２６ｂは半導体記憶装置１内で接続される）の一方の端
子２６ｂを制御信号線１８に接続する場合を第３図に示
し、この場合、端末機１００に電源電圧■。、各バスデ
ータＡＤＤ、ＣＴＤ、ＤＴＳが供給された状態で半導体
記憶装置１を着脱した場合でも半導体記憶装置１に対し
て正常なシーケンスで電源及び入出力バスを接／断する
ことができる。
子２６ｂを制御信号線１８に接続する場合を第３図に示
し、この場合、端末機１００に電源電圧■。、各バスデ
ータＡＤＤ、ＣＴＤ、ＤＴＳが供給された状態で半導体
記憶装置１を着脱した場合でも半導体記憶装置１に対し
て正常なシーケンスで電源及び入出力バスを接／断する
ことができる。
第４図はスイッチ２８を介し、制御信号線１８に接続し
た例を示す。スイッチ２８を接／断することにより半導
体記憶装置１の電源、入出力バスを接／断することがで
きる。−船釣に端末機１０００適当な場所（例えば挿入
口内）にスイッチ２８を設け、半導体記憶装置１を着脱
する際に自動的にスイッチ２Ｂがオンオフするようにす
る。これらの接続により電源／バス制御信号ＶＢＣを半
導体記憶装置１の着脱に応じて自動的に供給し、電源、
入出力バスの接／断制御を自動的に行える。
た例を示す。スイッチ２８を接／断することにより半導
体記憶装置１の電源、入出力バスを接／断することがで
きる。−船釣に端末機１０００適当な場所（例えば挿入
口内）にスイッチ２８を設け、半導体記憶装置１を着脱
する際に自動的にスイッチ２Ｂがオンオフするようにす
る。これらの接続により電源／バス制御信号ＶＢＣを半
導体記憶装置１の着脱に応じて自動的に供給し、電源、
入出力バスの接／断制御を自動的に行える。
（発明の効果〕
以上説明したとおり、本発明においては、電源接／断用
の制御信号を遅延手段にて遅延させ、それを人出力バス
接／断用の制御信号に用いているので、確実に電源が供
給された後にバス信号が半導体記憶装置に供給されると
いう最適な手順で電源及びバス信号が供給できる。これ
により半導体記憶装置のラッチアップを防止でき、ラッ
チアップによる劣化及び破壊を防止でき、安全に半導体
記憶装置の電源／バス制御を行えるようになる等優れた
効果を奏する。
の制御信号を遅延手段にて遅延させ、それを人出力バス
接／断用の制御信号に用いているので、確実に電源が供
給された後にバス信号が半導体記憶装置に供給されると
いう最適な手順で電源及びバス信号が供給できる。これ
により半導体記憶装置のラッチアップを防止でき、ラッ
チアップによる劣化及び破壊を防止でき、安全に半導体
記憶装置の電源／バス制御を行えるようになる等優れた
効果を奏する。
第１図は本発明に係る半導体記憶装置用インタフェイス
回路の構成を示す回路図、第２図は本発明のインクフェ
イス回路の動作タイミングチャート、第３図、第４図は
制御信号線の接続例を示す回路図、第５図は従来の半導
体記憶装置用インクフェイス回路の構成を示す回路図、
第６図は従来のインタフェイス回路の動作タイミングチ
ャートである。 １・・・半導体記憶装置 ２・・・トランジスタ ７・
・・３ステート単方向バツフア ８・・・３ステート双
方向バツフア ９ｂ・・・ＡＮＤ回路 １１・・・電源
入力線１３・・・アドレスバス １４・・・コントロー
ルバス１５・・・データバス １８・・・制御信号線
２２・・・遅延回路なお、図中、同一符号は同一、又は
相当部分を示す。 代理人 大 岩 増 雄 第 図 ２６ａ 第 図 第 図 第 平成 ３年 ２月２７日
回路の構成を示す回路図、第２図は本発明のインクフェ
イス回路の動作タイミングチャート、第３図、第４図は
制御信号線の接続例を示す回路図、第５図は従来の半導
体記憶装置用インクフェイス回路の構成を示す回路図、
第６図は従来のインタフェイス回路の動作タイミングチ
ャートである。 １・・・半導体記憶装置 ２・・・トランジスタ ７・
・・３ステート単方向バツフア ８・・・３ステート双
方向バツフア ９ｂ・・・ＡＮＤ回路 １１・・・電源
入力線１３・・・アドレスバス １４・・・コントロー
ルバス１５・・・データバス １８・・・制御信号線
２２・・・遅延回路なお、図中、同一符号は同一、又は
相当部分を示す。 代理人 大 岩 増 雄 第 図 ２６ａ 第 図 第 図 第 平成 ３年 ２月２７日
Claims (1)
- （１）半導体記憶装置に電源を供給する電源入力線を、
制御信号に応じて接／断制御する電源制御手段と、該電
源制御手段より高速動作し、前記半導体記憶装置に接続
される入出力バスを前記制御信号に応じて接／断制御す
るバス制御手段とを備えた半導体記憶装置用インタフェ
イス回路において、 前記制御信号を前記電源制御手段とバス制 御手段との動作速度差に関連して遅延させる遅延手段と
、 遅延された制御信号を前記バス制御手段に 与える手段と を備えることを特徴とする半導体記憶装置 用インタフェイス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231123A JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
| EP19910307374 EP0473316A3 (en) | 1990-08-30 | 1991-08-09 | Interface circuit for semiconductor memory device |
| US07/744,749 US5192883A (en) | 1990-08-30 | 1991-08-14 | Interface circuit for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231123A JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111011A true JPH04111011A (ja) | 1992-04-13 |
| JPH07104746B2 JPH07104746B2 (ja) | 1995-11-13 |
Family
ID=16918646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231123A Expired - Lifetime JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5192883A (ja) |
| EP (1) | EP0473316A3 (ja) |
| JP (1) | JPH07104746B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279348A (ja) * | 2005-03-28 | 2006-10-12 | Matsushita Electric Works Ltd | 信号処理装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07287628A (ja) * | 1994-04-18 | 1995-10-31 | Fujitsu Ltd | ドライブの活性挿抜装置 |
| JPH1079193A (ja) * | 1996-07-11 | 1998-03-24 | Toshiba Microelectron Corp | 半導体装置 |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| JPS60153223A (ja) * | 1984-01-20 | 1985-08-12 | Ricoh Co Ltd | 入力バツフア回路 |
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| US4882506A (en) * | 1986-09-17 | 1989-11-21 | Advanced Micro Devices, Inc. | Low voltage and low power detector circuits |
| JP2511950B2 (ja) * | 1987-03-27 | 1996-07-03 | 三菱電機株式会社 | インタ−フエイス回路 |
| JPH0754450B2 (ja) * | 1989-11-13 | 1995-06-07 | 三菱電機株式会社 | 半導体記憶装置のインターフェイス回路 |
| JPH03201289A (ja) * | 1989-12-27 | 1991-09-03 | Internatl Business Mach Corp <Ibm> | 半導体モジユールのための入力信号リドライバ |
| US5016219A (en) * | 1990-02-12 | 1991-05-14 | Vlsi Technology, Inc. | Computer memory write protection circuit |
-
1990
- 1990-08-30 JP JP2231123A patent/JPH07104746B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-09 EP EP19910307374 patent/EP0473316A3/en not_active Withdrawn
- 1991-08-14 US US07/744,749 patent/US5192883A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279348A (ja) * | 2005-03-28 | 2006-10-12 | Matsushita Electric Works Ltd | 信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5192883A (en) | 1993-03-09 |
| JPH07104746B2 (ja) | 1995-11-13 |
| EP0473316A3 (en) | 1994-11-23 |
| EP0473316A2 (en) | 1992-03-04 |
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