JPH04111011A - 半導体記憶装置用インタフェイス回路 - Google Patents
半導体記憶装置用インタフェイス回路Info
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- JPH04111011A JPH04111011A JP2231123A JP23112390A JPH04111011A JP H04111011 A JPH04111011 A JP H04111011A JP 2231123 A JP2231123 A JP 2231123A JP 23112390 A JP23112390 A JP 23112390A JP H04111011 A JPH04111011 A JP H04111011A
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- 238000000034 method Methods 0.000 abstract description 5
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- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Dram (AREA)
- Power Sources (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はメモリカード、メモリパック等の半導体記憶装
置のインタフェイス回路に関し、特に半導体記憶装置の
電源投入及びバス信号の制御手順の最適化技術に関する
。
置のインタフェイス回路に関し、特に半導体記憶装置の
電源投入及びバス信号の制御手順の最適化技術に関する
。
[従来の技術]
半導体記憶装置としてのメモリカードは小型ワードプロ
セッサ、ラップトツブパーソナルコンピュータ等に小型
、高速の着脱可能な記憶媒体として広く用いられている
。
セッサ、ラップトツブパーソナルコンピュータ等に小型
、高速の着脱可能な記憶媒体として広く用いられている
。
第5図は従来の半導体記憶装置のインタフェイス回路の
構成を示す回路図である。図においてlはDRAM、
SRAM、 E”FROM等の半導体記憶装置であり、
該半導体記憶装置1は電源端子VCC、アドレス端子T
A、コントロール端子Tc及びデータ入出力端子Tゎに
て端末機100と着脱可能となっている。
構成を示す回路図である。図においてlはDRAM、
SRAM、 E”FROM等の半導体記憶装置であり、
該半導体記憶装置1は電源端子VCC、アドレス端子T
A、コントロール端子Tc及びデータ入出力端子Tゎに
て端末機100と着脱可能となっている。
端末機100は図示しないcpu及び該cpuと半導体
記憶装置lとのインタフェイス回路110を備えている
。インタフェイス回路110において図示しない電源か
ら電源電圧VCが入力される電源入力線11は電源電圧
V、を接/断するトランジスタ2のエミッタ及びブリー
ダ抵抗3を介してトランジスタ20ベースに接続されて
いる。ブリーダ抵抗3はトランジスタ2のベース電位を
電源電圧■。に上げるものである。また電源及びバスを
制御する電源/パス制御信号WBCが入力される制御信
号線18はインバータ6の入力端子並びに3ステート単
方向バツフア(以下バッファという)7及び3ステート
双方同バツフア(以下バッファという)8のゲート端子
G、Gに接続されている。インバータ6の出力端子はベ
ース抵抗4を介してトランジスタ2のベースに接続され
ている。ベース抵抗4はトランジスタ2のベース電流を
制御するものである。トランジスタ2のコレクタは半導
体記憶装置Iの電源端子VCCに接続されており、その
中間ノードには一端を接地した入力抵抗5の他端が接続
されている。この入力抵抗5はトランジスタ2が遮断し
たときの半導体記憶装置1への入力インピーダンスを定
めるためのものである。
記憶装置lとのインタフェイス回路110を備えている
。インタフェイス回路110において図示しない電源か
ら電源電圧VCが入力される電源入力線11は電源電圧
V、を接/断するトランジスタ2のエミッタ及びブリー
ダ抵抗3を介してトランジスタ20ベースに接続されて
いる。ブリーダ抵抗3はトランジスタ2のベース電位を
電源電圧■。に上げるものである。また電源及びバスを
制御する電源/パス制御信号WBCが入力される制御信
号線18はインバータ6の入力端子並びに3ステート単
方向バツフア(以下バッファという)7及び3ステート
双方同バツフア(以下バッファという)8のゲート端子
G、Gに接続されている。インバータ6の出力端子はベ
ース抵抗4を介してトランジスタ2のベースに接続され
ている。ベース抵抗4はトランジスタ2のベース電流を
制御するものである。トランジスタ2のコレクタは半導
体記憶装置Iの電源端子VCCに接続されており、その
中間ノードには一端を接地した入力抵抗5の他端が接続
されている。この入力抵抗5はトランジスタ2が遮断し
たときの半導体記憶装置1への入力インピーダンスを定
めるためのものである。
バッファ7はアドレスデータADDを入力するアドレス
端子T^に接続されたアドレスバス13及びコントロー
ルデータCTDを入力するコントロール端子Tcに接続
されたコントロールバス14に介装され、アドレスデー
タADD及びコントロールデータCTDの入力を電源/
バス制御信号WBCに応して接/断制御する。またバッ
ファ8はデータ信号DTSの入出力を行うデータ入出力
端子TDに接続されたデータバスエ5に介装され、デー
タ信号DTSの入出力を電源/バス制御信号νBCに応
じて接/断制御する。またバッファ8の方向切換端子D
IRには方向切換信号線16が接続され、そこにリード
ライト信号R/Wが与えられ、半導体記憶装置1のリー
ド/ライトに応じてバッファの方向が切換えられる。
端子T^に接続されたアドレスバス13及びコントロー
ルデータCTDを入力するコントロール端子Tcに接続
されたコントロールバス14に介装され、アドレスデー
タADD及びコントロールデータCTDの入力を電源/
バス制御信号WBCに応して接/断制御する。またバッ
ファ8はデータ信号DTSの入出力を行うデータ入出力
端子TDに接続されたデータバスエ5に介装され、デー
タ信号DTSの入出力を電源/バス制御信号νBCに応
じて接/断制御する。またバッファ8の方向切換端子D
IRには方向切換信号線16が接続され、そこにリード
ライト信号R/Wが与えられ、半導体記憶装置1のリー
ド/ライトに応じてバッファの方向が切換えられる。
このように構成された従来のインクフェイス回路110
における動作タイミングを以下に説明する。
における動作タイミングを以下に説明する。
第6図は従来のインタフェイス回路110の動作タイミ
ングチャートである。いま、制御信号線18に電源/バ
ス制御信号WBC=”H″が印加されると、バッファ7
及びバッファ8のゲート端子Gは共に”H”レベルとな
り、2つのバッファ7.8は共にイネーブル状態となり
、導通し、各バス13.1415に与えられたアドレス
データADD 、コントロールデータCTD及びデータ
DTSは半導体記憶装置1に供給される。
ングチャートである。いま、制御信号線18に電源/バ
ス制御信号WBC=”H″が印加されると、バッファ7
及びバッファ8のゲート端子Gは共に”H”レベルとな
り、2つのバッファ7.8は共にイネーブル状態となり
、導通し、各バス13.1415に与えられたアドレス
データADD 、コントロールデータCTD及びデータ
DTSは半導体記憶装置1に供給される。
一方、制御信号線18に電源/バス制御信号WBC=“
H”が印加されると、インバータ6の出力は“L”レベ
ルになり、ベース抵抗4を介してトランジスタ2にベー
ス電流が流れ、トランジスタ2は導通し、電源電圧■。
H”が印加されると、インバータ6の出力は“L”レベ
ルになり、ベース抵抗4を介してトランジスタ2にベー
ス電流が流れ、トランジスタ2は導通し、電源電圧■。
がt西端子VCCに供給される。
一般にバッファ7.8の接/断に要する時間は、トラン
ジスタ2の接/断に要する時間より高速であり、短い。
ジスタ2の接/断に要する時間より高速であり、短い。
即ち第6図に示す如く電源/バス制御信号WBCの”L
”→”H”の変化(第6図(a))に応じてバッファ7
.8はトランジスタ2より先に導通するので、各バス1
3,14.15から半導体記憶装置1の端子Ta 、T
c 、TDに供給されるデータADD’ 、CTD’
、口TS’は電源電圧V、′より先に供給される (第
6図(ハ)r (C)) a一方、制御信号線18に電
源/バス制御信号WBC=“L”が印加されると、バッ
ファ7.8のゲート端子Gはディスエイプル状態となり
、バッファ7.8は遮断状態となる。またインバータ6
の出力が“H”レベルとなり、トランジスタ2は遮断す
る。従ってデータADD、 CTD、 DTS及び電#
電圧Vcは各端子Vcc、TA 、Tc 、Tゎに供給
されない。
”→”H”の変化(第6図(a))に応じてバッファ7
.8はトランジスタ2より先に導通するので、各バス1
3,14.15から半導体記憶装置1の端子Ta 、T
c 、TDに供給されるデータADD’ 、CTD’
、口TS’は電源電圧V、′より先に供給される (第
6図(ハ)r (C)) a一方、制御信号線18に電
源/バス制御信号WBC=“L”が印加されると、バッ
ファ7.8のゲート端子Gはディスエイプル状態となり
、バッファ7.8は遮断状態となる。またインバータ6
の出力が“H”レベルとなり、トランジスタ2は遮断す
る。従ってデータADD、 CTD、 DTS及び電#
電圧Vcは各端子Vcc、TA 、Tc 、Tゎに供給
されない。
このとき前述した如くバッファ7.8の接/断に要する
時間はトランジスタ2より短いので、バッファ7.8が
遮断した後にトランジスタ2が遮断する。
時間はトランジスタ2より短いので、バッファ7.8が
遮断した後にトランジスタ2が遮断する。
通常、内部に半導体集積回路を有する半導体記憶装置1
においては、先ず電源を入力し、その後入出力信号を加
え、入力信号を遮断した後に、電源を遮断することが望
まれる。
においては、先ず電源を入力し、その後入出力信号を加
え、入力信号を遮断した後に、電源を遮断することが望
まれる。
従来のインタフェイス回路において、バスのデータの供
給を停止するときは、前述した如くバッファが遮断した
後にトランジスタが遮断するので、電源電圧がバスのデ
ータに遅れて遮断され問題はないが、第6図に示す如く
バスのデータを半導体記憶装置に供給するときは、バス
の導通と電源の導通との間にt2時間の差があり、バス
のデータが電源電圧よりも2時間先に人力されてしまう
。
給を停止するときは、前述した如くバッファが遮断した
後にトランジスタが遮断するので、電源電圧がバスのデ
ータに遅れて遮断され問題はないが、第6図に示す如く
バスのデータを半導体記憶装置に供給するときは、バス
の導通と電源の導通との間にt2時間の差があり、バス
のデータが電源電圧よりも2時間先に人力されてしまう
。
これは半導体記憶装置にとって好ましいことではなく、
半導体記憶装置内の半導体集積回路が正常な記憶動作を
行わないラッチアップの発生原因となると共に、場合に
よってはラッチアップにより過電流が流れ、内部の半導
体集積回路を劣化、破壊させる虞があった。
半導体記憶装置内の半導体集積回路が正常な記憶動作を
行わないラッチアップの発生原因となると共に、場合に
よってはラッチアップにより過電流が流れ、内部の半導
体集積回路を劣化、破壊させる虞があった。
本発明は斯かる事情に鑑みなされたものであり、電源及
びバス信号の印加手順を最適なものとすることにより、
半導体記憶装置のラッチアップ及びそれによる劣化、破
壊を防止でき安全に電源/バス制御を行えるインタフェ
イス回路を提供することを目的にする。
びバス信号の印加手順を最適なものとすることにより、
半導体記憶装置のラッチアップ及びそれによる劣化、破
壊を防止でき安全に電源/バス制御を行えるインタフェ
イス回路を提供することを目的にする。
本発明に係る半導体記憶装置は、制御信号に応して電源
入力線を接/断制御する電源制御手段と、前記制御信号
を遅延させる遅延手段とを設けると共に、前記遅延手段
にて遅延された制御信号を入出力バスを接/断制御する
バス信号制御手段に与えるようにしたものである。
入力線を接/断制御する電源制御手段と、前記制御信号
を遅延させる遅延手段とを設けると共に、前記遅延手段
にて遅延された制御信号を入出力バスを接/断制御する
バス信号制御手段に与えるようにしたものである。
〔作用]
本発明においては制御信号が供給されると、電源制御手
段にはそれが遅延なく与えられ、それに応して電源が半
導体記憶装置に供給される。一方バス制御手段には遅延
手段にて動作速度差に関連して遅延された制御信号が供
給され、電源の供給からバスが導通し、遅れてバス信号
が半導体記憶装置に供給される。
段にはそれが遅延なく与えられ、それに応して電源が半
導体記憶装置に供給される。一方バス制御手段には遅延
手段にて動作速度差に関連して遅延された制御信号が供
給され、電源の供給からバスが導通し、遅れてバス信号
が半導体記憶装置に供給される。
〔実施例]
以下、本発明をその実施例を示す図面に基づき説明する
。
。
第1図は本発明に係る半導体記憶装置用インタフェイス
回路の構成を示す回路図である。図において1はDRA
M、 SRA?I、E”PROM等の半導体記憶装置で
あり、該半導体記憶装置lは電源端子VCC、アドレス
端子TA1コントロール端子Tc及びデータ入出力端子
T。にて端末機100と着脱可能となっている。端末機
100は図示しないCPLI及び該CPUと半導体記憶
装置1とのインタフェイス回路110を備えている。イ
ンクフェイス回路110において図示しない電源から電
源電圧■。が入力される電源入力線11は電#電圧■、
を接/断するトランジスタ2のエミッタ及びブリーダ抵
抗3を介してトランジスタ2のベースに接続されている
。プリーダ抵抗3はトランジスタ2のベース電位を電源
電圧■、に上げるものである。また電源及びバスを制御
する電源/バス制御信号WBCが入力される制御信号線
18はAND回路9aの一端に接続され、その他端には
電源が瞬停を起こした場合に変化する電源瞬停検知信号
VTDが人力される瞬停検知信号線17が接続されてい
る。この電源瞬停検知信号VTDはttAが瞬時停電を
起こした場合、電源電圧V。
回路の構成を示す回路図である。図において1はDRA
M、 SRA?I、E”PROM等の半導体記憶装置で
あり、該半導体記憶装置lは電源端子VCC、アドレス
端子TA1コントロール端子Tc及びデータ入出力端子
T。にて端末機100と着脱可能となっている。端末機
100は図示しないCPLI及び該CPUと半導体記憶
装置1とのインタフェイス回路110を備えている。イ
ンクフェイス回路110において図示しない電源から電
源電圧■。が入力される電源入力線11は電#電圧■、
を接/断するトランジスタ2のエミッタ及びブリーダ抵
抗3を介してトランジスタ2のベースに接続されている
。プリーダ抵抗3はトランジスタ2のベース電位を電源
電圧■、に上げるものである。また電源及びバスを制御
する電源/バス制御信号WBCが入力される制御信号線
18はAND回路9aの一端に接続され、その他端には
電源が瞬停を起こした場合に変化する電源瞬停検知信号
VTDが人力される瞬停検知信号線17が接続されてい
る。この電源瞬停検知信号VTDはttAが瞬時停電を
起こした場合、電源電圧V。
が規定電圧以下のとき“L″となり、それ以外のとき“
H”となる。AND回路9aの出力端子はバッファ10
の入力端子遅延用抵抗23の一端及びAND回路9bの
一端に夫々接続されている。またバッファ10の出力端
子はインバータ6の入力端子に接続されている。
H”となる。AND回路9aの出力端子はバッファ10
の入力端子遅延用抵抗23の一端及びAND回路9bの
一端に夫々接続されている。またバッファ10の出力端
子はインバータ6の入力端子に接続されている。
インバータ6の出力端子はベース抵抗4を介してトラン
ジスタ2のベースに接続されている。ベース抵抗4はト
ランジスタ2のベース電流を制御するものである。トラ
ンジスタ2のコレクタは半導体記憶装置1の電源端子V
CCに接続されており、その中間ノードには一端を接地
した入力抵抗5の他端が接続されている。この入力抵抗
5はトランジスタ2が遮断したときの半導体記憶装置1
への入力インピーダンスを定めるためのものである。
ジスタ2のベースに接続されている。ベース抵抗4はト
ランジスタ2のベース電流を制御するものである。トラ
ンジスタ2のコレクタは半導体記憶装置1の電源端子V
CCに接続されており、その中間ノードには一端を接地
した入力抵抗5の他端が接続されている。この入力抵抗
5はトランジスタ2が遮断したときの半導体記憶装置1
への入力インピーダンスを定めるためのものである。
遅延用抵抗23の他端はバッファ25の入力端子に接続
され、その中間ノードには一端を接地した遅延用コンデ
ンサ24の他端が接続されている。バッファ25の出力
端子はAND回路9bの他端に接続されている。以上の
遅延用抵抗23、遅延用コンデンサ24及びバッファ2
5にて電源/バス制御信号VBCの立上り時間を遅らせ
る遅延手段たる遅延回路22が構成される。この回路2
2の遅延量は遅延用コンデンサ24の時定数により定ま
る。
され、その中間ノードには一端を接地した遅延用コンデ
ンサ24の他端が接続されている。バッファ25の出力
端子はAND回路9bの他端に接続されている。以上の
遅延用抵抗23、遅延用コンデンサ24及びバッファ2
5にて電源/バス制御信号VBCの立上り時間を遅らせ
る遅延手段たる遅延回路22が構成される。この回路2
2の遅延量は遅延用コンデンサ24の時定数により定ま
る。
AND回路9bは電源/バス制御信号WBCとその遅延
信号との論理積により立下り時間を遅延させないだめの
ものであり、その出力端子は3ステート単方向バンフア
(以下バッファという)7及び3ステート双方向バツフ
ア(以下バッファ)8の各ゲート端子G、Gに接続され
ている。
信号との論理積により立下り時間を遅延させないだめの
ものであり、その出力端子は3ステート単方向バンフア
(以下バッファという)7及び3ステート双方向バツフ
ア(以下バッファ)8の各ゲート端子G、Gに接続され
ている。
バッファ7はアドレスデータADDを入力するアドレス
端子TAに接続されたアドレスバス13及びコントロー
ルデータCTDを入力するコントロール端子T、に接続
されたコントロールバス14に介装され、アドレスデー
タADD及びコントロールデータCTDの入力を電源/
バス制御信号WBCに応じて接/断制御する。またバッ
ファ8はデータ信号DTSの入出力を行うデータ入出力
端子TDに接続されたデータバス15に介装され、デー
タ信号DTSの入出力を電源/バス制御信号VBCに応
じて接/断制御する。またバッファ8の方向切換端子D
IRには方向切換信号線16が接続され、そこにリード
ライト信号R/Wが与えられ、半導体記憶装置1のリー
ド/ライトに応じてバッファの方向が切換えられる。
端子TAに接続されたアドレスバス13及びコントロー
ルデータCTDを入力するコントロール端子T、に接続
されたコントロールバス14に介装され、アドレスデー
タADD及びコントロールデータCTDの入力を電源/
バス制御信号WBCに応じて接/断制御する。またバッ
ファ8はデータ信号DTSの入出力を行うデータ入出力
端子TDに接続されたデータバス15に介装され、デー
タ信号DTSの入出力を電源/バス制御信号VBCに応
じて接/断制御する。またバッファ8の方向切換端子D
IRには方向切換信号線16が接続され、そこにリード
ライト信号R/Wが与えられ、半導体記憶装置1のリー
ド/ライトに応じてバッファの方向が切換えられる。
このように構成された従来のインタフェイス回路110
における動作タイミングを以下に説明する。
における動作タイミングを以下に説明する。
第2図は本発明のインタフェイス回路110の動作タイ
ミングチャートである。
ミングチャートである。
本発明の半導体記憶装置のインタフェイス回路110に
おいて、いま、電源/バス制御信号WBCのレベルを“
L”としたうえで端末機100の電源を正常に立上げる
と、電源電圧VCが規定値以上になるため、電源瞬停検
知信号νTDが“H”レベルとなる。しかし電源/バス
制御信号WBCが“L″であるため、AND回路9aの
出力は“L”である。
おいて、いま、電源/バス制御信号WBCのレベルを“
L”としたうえで端末機100の電源を正常に立上げる
と、電源電圧VCが規定値以上になるため、電源瞬停検
知信号νTDが“H”レベルとなる。しかし電源/バス
制御信号WBCが“L″であるため、AND回路9aの
出力は“L”である。
従ってインバータ6の出力は“H”となるためトランジ
スタ2は非導通のままである。一方AND回路9aの出
力が“L”であるから、AND回路9bの出力も“L”
となるため、バッファ7.8はディスエイプル状態を維
持する。この状態では端末機100は半導体記憶装置1
とのアクセスが禁止される。
スタ2は非導通のままである。一方AND回路9aの出
力が“L”であるから、AND回路9bの出力も“L”
となるため、バッファ7.8はディスエイプル状態を維
持する。この状態では端末機100は半導体記憶装置1
とのアクセスが禁止される。
次に半導体記憶装置1とアクセスを行うために電源/バ
ス制御信号WBCを“H”に立上げる(第2図(a))
。そうするとAND回路9aの出力は“H”となり、イ
ンバータ6の出力は“L”となる。
ス制御信号WBCを“H”に立上げる(第2図(a))
。そうするとAND回路9aの出力は“H”となり、イ
ンバータ6の出力は“L”となる。
従って、ブリーダ抵抗3を介し、ベース電流が流れ、ト
ランジスタ2を導通させる。従って電源電圧■。′が電
源端子Vccに供給される。一方、へND回路9aの出
力はAND回路9b及び遅延回路22にも与えられるが
、遅延回路22の出力DDは遅延時間も、後に“H”レ
ベルとなるため、AND回路9bの出力であるゲート制
御信号は1.後“H”レベルとなる。従ってトランジス
タ2が先に導通し、電源電圧Vc′を供給し、次にバッ
ファ7.8が導通し、各バス信号ADD’ 、CTD’
、DTS’が各端子TA。
ランジスタ2を導通させる。従って電源電圧■。′が電
源端子Vccに供給される。一方、へND回路9aの出
力はAND回路9b及び遅延回路22にも与えられるが
、遅延回路22の出力DDは遅延時間も、後に“H”レ
ベルとなるため、AND回路9bの出力であるゲート制
御信号は1.後“H”レベルとなる。従ってトランジス
タ2が先に導通し、電源電圧Vc′を供給し、次にバッ
ファ7.8が導通し、各バス信号ADD’ 、CTD’
、DTS’が各端子TA。
Tc 、Toに供給される。ここで遅延時間t、はトラ
ンジスタ2が導通し、電源電圧■cが供給されたのちに
バス13.14.15が導通するように十分な時間をと
る(t+>tz)。
ンジスタ2が導通し、電源電圧■cが供給されたのちに
バス13.14.15が導通するように十分な時間をと
る(t+>tz)。
次に電源/バス制御信号WBCを“L”レベルにした場
合を説明する。電源/バス制御信号WBCをL″とした
場合、AND回路9aの出力は“L″となり、従ってA
ND回路9bの作用によりゲート制御信号もただちに“
L”レベルとなり、バッファ7゜8は遮断される。この
とき遅延回路22の作用によりその出力DDが“L”に
なる時間も遅れるがAND回路9bの作用により無視さ
れる。他方AND回路9aの出力が“L”になるとイン
バータ6の出力は“H”となり、トランジスタ2は遮断
される。トランジスタ2が遮断するのは第1図の回路構
成から明らかなようにバッファ7.8より遅れる。
合を説明する。電源/バス制御信号WBCをL″とした
場合、AND回路9aの出力は“L″となり、従ってA
ND回路9bの作用によりゲート制御信号もただちに“
L”レベルとなり、バッファ7゜8は遮断される。この
とき遅延回路22の作用によりその出力DDが“L”に
なる時間も遅れるがAND回路9bの作用により無視さ
れる。他方AND回路9aの出力が“L”になるとイン
バータ6の出力は“H”となり、トランジスタ2は遮断
される。トランジスタ2が遮断するのは第1図の回路構
成から明らかなようにバッファ7.8より遅れる。
すなわち、第2図に示すように電′tA/バス制御信号
WBCを“H”にした場合、最初に電源入力線11が導
通し、半導体記憶装置1に電源電圧■。が供給され、t
1時間遅れて各バス13.14.15が導通し、夫々の
データADD’ 、CTD’ 、DTS’が供給される
。また、電源/バス制御信号WBCを“L″にした場合
は、最初に各バス13.14.15が遮断されて各デー
タADD’ 、CTD’ 、DTS’の供給が停止され
、遅れて電源入力線11が遮断され電源電圧■。′の供
給が停止される。また電源/バス制御信号WBCが“H
”の状態で端末機100の電源に瞬時停電が発生した場
合も、同様の作用により先ずバッファ8により各バス1
3.14.15が遮断され、遅れてトランジスタ2によ
り信号入力線11が遮断される。従って半導体記憶装置
には正常なシーケンスで電源と入出力バスとが接/断さ
れるため内部の半導体集積回路はラッチアップや誤動作
を生じることがなく、また劣化、破壊することは無い。
WBCを“H”にした場合、最初に電源入力線11が導
通し、半導体記憶装置1に電源電圧■。が供給され、t
1時間遅れて各バス13.14.15が導通し、夫々の
データADD’ 、CTD’ 、DTS’が供給される
。また、電源/バス制御信号WBCを“L″にした場合
は、最初に各バス13.14.15が遮断されて各デー
タADD’ 、CTD’ 、DTS’の供給が停止され
、遅れて電源入力線11が遮断され電源電圧■。′の供
給が停止される。また電源/バス制御信号WBCが“H
”の状態で端末機100の電源に瞬時停電が発生した場
合も、同様の作用により先ずバッファ8により各バス1
3.14.15が遮断され、遅れてトランジスタ2によ
り信号入力線11が遮断される。従って半導体記憶装置
には正常なシーケンスで電源と入出力バスとが接/断さ
れるため内部の半導体集積回路はラッチアップや誤動作
を生じることがなく、また劣化、破壊することは無い。
次に制御信号線18の接続例を説明する。第3図及び第
4図は制御信号線18の接続例を示す回路図であり、他
の構成は第1図と同様である。
4図は制御信号線18の接続例を示す回路図であり、他
の構成は第1図と同様である。
半導体記憶装置1と端末@100間の接続用の端子にお
いて最も短い端子26a、26b(但しこの端子26a
。
いて最も短い端子26a、26b(但しこの端子26a
。
26bは半導体記憶装置1内で接続される)の一方の端
子26bを制御信号線18に接続する場合を第3図に示
し、この場合、端末機100に電源電圧■。、各バスデ
ータADD、CTD、DTSが供給された状態で半導体
記憶装置1を着脱した場合でも半導体記憶装置1に対し
て正常なシーケンスで電源及び入出力バスを接/断する
ことができる。
子26bを制御信号線18に接続する場合を第3図に示
し、この場合、端末機100に電源電圧■。、各バスデ
ータADD、CTD、DTSが供給された状態で半導体
記憶装置1を着脱した場合でも半導体記憶装置1に対し
て正常なシーケンスで電源及び入出力バスを接/断する
ことができる。
第4図はスイッチ28を介し、制御信号線18に接続し
た例を示す。スイッチ28を接/断することにより半導
体記憶装置1の電源、入出力バスを接/断することがで
きる。−船釣に端末機1000適当な場所(例えば挿入
口内)にスイッチ28を設け、半導体記憶装置1を着脱
する際に自動的にスイッチ2Bがオンオフするようにす
る。これらの接続により電源/バス制御信号VBCを半
導体記憶装置1の着脱に応じて自動的に供給し、電源、
入出力バスの接/断制御を自動的に行える。
た例を示す。スイッチ28を接/断することにより半導
体記憶装置1の電源、入出力バスを接/断することがで
きる。−船釣に端末機1000適当な場所(例えば挿入
口内)にスイッチ28を設け、半導体記憶装置1を着脱
する際に自動的にスイッチ2Bがオンオフするようにす
る。これらの接続により電源/バス制御信号VBCを半
導体記憶装置1の着脱に応じて自動的に供給し、電源、
入出力バスの接/断制御を自動的に行える。
(発明の効果〕
以上説明したとおり、本発明においては、電源接/断用
の制御信号を遅延手段にて遅延させ、それを人出力バス
接/断用の制御信号に用いているので、確実に電源が供
給された後にバス信号が半導体記憶装置に供給されると
いう最適な手順で電源及びバス信号が供給できる。これ
により半導体記憶装置のラッチアップを防止でき、ラッ
チアップによる劣化及び破壊を防止でき、安全に半導体
記憶装置の電源/バス制御を行えるようになる等優れた
効果を奏する。
の制御信号を遅延手段にて遅延させ、それを人出力バス
接/断用の制御信号に用いているので、確実に電源が供
給された後にバス信号が半導体記憶装置に供給されると
いう最適な手順で電源及びバス信号が供給できる。これ
により半導体記憶装置のラッチアップを防止でき、ラッ
チアップによる劣化及び破壊を防止でき、安全に半導体
記憶装置の電源/バス制御を行えるようになる等優れた
効果を奏する。
第1図は本発明に係る半導体記憶装置用インタフェイス
回路の構成を示す回路図、第2図は本発明のインクフェ
イス回路の動作タイミングチャート、第3図、第4図は
制御信号線の接続例を示す回路図、第5図は従来の半導
体記憶装置用インクフェイス回路の構成を示す回路図、
第6図は従来のインタフェイス回路の動作タイミングチ
ャートである。 1・・・半導体記憶装置 2・・・トランジスタ 7・
・・3ステート単方向バツフア 8・・・3ステート双
方向バツフア 9b・・・AND回路 11・・・電源
入力線13・・・アドレスバス 14・・・コントロー
ルバス15・・・データバス 18・・・制御信号線
22・・・遅延回路なお、図中、同一符号は同一、又は
相当部分を示す。 代理人 大 岩 増 雄 第 図 26a 第 図 第 図 第 平成 3年 2月27日
回路の構成を示す回路図、第2図は本発明のインクフェ
イス回路の動作タイミングチャート、第3図、第4図は
制御信号線の接続例を示す回路図、第5図は従来の半導
体記憶装置用インクフェイス回路の構成を示す回路図、
第6図は従来のインタフェイス回路の動作タイミングチ
ャートである。 1・・・半導体記憶装置 2・・・トランジスタ 7・
・・3ステート単方向バツフア 8・・・3ステート双
方向バツフア 9b・・・AND回路 11・・・電源
入力線13・・・アドレスバス 14・・・コントロー
ルバス15・・・データバス 18・・・制御信号線
22・・・遅延回路なお、図中、同一符号は同一、又は
相当部分を示す。 代理人 大 岩 増 雄 第 図 26a 第 図 第 図 第 平成 3年 2月27日
Claims (1)
- (1)半導体記憶装置に電源を供給する電源入力線を、
制御信号に応じて接/断制御する電源制御手段と、該電
源制御手段より高速動作し、前記半導体記憶装置に接続
される入出力バスを前記制御信号に応じて接/断制御す
るバス制御手段とを備えた半導体記憶装置用インタフェ
イス回路において、 前記制御信号を前記電源制御手段とバス制 御手段との動作速度差に関連して遅延させる遅延手段と
、 遅延された制御信号を前記バス制御手段に 与える手段と を備えることを特徴とする半導体記憶装置 用インタフェイス回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2231123A JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
EP19910307374 EP0473316A3 (en) | 1990-08-30 | 1991-08-09 | Interface circuit for semiconductor memory device |
US07/744,749 US5192883A (en) | 1990-08-30 | 1991-08-14 | Interface circuit for semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2231123A JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04111011A true JPH04111011A (ja) | 1992-04-13 |
JPH07104746B2 JPH07104746B2 (ja) | 1995-11-13 |
Family
ID=16918646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2231123A Expired - Lifetime JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5192883A (ja) |
EP (1) | EP0473316A3 (ja) |
JP (1) | JPH07104746B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279348A (ja) * | 2005-03-28 | 2006-10-12 | Matsushita Electric Works Ltd | 信号処理装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07287628A (ja) * | 1994-04-18 | 1995-10-31 | Fujitsu Ltd | ドライブの活性挿抜装置 |
JPH1079193A (ja) * | 1996-07-11 | 1998-03-24 | Toshiba Microelectron Corp | 半導体装置 |
US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
JPS60153223A (ja) * | 1984-01-20 | 1985-08-12 | Ricoh Co Ltd | 入力バツフア回路 |
US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
US4882506A (en) * | 1986-09-17 | 1989-11-21 | Advanced Micro Devices, Inc. | Low voltage and low power detector circuits |
JP2511950B2 (ja) * | 1987-03-27 | 1996-07-03 | 三菱電機株式会社 | インタ−フエイス回路 |
JPH0754450B2 (ja) * | 1989-11-13 | 1995-06-07 | 三菱電機株式会社 | 半導体記憶装置のインターフェイス回路 |
JPH03201289A (ja) * | 1989-12-27 | 1991-09-03 | Internatl Business Mach Corp <Ibm> | 半導体モジユールのための入力信号リドライバ |
US5016219A (en) * | 1990-02-12 | 1991-05-14 | Vlsi Technology, Inc. | Computer memory write protection circuit |
-
1990
- 1990-08-30 JP JP2231123A patent/JPH07104746B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-09 EP EP19910307374 patent/EP0473316A3/en not_active Withdrawn
- 1991-08-14 US US07/744,749 patent/US5192883A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279348A (ja) * | 2005-03-28 | 2006-10-12 | Matsushita Electric Works Ltd | 信号処理装置 |
Also Published As
Publication number | Publication date |
---|---|
US5192883A (en) | 1993-03-09 |
JPH07104746B2 (ja) | 1995-11-13 |
EP0473316A3 (en) | 1994-11-23 |
EP0473316A2 (en) | 1992-03-04 |
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