JPH0754450B2 - 半導体記憶装置のインターフェイス回路 - Google Patents
半導体記憶装置のインターフェイス回路Info
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- JPH0754450B2 JPH0754450B2 JP1295703A JP29570389A JPH0754450B2 JP H0754450 B2 JPH0754450 B2 JP H0754450B2 JP 1295703 A JP1295703 A JP 1295703A JP 29570389 A JP29570389 A JP 29570389A JP H0754450 B2 JPH0754450 B2 JP H0754450B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主として携帯型半導体記憶装置に供給する電源
及び入，出力信号用のインターフェイス回路に関する。
及び入，出力信号用のインターフェイス回路に関する。
第３図は従来の携帯型半導体記憶装置のインターフェイ
ス回路のブロック図であり、図中１は携帯型半導体記憶
装置、40はインターフェイス回路を示している。携帯型
半導体記憶装置１はスタチックラム（RAM）２を備えて
おり、その端子CEにはカードイネーブル信号線29がイン
ターフェイス回路40の単方向バッファ41、信号線16、３
ステート単方向バッファ３を介して、またスタチックラ
ム２のADRESS,OE,WE端子には入力バス30がインターフェ
イス回路40の単方向バッファ群42、入力バス17、３ステ
ート単方向バッファ群４を介して、更にスタチックラム
２のDATA端子には入出力バス31がインターフェイス回路
40の双方向バッファ群43、入出力バス18、３ステート双
方向バッファ群５を介して夫々接続されており、スタチ
ックラム２にアクセスし、スタチックラム２に対する書
込み、これからの読出しを行い得るようになっている。
ス回路のブロック図であり、図中１は携帯型半導体記憶
装置、40はインターフェイス回路を示している。携帯型
半導体記憶装置１はスタチックラム（RAM）２を備えて
おり、その端子CEにはカードイネーブル信号線29がイン
ターフェイス回路40の単方向バッファ41、信号線16、３
ステート単方向バッファ３を介して、またスタチックラ
ム２のADRESS,OE,WE端子には入力バス30がインターフェ
イス回路40の単方向バッファ群42、入力バス17、３ステ
ート単方向バッファ群４を介して、更にスタチックラム
２のDATA端子には入出力バス31がインターフェイス回路
40の双方向バッファ群43、入出力バス18、３ステート双
方向バッファ群５を介して夫々接続されており、スタチ
ックラム２にアクセスし、スタチックラム２に対する書
込み、これからの読出しを行い得るようになっている。
13は外部電源に繋がる給電線であり、携帯型半導体記憶
装置１内において電圧検出器７に接続されると共に、ト
ランジスタ６を介在させて内部電源である電池８に繋が
る給電線14に接続されている。
装置１内において電圧検出器７に接続されると共に、ト
ランジスタ６を介在させて内部電源である電池８に繋が
る給電線14に接続されている。
給電線13は図面には表れていないが単方向バッファ41、
単方向バッファ群42、双方向バッファ群43へも給電を行
うようになっている。一方給電線14は電池８を備え、こ
の電池８と前記トランジスタ６との間に電流制限抵抗
９、逆充電防止ダイオード10が直列に設けられ、またこ
れらと並列にコンデンサ11が設けられている。そして給
電線14はスタチックラム２の記憶保持のため、スタチッ
クラム２、３ステート単方向バッファ３、３ステート単
方向バッファ群４、及び３ステート双方向バッファ群５
にも接続されると共に、プルアップ抵抗12を介してスタ
チックラム２のCE端子に接続されている。トランジスタ
６はベースが電圧検出回路７に、またエミッタが前記給
電線13に、更にコレクタが給電線14に接続されている。
電圧検出回路７は給電線13の外部電源電圧をトランジス
タ６のベースに印加し、この電圧が予め定められた閾値
電圧V1を越えるとトランジスタ６はオン状態となり、給
電線13がトランジスタ６を介して給電線14に接続される
と共に、電圧検出回路７からは各３ステート単方向バッ
ファ３、３ステート単方向バッファ群４、３ステート双
方向バッファ群５にハイレベル“H"の信号を出力し、こ
れらバッファ群3,バッファ群4,5をイネーブル状態とす
る。また給電線13の電圧が閾値V1に達しないときはトラ
ンジスタ６はオフ状態となると共に、バッファ３、バッ
ファ群4,5にローレベル“L"の信号を出力し、これらを
ディセーブル状態とするようになっている。トランジス
タ６がオンの状態のとき、即ちバッファ３、バッファ群
4,5がイネーブル状態になっているときはインターフェ
イス回路40の単方向バッファ41、単方向バッファ群42、
双方向バッファ群43も給電線13からの給電によりイネー
ブル状態になっており、端末機はカードイネーブル信号
線、入力バネ31,入出力バス31を介して携帯型半導体記
憶装置１のスタチックラム２にアクセス可能となる。
単方向バッファ群42、双方向バッファ群43へも給電を行
うようになっている。一方給電線14は電池８を備え、こ
の電池８と前記トランジスタ６との間に電流制限抵抗
９、逆充電防止ダイオード10が直列に設けられ、またこ
れらと並列にコンデンサ11が設けられている。そして給
電線14はスタチックラム２の記憶保持のため、スタチッ
クラム２、３ステート単方向バッファ３、３ステート単
方向バッファ群４、及び３ステート双方向バッファ群５
にも接続されると共に、プルアップ抵抗12を介してスタ
チックラム２のCE端子に接続されている。トランジスタ
６はベースが電圧検出回路７に、またエミッタが前記給
電線13に、更にコレクタが給電線14に接続されている。
電圧検出回路７は給電線13の外部電源電圧をトランジス
タ６のベースに印加し、この電圧が予め定められた閾値
電圧V1を越えるとトランジスタ６はオン状態となり、給
電線13がトランジスタ６を介して給電線14に接続される
と共に、電圧検出回路７からは各３ステート単方向バッ
ファ３、３ステート単方向バッファ群４、３ステート双
方向バッファ群５にハイレベル“H"の信号を出力し、こ
れらバッファ群3,バッファ群4,5をイネーブル状態とす
る。また給電線13の電圧が閾値V1に達しないときはトラ
ンジスタ６はオフ状態となると共に、バッファ３、バッ
ファ群4,5にローレベル“L"の信号を出力し、これらを
ディセーブル状態とするようになっている。トランジス
タ６がオンの状態のとき、即ちバッファ３、バッファ群
4,5がイネーブル状態になっているときはインターフェ
イス回路40の単方向バッファ41、単方向バッファ群42、
双方向バッファ群43も給電線13からの給電によりイネー
ブル状態になっており、端末機はカードイネーブル信号
線、入力バネ31,入出力バス31を介して携帯型半導体記
憶装置１のスタチックラム２にアクセス可能となる。
またこの状態においては給電線14の電位は、電池８の電
位よりも高いため、電池８が消耗されることはなく、ま
た逆充電防止ダイオード10のため電池８に電流が流れる
ことはない。
位よりも高いため、電池８が消耗されることはなく、ま
た逆充電防止ダイオード10のため電池８に電流が流れる
ことはない。
一方トランジスタ６がオフの状態のとき、即ちバッファ
3,バッファ群4,5がディセーブル状態のときは給電線14
には電池８の電圧が印加され、スタチックラム２のCE端
子はプルアップされた状態となっており、スタチックラ
ム２の記憶データは保存されることとなる。
3,バッファ群4,5がディセーブル状態のときは給電線14
には電池８の電圧が印加され、スタチックラム２のCE端
子はプルアップされた状態となっており、スタチックラ
ム２の記憶データは保存されることとなる。
ところでこのような従来のインターフェイス回路におい
ては、給電線13に対する外部電源の接続又は遮断時にお
ける給電線13,14の電圧は次のように推移する。
ては、給電線13に対する外部電源の接続又は遮断時にお
ける給電線13,14の電圧は次のように推移する。
第４図は外部電源が給電線13に接続されている状態から
遮断された直後の状態における電圧の推移を示す説明図
であり、横軸方向に時間を、縦軸方向に電圧をとって示
してある。
遮断された直後の状態における電圧の推移を示す説明図
であり、横軸方向に時間を、縦軸方向に電圧をとって示
してある。
いま、外部電源が給電線13に接続されている状態でこれ
を遮断したものとすると、給電線13の電圧はその後緩や
かに降下する。電圧が閾値電圧V1以下に迄降下するとト
ランジスタ６がオフ状態になり、先ずコンデンサ11が放
電し、この放電特性に応じた電位で推移した後、電池８
の電圧に向けて降下してゆくが、この過程でカードイネ
ーブル信号線16、入力バス17、入出力バス18の電圧は給
電線13の降下特性に従って降下するから、その電圧が所
定電圧値を横切ったときバッファ3,バッファ群4,5に瞬
時電流が流れ、電流制限抵抗９の抵抗値Ｒに電圧降下
（Ｒ・Ｉ）を発生させる。これによって給電線14の電圧
はこの電圧降下分だけ降下し、この電圧がスタチックラ
ム２の記憶保持に必要な電圧以下となると記憶内容の維
持が保証されないこととなるという問題があった。
を遮断したものとすると、給電線13の電圧はその後緩や
かに降下する。電圧が閾値電圧V1以下に迄降下するとト
ランジスタ６がオフ状態になり、先ずコンデンサ11が放
電し、この放電特性に応じた電位で推移した後、電池８
の電圧に向けて降下してゆくが、この過程でカードイネ
ーブル信号線16、入力バス17、入出力バス18の電圧は給
電線13の降下特性に従って降下するから、その電圧が所
定電圧値を横切ったときバッファ3,バッファ群4,5に瞬
時電流が流れ、電流制限抵抗９の抵抗値Ｒに電圧降下
（Ｒ・Ｉ）を発生させる。これによって給電線14の電圧
はこの電圧降下分だけ降下し、この電圧がスタチックラ
ム２の記憶保持に必要な電圧以下となると記憶内容の維
持が保証されないこととなるという問題があった。
第５図はIC等の各種半導体素子における入力電圧と電源
電流との関係を示すグラフであり、このグラフから明ら
かな如く、入力電圧は0V,Vccとの中間の値をとったとき
大きな電源電流が生じることが解る。
電流との関係を示すグラフであり、このグラフから明ら
かな如く、入力電圧は0V,Vccとの中間の値をとったとき
大きな電源電流が生じることが解る。
本発明はかかる事情に鑑みなされたものであって、その
目的とするところは、外部電源の接続，遮断時における
内部電源電圧の瞬時降下を抑制し、高い信頼性が得られ
る半導体記憶装置のインターフェイス回路を提供するに
ある。
目的とするところは、外部電源の接続，遮断時における
内部電源電圧の瞬時降下を抑制し、高い信頼性が得られ
る半導体記憶装置のインターフェイス回路を提供するに
ある。
本発明に係る半導体記憶装置のインターフェイス回路
は、メモリに対する書込み，読出し用電源の電圧が、閾
値電圧V1に達したか否かを検出する第１の電圧検出回路
を備えた半導体記憶装置に、前記メモリの書込み，読出
しのためのイネーブル信号線，入力バス，入出力バスを
繋ぐインターフェイス回路において、前記閾値電圧V1よ
りも低い閾値電圧V2が設定され、前記メモリに対する書
込み，読出し用電源の電圧が、前記閾値電圧V2に達した
か否かを検出する第２の電圧検出回路と、閾値電圧V2よ
り低い場合は所定の電位を選択し、前記閾値電圧V2に達
した場合は前記イネーブル信号線を選択する第１の選択
回路と、前記閾値電圧V1よりも高い閾値電圧V3が設定さ
れ、前記メモリに対する書込み，読出し用電源の電圧
が、前記閾値電圧V3に達したか否かを検出する第３の電
圧検出回路と、閾値電圧V3より低い場合は前記所定の電
位を選択し、閾値電圧V3に達した場合は前記入力バス及
び入出力バスを選択する第２及び第３の選択回路とを具
備することを特徴とする。
は、メモリに対する書込み，読出し用電源の電圧が、閾
値電圧V1に達したか否かを検出する第１の電圧検出回路
を備えた半導体記憶装置に、前記メモリの書込み，読出
しのためのイネーブル信号線，入力バス，入出力バスを
繋ぐインターフェイス回路において、前記閾値電圧V1よ
りも低い閾値電圧V2が設定され、前記メモリに対する書
込み，読出し用電源の電圧が、前記閾値電圧V2に達した
か否かを検出する第２の電圧検出回路と、閾値電圧V2よ
り低い場合は所定の電位を選択し、前記閾値電圧V2に達
した場合は前記イネーブル信号線を選択する第１の選択
回路と、前記閾値電圧V1よりも高い閾値電圧V3が設定さ
れ、前記メモリに対する書込み，読出し用電源の電圧
が、前記閾値電圧V3に達したか否かを検出する第３の電
圧検出回路と、閾値電圧V3より低い場合は前記所定の電
位を選択し、閾値電圧V3に達した場合は前記入力バス及
び入出力バスを選択する第２及び第３の選択回路とを具
備することを特徴とする。
本発明にあってはこれによって、各選択回路と半導体記
憶装置とを結ぶ信号線は所定電位に維持され、過渡的な
電圧は瞬時的で、内部電源電圧の瞬時降下は生じない。
憶装置とを結ぶ信号線は所定電位に維持され、過渡的な
電圧は瞬時的で、内部電源電圧の瞬時降下は生じない。
以下本発明をその実施例を示す図面に基づき具体的に説
明する。
明する。
第１図は本発明に係る携帯型半導体記憶装置のインター
フェイス回路（以下本発明回路という）のブロック図で
あり、図中１は携帯型半導体記憶装置、20はインターフ
ェイス回路を示している。携帯型半導体記憶装置20は従
来装置と同様にスタチックラム２、３ステート単方向バ
ッファ３、３ステート単方向バッファ群４、３ステート
双方向バッファ群５及びトランジスタ６、第１の電圧検
出回路７等を備えている。またインターフェイス回路20
は、第２の電圧検出回路21,第３の電圧検出回路22、第
１の選択回路23,第2,第３の選択回路群24,25等を備えて
いる。
フェイス回路（以下本発明回路という）のブロック図で
あり、図中１は携帯型半導体記憶装置、20はインターフ
ェイス回路を示している。携帯型半導体記憶装置20は従
来装置と同様にスタチックラム２、３ステート単方向バ
ッファ３、３ステート単方向バッファ群４、３ステート
双方向バッファ群５及びトランジスタ６、第１の電圧検
出回路７等を備えている。またインターフェイス回路20
は、第２の電圧検出回路21,第３の電圧検出回路22、第
１の選択回路23,第2,第３の選択回路群24,25等を備えて
いる。
携帯型半導体記憶装置１のスタチックラム２におけるCE
端子にはインターフェイス回路20における選択回路23が
信号線16及び３ステート単方向バッファ３を介して接続
され、またスタチックラム２のADRESS,OE,WE端子にはイ
ンターフェイス回路20の選択回路群24が入力バス17、３
ステート単方向バッファ群４を介して接続され、更にス
タチックラム２のDATA端子にはインターフェイス回路20
の選択回路群25が入出力バス18及び３ステート双方向バ
ッファ群５を介して接続されている。
端子にはインターフェイス回路20における選択回路23が
信号線16及び３ステート単方向バッファ３を介して接続
され、またスタチックラム２のADRESS,OE,WE端子にはイ
ンターフェイス回路20の選択回路群24が入力バス17、３
ステート単方向バッファ群４を介して接続され、更にス
タチックラム２のDATA端子にはインターフェイス回路20
の選択回路群25が入出力バス18及び３ステート双方向バ
ッファ群５を介して接続されている。
13は図示しない外部電源からの給電線であり、携帯型半
導体記憶装置１内において並列的にトランジスタ６及び
電圧検出器７に接続されると共に前記トランジスタ６を
介して電池８に繋がる給電線14に接続されている。また
給電線13は、インターフェイス回路20における電圧検出
回路21,22及びカードイネーブル信号線29に接続されて
いる。給電線13とカードイネーブル信号線29との間には
プルアップ抵抗26が介装してある。
導体記憶装置１内において並列的にトランジスタ６及び
電圧検出器７に接続されると共に前記トランジスタ６を
介して電池８に繋がる給電線14に接続されている。また
給電線13は、インターフェイス回路20における電圧検出
回路21,22及びカードイネーブル信号線29に接続されて
いる。給電線13とカードイネーブル信号線29との間には
プルアップ抵抗26が介装してある。
また給電線14は電池８の正極側に電流制限抵抗９、逆充
電防止ダイオード10を介在させると共に、これらと並列
的にノイズを吸収し、或いは瞬断時の電圧降下を防止す
るためのコンデンサ11を介在させて接地されている。ま
た給電線14、携帯型半導体記憶装置１におけるスタチッ
クラム２のＰ端子と、またプルアップ抵抗12を介在させ
てCE端子と接続され、更に３ステート単方向バッファ
３、３ステート単方向バッファ群４及び３ステート双方
向バッファ群５の各Ｐ端子と接続されている。
電防止ダイオード10を介在させると共に、これらと並列
的にノイズを吸収し、或いは瞬断時の電圧降下を防止す
るためのコンデンサ11を介在させて接地されている。ま
た給電線14、携帯型半導体記憶装置１におけるスタチッ
クラム２のＰ端子と、またプルアップ抵抗12を介在させ
てCE端子と接続され、更に３ステート単方向バッファ
３、３ステート単方向バッファ群４及び３ステート双方
向バッファ群５の各Ｐ端子と接続されている。
トランジスタ６はそのゲートが電圧検出器７に、更にエ
ミッタは給電線13に、更にコレクタは給電線14に夫々接
続されており、ベースに電圧検出器７からの印加電圧が
閾値電圧V1に達しないときはトランジスタ６はオフ状態
に、また閾値電圧V1以上の電圧が印加されると、トラン
ジスタ６はオン状態となり給電線13は給電線14と導通状
態となるようにしてある。
ミッタは給電線13に、更にコレクタは給電線14に夫々接
続されており、ベースに電圧検出器７からの印加電圧が
閾値電圧V1に達しないときはトランジスタ６はオフ状態
に、また閾値電圧V1以上の電圧が印加されると、トラン
ジスタ６はオン状態となり給電線13は給電線14と導通状
態となるようにしてある。
トランジスタ６がオン状態となると、給電線14には給電
線13から閾値電圧V1を越える電圧が印加されることとな
り、この電圧は電池８の電圧よりも高く、この間は電池
８は消耗されることがなく、また、逆充電防止ダイオー
ド10によって電池８を損傷することもない。
線13から閾値電圧V1を越える電圧が印加されることとな
り、この電圧は電池８の電圧よりも高く、この間は電池
８は消耗されることがなく、また、逆充電防止ダイオー
ド10によって電池８を損傷することもない。
一方トランジスタ６がオフ状態となると瞬時的にコンデ
ンサ11の放電によって、閾値電圧に近い電圧値に保持さ
れた後、電池８の電圧に向けて降下し、この電池電圧が
プルアップ抵抗12を通じてスタチックラム２のCE端子に
印加され、スタチックラム２の記憶内容が消滅すること
なく保持される。
ンサ11の放電によって、閾値電圧に近い電圧値に保持さ
れた後、電池８の電圧に向けて降下し、この電池電圧が
プルアップ抵抗12を通じてスタチックラム２のCE端子に
印加され、スタチックラム２の記憶内容が消滅すること
なく保持される。
電圧検出器７には予め閾値電圧V1が設定されており、給
電線13の電圧が閾値電圧を越えると、ハイレベルの信号
Ｈを、また閾値電圧V1に達しないときはローレベルの信
号Ｌを、夫々３ステート単方向バッファ３、３ステート
単方向バッファ群４、３ステート双方向バッファ群５に
出力し、これらを夫々イネーブル信号、ディセーブル状
態とするようになっている。
電線13の電圧が閾値電圧を越えると、ハイレベルの信号
Ｈを、また閾値電圧V1に達しないときはローレベルの信
号Ｌを、夫々３ステート単方向バッファ３、３ステート
単方向バッファ群４、３ステート双方向バッファ群５に
出力し、これらを夫々イネーブル信号、ディセーブル状
態とするようになっている。
イネーブル状態になると、カードイネーブル信号線29、
入力バネ（アドレス信号，アウトプットイネーブル信
号，ライトイネーブル信号等）30、入出力バス（データ
信号）31及び接地線とが選択的にスタチックラム２に対
するアクセスが可能となり、入力バス30、入出力バス31
を通じてスタチックラム２に対する書込み，読出しが行
われることとなる。
入力バネ（アドレス信号，アウトプットイネーブル信
号，ライトイネーブル信号等）30、入出力バス（データ
信号）31及び接地線とが選択的にスタチックラム２に対
するアクセスが可能となり、入力バス30、入出力バス31
を通じてスタチックラム２に対する書込み，読出しが行
われることとなる。
一方インターフェイス回路20における電圧検出回路21,2
2は夫々電圧検出レベルとしての閾値電圧V2，V3が夫々
設定されており、これら閾値電圧は電圧検出器７の閾値
電圧V1との間に下記の関係が成立するように設定されて
いる。
2は夫々電圧検出レベルとしての閾値電圧V2，V3が夫々
設定されており、これら閾値電圧は電圧検出器７の閾値
電圧V1との間に下記の関係が成立するように設定されて
いる。
V2＜V1＜V3 電圧検出回路21は給電線13の電圧がV2に達しない状態で
は、ローレベル“L"の信号を、インターフェイス回路20
の選択回路23に出力し、該選択回路23に接地線33を選択
させて、その信号を信号線16に出力させ、また給電線13
の電圧がV2に達するとハイレベル“H"の信号を選択回路
23へ出力し、該選択回路23にカードイネーブル信号線29
を選択させ、その信号を同様に信号線16に出力させるよ
うになっている。
は、ローレベル“L"の信号を、インターフェイス回路20
の選択回路23に出力し、該選択回路23に接地線33を選択
させて、その信号を信号線16に出力させ、また給電線13
の電圧がV2に達するとハイレベル“H"の信号を選択回路
23へ出力し、該選択回路23にカードイネーブル信号線29
を選択させ、その信号を同様に信号線16に出力させるよ
うになっている。
一方電圧検出回路22は給電線13の電圧がV3に達しないと
きは、ローレベル“L"の信号を選択回路群24,25及び動
作可能信号線34へ出力し、また給電線13の電圧がV3に達
したときはハイレベル“H"の信号を同じく選択回路24,2
5及び動作可能信号線34へ出力するようになっている。
選択回路群24は電圧検出回路22からローレベルの信号が
入力されたときは接地線33を選択し、その電位を信号線
17,3ステート単方向バッファ群４を介して、スタチック
ラム２のADRESS,OE,WE端子に出力し、またハイレベルの
信号が入力されたときは入力バス30を選択し、その信号
を入力バス17,3ステート単方向バッファ群４を介して同
じくスタチックラム２のADRESS,OE,WE端子に出力するよ
うになっている。
きは、ローレベル“L"の信号を選択回路群24,25及び動
作可能信号線34へ出力し、また給電線13の電圧がV3に達
したときはハイレベル“H"の信号を同じく選択回路24,2
5及び動作可能信号線34へ出力するようになっている。
選択回路群24は電圧検出回路22からローレベルの信号が
入力されたときは接地線33を選択し、その電位を信号線
17,3ステート単方向バッファ群４を介して、スタチック
ラム２のADRESS,OE,WE端子に出力し、またハイレベルの
信号が入力されたときは入力バス30を選択し、その信号
を入力バス17,3ステート単方向バッファ群４を介して同
じくスタチックラム２のADRESS,OE,WE端子に出力するよ
うになっている。
選択回路25は電圧検出回路22からローレベルの信号が入
力されると接地線33を選択し、その電位を入出力バス1
8,3ステート双方向バッファ５を介してスタチックラム
２のDATA端子に入力させ、またハイレベルの信号が入力
されると入出力バス31を選択し、方向制御信号線32の制
御信号のもとでその信号を入出力バス18、３ステート双
方向バッファ群５通じてスタチックラム２のDATA端子
へ、又はここから入出力バス31側に信号を入，出力する
ようになっている。なお19,32は夫々３ステート双方向
バッファ群5,選択回路群25に対する方向制御信号であ
る。
力されると接地線33を選択し、その電位を入出力バス1
8,3ステート双方向バッファ５を介してスタチックラム
２のDATA端子に入力させ、またハイレベルの信号が入力
されると入出力バス31を選択し、方向制御信号線32の制
御信号のもとでその信号を入出力バス18、３ステート双
方向バッファ群５通じてスタチックラム２のDATA端子
へ、又はここから入出力バス31側に信号を入，出力する
ようになっている。なお19,32は夫々３ステート双方向
バッファ群5,選択回路群25に対する方向制御信号であ
る。
而してこのような本発明回路の動作、特に外部電源の接
続，遮断時における動作について第２図に示すタイミン
グ図と共に説明する。
続，遮断時における動作について第２図に示すタイミン
グ図と共に説明する。
（Ａ）給電線13に対し外部電源を接続するとき〈給電線
13の電圧がV2以下のとき〉 いま給電線13に外部電源を接続すると、給電線13の電圧
は第２図（イ）に示す如く緩やかに立上がるが、この過
程で電圧がV2に達する迄の間は電圧検出器21,22,7から
はいずれもローレベルの信号が出力されるから、選択回
路23、選択回路群24,25はいずれも接地線33を選択し、
夫々信号線16,入力バス17、入出力バス18を介して接地
電位を携帯型半導体記憶装置１のバッファ3,バッファ群
4,5に印加している状態となっている。一方携帯型半導
体記憶装置１の給電線14には電池８の電圧が電流制御抵
抗９、逆充電防止ダイオード10を介して印加されてお
り、給電線14の電圧が瞬時降下することはない。
13の電圧がV2以下のとき〉 いま給電線13に外部電源を接続すると、給電線13の電圧
は第２図（イ）に示す如く緩やかに立上がるが、この過
程で電圧がV2に達する迄の間は電圧検出器21,22,7から
はいずれもローレベルの信号が出力されるから、選択回
路23、選択回路群24,25はいずれも接地線33を選択し、
夫々信号線16,入力バス17、入出力バス18を介して接地
電位を携帯型半導体記憶装置１のバッファ3,バッファ群
4,5に印加している状態となっている。一方携帯型半導
体記憶装置１の給電線14には電池８の電圧が電流制御抵
抗９、逆充電防止ダイオード10を介して印加されてお
り、給電線14の電圧が瞬時降下することはない。
〈給電線13の電圧がV2に達したとき〉 給電線13の電圧がV2に達すると電圧検出器21からハイレ
ベルの信号が出力され、選択回路23はカードイネーブル
信号線29を選択し、第２図（ニ）に示す如くハイレベル
の信号が信号線16に出力し、一方選択回路群24,25はい
ずれも接地線33を選択しており、入力バス17、入出力バ
ス18は接地電位となっているから給電線14の電圧が瞬時
降下することはない。
ベルの信号が出力され、選択回路23はカードイネーブル
信号線29を選択し、第２図（ニ）に示す如くハイレベル
の信号が信号線16に出力し、一方選択回路群24,25はい
ずれも接地線33を選択しており、入力バス17、入出力バ
ス18は接地電位となっているから給電線14の電圧が瞬時
降下することはない。
〈給電線13の電圧がV1に達しないとき〉 給電線13の電圧がV1に達すると電圧検出回路７からハイ
レベルの信号が出力され、トランジスタ６がオン状態と
なり、給電線13は給電線14と導通状態となり、電圧検出
回路７からはハイレベルの信号がバッファ3,及びバッフ
ァ群4,5に出力され、これらをイネーブル状態とする。
レベルの信号が出力され、トランジスタ６がオン状態と
なり、給電線13は給電線14と導通状態となり、電圧検出
回路７からはハイレベルの信号がバッファ3,及びバッフ
ァ群4,5に出力され、これらをイネーブル状態とする。
ところでこの時点においては信号線16にはカードイネー
ブル信号が入力されており、また入力バス17,入出力バ
ス18には接地電位が印加されているから同様に給電線14
の瞬時降下は生じない。
ブル信号が入力されており、また入力バス17,入出力バ
ス18には接地電位が印加されているから同様に給電線14
の瞬時降下は生じない。
〈給電線13の電圧がV3に達したとき〉 給電線13の電圧がV3に達すると、電圧検出回路22からハ
イレベルの信号が出力され、選択回路24,25は夫々入力
バス30,入出力バス31を選択し、その信号が入力バス17,
入出力バス18に入力され、第２図（ハ）に示す如くに動
作領域となり、また信号線16にはカードイネーブル信号
が入力され第２図（ニ）の状態に維持されるから瞬時降
下は生じない。
イレベルの信号が出力され、選択回路24,25は夫々入力
バス30,入出力バス31を選択し、その信号が入力バス17,
入出力バス18に入力され、第２図（ハ）に示す如くに動
作領域となり、また信号線16にはカードイネーブル信号
が入力され第２図（ニ）の状態に維持されるから瞬時降
下は生じない。
（Ｂ）給電線13に対し外部電線を遮断するとき〈給電線
13の電圧ＶがV3＞Ｖ＞V1となったとき〉 給電線13の電圧ＶがV3以下になると電圧検出回路22から
はローレベルの信号が選択回路群24,25に入力され、こ
れら選択回路群24,25は夫々接地線33を選択し信号線17,
18に接地電位が印加され一方選択回路23はカードイネー
ブル信号線29を選択しており信号線16にはハイレベルの
信号が印加されているから瞬時降下は生じない。
13の電圧ＶがV3＞Ｖ＞V1となったとき〉 給電線13の電圧ＶがV3以下になると電圧検出回路22から
はローレベルの信号が選択回路群24,25に入力され、こ
れら選択回路群24,25は夫々接地線33を選択し信号線17,
18に接地電位が印加され一方選択回路23はカードイネー
ブル信号線29を選択しており信号線16にはハイレベルの
信号が印加されているから瞬時降下は生じない。
〈給電線13の電圧ＶがV1＞Ｖ＞V2となったとき〉 給電線13の電圧ＶがV1以下になると、トランジスタ６が
オフ状態になると共に、電圧検出回路７からはローレベ
ルの信号がバッファ３、バッファ群4,5に出力される。
オフ状態になると共に、電圧検出回路７からはローレベ
ルの信号がバッファ３、バッファ群4,5に出力される。
トランジスタ６がオフ状態になると、給電線14の電位は
コンデンサ11の放電特性に応じて変化するが、その後は
電池８の電位に一致する。
コンデンサ11の放電特性に応じて変化するが、その後は
電池８の電位に一致する。
ところでこの過程においては入力バス17,入出力バス18
の電位は接地レベルにあり、また信号線16の電位はカー
ドイネーブル信号の電位に保持されているからバッファ
３、バッファ群4,5への電源電流は非常に小さく、給電
線14の電位を瞬時降下させることはない。
の電位は接地レベルにあり、また信号線16の電位はカー
ドイネーブル信号の電位に保持されているからバッファ
３、バッファ群4,5への電源電流は非常に小さく、給電
線14の電位を瞬時降下させることはない。
〈給電線13の電圧ＶがV2＞Ｖとなったとき〉 給電線13の電位がV2以下になると、電圧検出回路21,22,
7からの信号はいずれもローレベルとなり、選択回路23,
選択回路群24,25は接地線33を選択する。これによって
信号線16,入力バス17,入出力バス18の電位は全て接地レ
ベルとなり給電線14の電位を瞬時降下することはない。
7からの信号はいずれもローレベルとなり、選択回路23,
選択回路群24,25は接地線33を選択する。これによって
信号線16,入力バス17,入出力バス18の電位は全て接地レ
ベルとなり給電線14の電位を瞬時降下することはない。
以上の如く給電線13の立上り，立下り過程において信号
線16,17,18の各電位の変化は、選択回路23,選択回路群2
4,25の切換わり時に生じるが切換わり速度は一瞬（通常
数10ns程度）であるため、この過渡期においては給電線
14には瞬時電圧降下は生じることがなく正常な電圧が印
加され、スタチックラム２の記憶は安全に保持される。
線16,17,18の各電位の変化は、選択回路23,選択回路群2
4,25の切換わり時に生じるが切換わり速度は一瞬（通常
数10ns程度）であるため、この過渡期においては給電線
14には瞬時電圧降下は生じることがなく正常な電圧が印
加され、スタチックラム２の記憶は安全に保持される。
またこの過渡期においてはラッチアップの発生もないか
ら、携帯型半導体記憶装置の半導体の破壊、劣化も防止
し得る。
ら、携帯型半導体記憶装置の半導体の破壊、劣化も防止
し得る。
なお、上述した実施例においては携帯型半導体記憶装置
に適用した場合について説明したが、何らこれに限るも
のではない。またCMOS,TTL,バイポーラ,BiCMOSプロセス
等で１チップに容易に集積できるから１チップの集積回
路として構成してもよい。
に適用した場合について説明したが、何らこれに限るも
のではない。またCMOS,TTL,バイポーラ,BiCMOSプロセス
等で１チップに容易に集積できるから１チップの集積回
路として構成してもよい。
また、前記した実施例においては選択回路23,24,25はい
ずれも接地線33の接地電位を選択肢とした場合について
説明したが、特にこれに限るものではなく、これを同じ
効果を有する所定電位としてもよいことは勿論である。
ずれも接地線33の接地電位を選択肢とした場合について
説明したが、特にこれに限るものではなく、これを同じ
効果を有する所定電位としてもよいことは勿論である。
以上の如く本発明装置にあっては電源の立上り、立下が
り時の過渡期に半導体記憶装置の内部電源の瞬時電圧降
下、並びにラッチアップを確実に防止することが出来て
安全性に優れ高い信頼性が得られるという優れた効果を
奏するものである。
り時の過渡期に半導体記憶装置の内部電源の瞬時電圧降
下、並びにラッチアップを確実に防止することが出来て
安全性に優れ高い信頼性が得られるという優れた効果を
奏するものである。
第１図は本発明回路のブロック図、第２図は同じくタイ
ミング図、第３図は従来のインターフェイス回路のブロ
ック図、第４図は従来回路の内部電源と外部電源との切
換え時の電圧の推移を示す説明図、第５図は同じく電源
電流と入力電圧との一般的な関係を示すグラフである。 １……携帯型半導体記憶装置、２……スタチックラム、
３……３ステート単方向バッファ、４……３ステート単
方向バッファ群、５……３ステート双方向バッファ群、
６……３トランジスタ、７……電圧検出回路、８……電
池、16……カードイネーブル信号線、17……入力バス、
18……入出力バス、21,22……電圧検出回路、23……選
択回路、24,25……選択回路群、33……接地線 なお、図中、同一符号は同一又は相当部分を示す。
ミング図、第３図は従来のインターフェイス回路のブロ
ック図、第４図は従来回路の内部電源と外部電源との切
換え時の電圧の推移を示す説明図、第５図は同じく電源
電流と入力電圧との一般的な関係を示すグラフである。 １……携帯型半導体記憶装置、２……スタチックラム、
３……３ステート単方向バッファ、４……３ステート単
方向バッファ群、５……３ステート双方向バッファ群、
６……３トランジスタ、７……電圧検出回路、８……電
池、16……カードイネーブル信号線、17……入力バス、
18……入出力バス、21,22……電圧検出回路、23……選
択回路、24,25……選択回路群、33……接地線 なお、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】メモリに対する書込み，読出し用電源の電
圧が、閾値電圧V1に達したか否かを検出する第１の電圧
検出回路を備えた半導体記憶装置に、前記メモリの書込
み，読出しのためのイネーブル信号線，入力バス，入出
力バスを繋ぐインターフェイス回路において、 前記閾値電圧V1よりも低い閾値電圧V2が設定され、前記
メモリに対する書込み，読出し用電源の電圧が、前記閾
値電圧V2に達したか否かを検出する第２の電圧検出回路
と、閾値電圧V2より低い場合は所定の電位を選択し、前
記閾値電圧V2に達した場合は前記イネーブル信号線を選
択する第１の選択回路と、前記閾値電圧V1よりも高い閾
値電圧V3が設定され、前記メモリに対する書込み，読出
し用電源の電圧が、前記閾値電圧V3に達したか否かを検
出する第３の電圧検出回路と、閾値電圧V3より低い場合
は前記所定の電位を選択し、閾値電圧V3に達した場合は
前記入力バス及び入出力バスを選択する第２及び第３の
選択回路とを具備することを特徴とする半導体記憶装置
のインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295703A JPH0754450B2 (ja) | 1989-11-13 | 1989-11-13 | 半導体記憶装置のインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295703A JPH0754450B2 (ja) | 1989-11-13 | 1989-11-13 | 半導体記憶装置のインターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154914A JPH03154914A (ja) | 1991-07-02 |
| JPH0754450B2 true JPH0754450B2 (ja) | 1995-06-07 |
Family
ID=17824071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295703A Expired - Lifetime JPH0754450B2 (ja) | 1989-11-13 | 1989-11-13 | 半導体記憶装置のインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754450B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104746B2 (ja) * | 1990-08-30 | 1995-11-13 | 三菱電機株式会社 | 半導体記憶装置用インタフェイス回路 |
| JPH10320087A (ja) * | 1997-05-22 | 1998-12-04 | Fujitsu Ltd | ディスク電源コントロール機能を有する接続ユニット |
-
1989
- 1989-11-13 JP JP1295703A patent/JPH0754450B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03154914A (ja) | 1991-07-02 |
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