JPS6225797Y2 - - Google Patents
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- Publication number
- JPS6225797Y2 JPS6225797Y2 JP19536881U JP19536881U JPS6225797Y2 JP S6225797 Y2 JPS6225797 Y2 JP S6225797Y2 JP 19536881 U JP19536881 U JP 19536881U JP 19536881 U JP19536881 U JP 19536881U JP S6225797 Y2 JPS6225797 Y2 JP S6225797Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- stage
- power source
- inverter
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【考案の詳細な説明】
本考案は、電池バツクアツプされたランダム・
アクセス・メモリのデータ保護回路の改良に関す
るものである。
アクセス・メモリのデータ保護回路の改良に関す
るものである。
近来、さまざまな機器にマイクロコンピユータ
が用いられるようになつた。このマイクロコンピ
ユータシステムでは、各種データは一般にデジタ
ル量としてランダム・アクセス・メモリ（以上
RAMという）に記憶されている。ところが、
RAMに記憶されたデータは、電源を遮断すると
消滅してしまう、そこで、電源遮断時でもRAM
にデータが保持されるような回路が提案されてい
る。
が用いられるようになつた。このマイクロコンピ
ユータシステムでは、各種データは一般にデジタ
ル量としてランダム・アクセス・メモリ（以上
RAMという）に記憶されている。ところが、
RAMに記憶されたデータは、電源を遮断すると
消滅してしまう、そこで、電源遮断時でもRAM
にデータが保持されるような回路が提案されてい
る。
第１図は、その提案された回路の一例を示す図
である。以下にこの回路の構成及び動作を説明す
る。
である。以下にこの回路の構成及び動作を説明す
る。
電源接続時は商用電源から得られた一次電源接
続端子２４より電圧V24（＝＋5.7ボルト）がダイ
オード１２を通してRAM９の電源入力端子２３
に供給され、１次電源遮断時には２次電源の電池
１１より電圧V′24（＝3.7ボルト）がダイオード
１０を通して前記端子２３に供給される。電池１
１は、１次電源接続時には電荷が蓄えられてい
る。出力端子２０は、バイポーラ半導体集積回路
の出力であるため高レベルでも通常３ボルト程度
である。接続点２１は抵抗２と抵抗３で分圧され
ているため出力端子２０での電位をV20、抵抗２
をR2、抵抗３をR3とすると、接続点２１の電位
V21は次式(1)で表わされる。
続端子２４より電圧V24（＝＋5.7ボルト）がダイ
オード１２を通してRAM９の電源入力端子２３
に供給され、１次電源遮断時には２次電源の電池
１１より電圧V′24（＝3.7ボルト）がダイオード
１０を通して前記端子２３に供給される。電池１
１は、１次電源接続時には電荷が蓄えられてい
る。出力端子２０は、バイポーラ半導体集積回路
の出力であるため高レベルでも通常３ボルト程度
である。接続点２１は抵抗２と抵抗３で分圧され
ているため出力端子２０での電位をV20、抵抗２
をR2、抵抗３をR3とすると、接続点２１の電位
V21は次式(1)で表わされる。
V21＝Ｒ３／Ｒ２＋Ｒ３V20 …(1)
接続点２１が約１ボルト程度になると、トラン
ジスタ６はカツトオフしてしまう。ここで、R2
＝2700オーム（Ω）、R3＝10キロ−オーム（Ｋ
Ω）とすると、第２図に示す如く出力端子２０が
約1.5ボルトのときにトランジスタ６がカツトオ
フすることになり、１次電源遮断の瞬間より1.5
ボルト下がつたところでトランジスタ６はすでに
カツトオフしている。このとき、トランジスタ７
のベース電極は、トランジスタ７が導通するのに
必要十分な大きさとパルス幅であるため一瞬トラ
ンジスタ７が導通してしまう。
ジスタ６はカツトオフしてしまう。ここで、R2
＝2700オーム（Ω）、R3＝10キロ−オーム（Ｋ
Ω）とすると、第２図に示す如く出力端子２０が
約1.5ボルトのときにトランジスタ６がカツトオ
フすることになり、１次電源遮断の瞬間より1.5
ボルト下がつたところでトランジスタ６はすでに
カツトオフしている。このとき、トランジスタ７
のベース電極は、トランジスタ７が導通するのに
必要十分な大きさとパルス幅であるため一瞬トラ
ンジスタ７が導通してしまう。
これによつて、RAM９の端子２２が一瞬低レ
ベルになる。端子２２はRAM９のチツプセレク
ト端子であり、このRAM９はチツプセレクト端
子２２が低レベルでデータの書込み及び読出しを
行うので、この瞬間に不定アドレスによりデータ
内容が変わつてしまう可能性があつた。そこで、
第３図に示すように、トランジスタ７のベースに
リレー等のスイツチイング素子１３を接続し、端
子２５に信号が入らない限りトランジスタ７のベ
ース電位は０ボルトでトランジスタ７を導通させ
ないようにしている。
ベルになる。端子２２はRAM９のチツプセレク
ト端子であり、このRAM９はチツプセレクト端
子２２が低レベルでデータの書込み及び読出しを
行うので、この瞬間に不定アドレスによりデータ
内容が変わつてしまう可能性があつた。そこで、
第３図に示すように、トランジスタ７のベースに
リレー等のスイツチイング素子１３を接続し、端
子２５に信号が入らない限りトランジスタ７のベ
ース電位は０ボルトでトランジスタ７を導通させ
ないようにしている。
しかしながら、これには多くの素子を必要とし
端子２０にチツプセレクト信号が入力する以外に
端子２５に信号を入れトランジスタ７のベース電
位が完全にアース電位より浮いた状態にする必要
があつた。
端子２０にチツプセレクト信号が入力する以外に
端子２５に信号を入れトランジスタ７のベース電
位が完全にアース電位より浮いた状態にする必要
があつた。
本考案は、前記欠点を除去するためになされた
ものであり、その特徴は商用電源から得られる１
次電源接続時に記憶情報の読出し、書込みを行う
ための制御信号を与える回路の最終段を２段の反
転器で構成し、前記１次電源の立ち上がり、立ち
下がり時に、前記２段の反転器のうち後段への入
力レベルが前段への入力レベルより早く低レベル
になる特性を有するRAMのデータ保護回路にあ
る。
ものであり、その特徴は商用電源から得られる１
次電源接続時に記憶情報の読出し、書込みを行う
ための制御信号を与える回路の最終段を２段の反
転器で構成し、前記１次電源の立ち上がり、立ち
下がり時に、前記２段の反転器のうち後段への入
力レベルが前段への入力レベルより早く低レベル
になる特性を有するRAMのデータ保護回路にあ
る。
以下実施例とともに本考案を詳細に説明する。
第４図は、本考案の一実施例の構成を示す図で
あり、第１図と同一のものは同一記号を付けてあ
る。図中、１はスピードアツプコンデンサ、２，
５，８，４０，４１，４２はそれぞれ抵抗であ
り、抵抗４０は接続点２０の電位を＋５ボルトに
プルアツプするためのものである。４は出力端子
２０が低レベル（＋0.5ボルト）のときにトラン
ジスタ６を完全にカツトオフさせるためのダイオ
ード、６，７はトランジスタ、９はRAM、１
０，１２はダイオード、１１は電池等の２次電源
である。
あり、第１図と同一のものは同一記号を付けてあ
る。図中、１はスピードアツプコンデンサ、２，
５，８，４０，４１，４２はそれぞれ抵抗であ
り、抵抗４０は接続点２０の電位を＋５ボルトに
プルアツプするためのものである。４は出力端子
２０が低レベル（＋0.5ボルト）のときにトラン
ジスタ６を完全にカツトオフさせるためのダイオ
ード、６，７はトランジスタ、９はRAM、１
０，１２はダイオード、１１は電池等の２次電源
である。
次に本実施例の動作を説明する。
第１図において、データ保護回路の出力端子２
０の電位を引き上げるための抵抗４０で５ボルト
にプルアツプすることにより、電源電圧が１ボル
トになると、トランジスタ６がカツトオフし、こ
のとき、トランジスタ７のベース電位も１ボルト
となる。トランジスタ７のベース電位を抵抗４１
（R41）と抵抗４２（R42）で分圧すると、次式(2)が
成立する。
０の電位を引き上げるための抵抗４０で５ボルト
にプルアツプすることにより、電源電圧が１ボル
トになると、トランジスタ６がカツトオフし、こ
のとき、トランジスタ７のベース電位も１ボルト
となる。トランジスタ７のベース電位を抵抗４１
（R41）と抵抗４２（R42）で分圧すると、次式(2)が
成立する。
R5＋R41＝R42 …(2)
前記抵抗R5，R41，R42を、例えば、接続点２
６が0.5ボルトとなるような値に選ぶと、トラン
ジスタ７は導通しない。また、トランジスタ７の
スイツチング時間の関係上トランジスタ６及びト
ランジスタ７には高速スイツチング用トランジス
タを使用するが、トランジスタ７のベース電位が
トランジスタ７を導通させるに必要な大きさの電
位であつても、そのパルス幅がターンオン時間よ
りも小さい場合は、トランジスタ７は導通しな
い。このことより抵抗４１と抵抗４２を適当に選
んでもトランジスタ７は導通しない。
６が0.5ボルトとなるような値に選ぶと、トラン
ジスタ７は導通しない。また、トランジスタ７の
スイツチング時間の関係上トランジスタ６及びト
ランジスタ７には高速スイツチング用トランジス
タを使用するが、トランジスタ７のベース電位が
トランジスタ７を導通させるに必要な大きさの電
位であつても、そのパルス幅がターンオン時間よ
りも小さい場合は、トランジスタ７は導通しな
い。このことより抵抗４１と抵抗４２を適当に選
んでもトランジスタ７は導通しない。
なお、本実施例においては、トランジスタ６の
ベース電位を分圧していないが、第１図と同様に
分圧抵抗３を入れて、抵抗４１，４２及び３の抵
抗値を適当に選ぶことによつて接続点２１をプル
ダウンしてもなんらさしつかえない。
ベース電位を分圧していないが、第１図と同様に
分圧抵抗３を入れて、抵抗４１，４２及び３の抵
抗値を適当に選ぶことによつて接続点２１をプル
ダウンしてもなんらさしつかえない。
以上説明した如く、本考案によれば、１次電源
遮断の瞬間に引き起こすRAMのデータ保持の不
定アドレスによる不確実性を改善でき、素子数の
低減、制御信号の簡略化が実現できる。
遮断の瞬間に引き起こすRAMのデータ保持の不
定アドレスによる不確実性を改善でき、素子数の
低減、制御信号の簡略化が実現できる。
第１図及び第３図は、従来のRAMのデータ保
護回路の一例の構成を示す図、第２図は、第１図
の回路の１次電源遮断の瞬間の各接続点の電位波
形図、第４図は、本考案の一実施例の構成を示す
図である。 １……スピードアツプコンデンサ、２，３，
５，８，４０，４１，４２……抵抗、４……ダイ
オード、６，７……トランジスタ、９……
RAM、１０，１２……ダイオード、１１……２
次電源。
護回路の一例の構成を示す図、第２図は、第１図
の回路の１次電源遮断の瞬間の各接続点の電位波
形図、第４図は、本考案の一実施例の構成を示す
図である。 １……スピードアツプコンデンサ、２，３，
５，８，４０，４１，４２……抵抗、４……ダイ
オード、６，７……トランジスタ、９……
RAM、１０，１２……ダイオード、１１……２
次電源。
Claims (1)
- 商用電源から得た１次電源の遮断時には電池な
どの２次電源により常に電力が供給され、記憶情
報を保持するランダム・アクセス・メモリにおい
て、前記１次電源接続時に記憶情報の読出し、書
込みを行うための制御信号を与えるチツプセレク
ト選択信号駆動回路の最終段を、前記１次電源よ
り電源供給される前段の反転器と前記２次電源よ
り電源供給される後段の反転器から成る２段の反
転器で構成し、かつ前記１次電源の立ち上がり、
立ち下がり時に、前記２段の反転器のうち後段の
反転器の入力レベルを該反転器のカツトオフレベ
ルに抑えるレベル制限部を有することを特徴とす
るランダム・アクセス・メモリのデータ保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19536881U JPS58101230U (ja) | 1981-12-26 | 1981-12-26 | ランダム・アクセス・メモリのデ−タ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19536881U JPS58101230U (ja) | 1981-12-26 | 1981-12-26 | ランダム・アクセス・メモリのデ−タ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101230U JPS58101230U (ja) | 1983-07-09 |
| JPS6225797Y2 true JPS6225797Y2 (ja) | 1987-07-01 |
Family
ID=30108646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19536881U Granted JPS58101230U (ja) | 1981-12-26 | 1981-12-26 | ランダム・アクセス・メモリのデ−タ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101230U (ja) |
-
1981
- 1981-12-26 JP JP19536881U patent/JPS58101230U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101230U (ja) | 1983-07-09 |
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