JPS5836435B2

JPS5836435B2 - 半導体メモリ回路

Info

Publication number: JPS5836435B2
Application number: JP53134786A
Authority: JP
Inventors: 伊知穂梶畠; 征男古田; 弘光千原; 凱洋泉; 潤一平瀬
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1978-10-31
Filing date: 1978-10-31
Publication date: 1983-08-09
Also published as: JPS5562589A

Description

【発明の詳細な説明】本発明は、電源投入時に半導体メモリの書き換え読み出
しを制御する制御回路から疑似の制御信号が生じ、この
信号によって半導体メモリの内容が乱される不都合を排
除することのできる半導体メモリ回路に関する。

半導体メモリは磁気コアメモリ等にくらべて周辺装置が
単純であり、比較的小型の装置への応用が容易である。

このため、民生用機器への応田が近年盛んに試みられて
いる。

ところで、かかる半導体メモリに対してなされるデータ
の入出力などの制御は論理回路を介して電気的に行われ
、また、論理回路そのものも電気的に駆動される。

このため、電源電圧が所定の動作状態を保証するに至ら
ない場合には半導体メモリもまた所定の動作状態とはな
らない。

上記の電源電圧状態は、電源の投入あるいはしゃ断直後
の過渡状態の下で主として生じる。

特に、電源投入時において、論理回路の論理状態は未知
であり、このことにより不要な信号が出力され半導体メ
モリのメモリ内容が変更されてしまう不都合を招く。

このことは、電源開放後もメモリ内容を記憶させておく
必要のある場合、すなわち、電池によるメモリ保持ある
いは不揮発性メモリ等の使用に際して重大な障害となる
。

このため、従来の半導体メモリ回路においては第１図で
示すように保護回路を付加する構成が採られていた。

図示する構成において、半導体メモリブロック１への電
源電圧供給は端子２によってなされ、ｎブロック１内の
半導体メモリ３のデータの書き換え、読み出し制御回路
４によって制却される。

５はデータの入出力制却団路、６は制御回路４を動作可
能な状態とする入力端子、７および８は半導体メモリブ
ロック１の入出力線、そしてトランジスタ９，１０およ
び抵抗１１，１２，１３が入力端子７を電源投入直後に
非選択状態にする保護回路部を形成する回路要素である
。

また、第２図ａ−ｄは第１図で示した半導体メモリ回路
のＡ−Ｄ点の電源投入直後の電圧レベルを示した図であ
る。

すなわち、時刻ｔ１で電源が投入されると、Ａ点の電圧
は第２図ａで示すように所定の時定数で増大し時刻ｔ４
で最終設定値Ｖｃｃに到達する。

この間、制（財）回路４は動作保証状態とはなっていな
い。

したがって、Ａ点の電圧に対応した疑似の制御信号を発
生しうる状態が成立し、保護回路部がない場合には、Ａ
点の電源系統とは別の電源系統によって記憶状態が保証
されているか、あるいは不揮発性メモリで記憶状態を維
持している半導体メモリ３の記憶状態が乱される。

ところで、記憶保護回路部を構成するトランジスタ９の
ベースバイアス電圧、すなわち、Ｂ点の電圧はＡ点の電
圧を抵抗１１と１２によって分割して与えられ、第２図
ｂで示すように■２へ向って上昇する。

この電圧が■１に達する時刻ｔ３で、トランジスタ９が
導通する。

したがって、トランジスタ９のコレクタに接続されたト
ランジスタ１０のベース電圧は、第２図Ｃで示すように
、時刻ｔ１からｔ３までの期間はＡ点と同様に上昇して
■３にまで達し、時刻ｔ３でトランジスタ９が導通する
ことによってＯ■となる。

トランジスタ１０のスイッチングレベルはトランジスタ
９と目様■１であり、したがって、Ｃ点の電圧がＶ１に
達する時刻ｔ２で導通し、この状態はＣ点の電圧がＯ■
となる時刻ｔ３まで継続する。

この結果Ｄ点の電圧は第２図ｄで示すようなものとなり
、トランジスタ１０が導通状態にある間にわたり強制的
に接地電位に固定される。

すなわち、入力端子６を強制的に接地電位とする動作が
実行され、時刻ｔ４以後に入力信号Ｓが入力されること
により制御回路４は動作するところとなる。

以上のように、従来の半導体メモリ回路でも保護回路の
付加１こよって保護動作が遂行される。

しかしながら、かかる保護回路の構成とした場合、トラ
ンジスタの電流増幅率ｈｆｅあるいは飽和電圧などのば
らつきの影響もあり、第２図ｄのｔ１からｔ２までの期
間は制（財）不可能な期間であり、この期間内において
は保護動作が実行されないこと、また、入力端子６から
信号を受けて制御回路４が禁止状態となる論理動作を実
行するにあたり、特定の電源電圧が必要であることなど
の問題が依然として残り、これらの問題を解決する余地
が残されている。

本発明は以上説明してきた従来の半導体メモリ回路に残
されでいた不都合をことごとく排除し、完全な保護動作
の実行される半導体メモリ回路の提供を意図してなされ
たものであり、本発明の半導体メモリ回路の特徴は、電
源投入時にリセットされ、電源投入時から所定の時間遅
れをもってセットされるフリツプフロツプ回路を配置し
、この出力によって半導体メモリの書き換え続み出しを
制（財）する制■回路の動作状態を制御し、制御回路の
出力をフリツプフロツプ回路のセット時に発生させるよ
うにしたところにある。

以下に図面を参照して本発明の半導体メモリ回路の構成
とその動作について説明する。

第３図は本発明の半導体メモリ回路の一実施例を示す図
、また、第４図ａ−ｃは第３図で示す半導体メモリ回路
のＡ，ＥおよびＦの電源投入直後の電圧レベルを示した
図である。

なお、第３図において第１図の回路と同一の要素につい
では同一の番号を付与している。

図示する半導体メモリ回路において、１４が電源投入時
にリセットされ、電源投入後所定の時間遅れをもってセ
ットされるフリツプフロツプ回路、１５はフリツプフロ
ツプ回路１４の出力を一方の入力とし、制御回路４に電
源投入時から所定の期間にわたり出力発生の禁止機能を
付与するアンドゲート、１６はフリツプフロツプ回路１
４のセット信号入力端子、そして１７および１８はセッ
ト信号発生用の抵抗ならびにコンデンサである。

以上の構成からなる本発明の半導体メモリ回路において
、時刻ｔ１で電源が投入されると、Ａ点の電圧は第４図
ａで示すように所定の時定数で増大し、時刻ｔ４で所定
の電源電圧Ｖｃｃに達する。

なお、フリツプフロツプ回路１４は電源投入直後にリセ
ットされるよう方向づけをもたせて設計されており、し
たがって、電源の投入された時刻ｔ，における出力Ｑは
論理レベル′″Ｏ”にある。

このため、アンドゲート１５の一方の入力は全て論理レ
ベル“Ｏ”となり、その出力論理レベルは他方の入力論
理レベルに関係なく論理レベル”Ｏｎとなる。

ところで、Ｅ点の電圧は第４図ｂで示すよう１こ抵抗１
１とコンデンサ１８の時定数１こ支配されて上昇する。

したがって、時刻ｔ４以後、たとえば時刻ｔ，ｌこおい
てフリツプフロツプ回路をセットしうる電圧Ｖｓとなる
よう上記の時定数を選定するならば、第４図Ｃで示すよ
うにフリップフロツプ回路１４の出力は時刻ｔ５で論理
レベル″１”となり、この時点で制御回路４の出力発生
を禁止する機能が失われ、制却回路４の半導体メモリの
書き換え読み出し出力とフリツプフロツプ回路１４の出
力Ｑがアンドゲート回路１５でアンドゲートされ、アン
ドゲート回路１５に出力が発生する。

すなわち、ｔ１からｔ５までの期間は制制回路４の出力
発生が完全に禁止されるところとなり、この期間内に半
導体メモリ３に対してその内容を乱す疑似信号の印加さ
れる不都合は確実に排除される。

第５図は第３図で示した本発明の半導体メモリ回路にお
ける回路の性能をより一層高めた回路例を示す図であり
、また、第６図ａ − ｄは図示するＧ，Ｈ，Ｉならび
にＪ点の電源投入直後の電圧レベルを示した図である。

第５図において、１９は制御回路４の出力用アンドゲー
“トであり、このアンドゲート１９とフリツプフロツプ
１４の電源電圧を端子２０に接続される第１の電源系で
与え、アンドゲート１５の電源電圧を端子２１に接続さ
れる第２の電源系で与え、これらの端子２０と２１への
電圧印加の状態を電源め投入時ならびに開放時に順序づ
ける配慮が払われている。

すなわち、時刻ｔ１において電源が投入された場合、Ｇ
点の電圧は第６図ａで示すようにｔ１から所定の時定数
で増大し、時刻ｔ４で所定値■４に到達する。

一方、Ｈ点の電圧はＧ点がＶ，Ｊこ達したのちの所定の
時刻１／，で■４に到達する。

また、電源が時刻ｔ６で開放されたとすると、先ずＨ点
の電圧が低下し、時刻ｔ７でＯＶとなり、こののちの時
刻ｔ８からＧ点の電圧が低下するように順序づけられて
いる。

このように電源系を分？し、しかも、電圧印加の状態を
順序づけたことにより以下のような回路動作が実行され
るものとなる。

時刻ｔ１において電源が投入されると先ず制（財）回路
４が全て初期状態とされ、しかも正常な論理状態にある
ことが保証される。

この後、時刻ｔ；から端子２１には電圧が印加されると
ころとなる。

したがって、アンドゲート１５が正確１こ動作しうる状
態となる時刻ｔ′４以後でフリツプフロツプ回路１４が
セットされるよう第４図で示した抵抗とコンデンサの時
定数を設定するならば、アンドゲート１５はフリツプフ
ロツプ回路１４がセットされることによって正規の制御
信号の出力を開発する。

このため、第６図Ｃで示すように、疑似信号ＶＤ６（Ｉ
点に発生しても、これがアンドゲート１５によって禁止
され、正規に出力される信号Ｓ′のみ通過させ、アンド
ゲート１５には第６図で示す信号が発生する。

さらに、電源開放時には先ず端子２１の印加電圧が断た
れ、こののち端子２０の印加電圧が断たれる。

このため、電源投入時と同様Ｉ点１こ疑似信号■もが生
じても、この信号の出力は禁止される。

以上説明してきたように、本発明の半導体メモリ回路は
これを半導体集積化するにあたり、チップサイズあるい
はコストに影響を殆んどもたらすことのないフリツプフ
ロツプ回路とアンドゲートの付加によりほぼ完全といえ
る保護動作が実行されるものであり、常に半導体メモリ
の内容を正常に保持することが可能となる。

【図面の簡単な説明】

第１図は既知の半導体メモリ回路を示す図、第２図ａ＝
ｄは目回路の各部の電圧レベルの状態を示す図、第３図
は本発明にかかる半導体メモリ回路の一実施例を示す図
、第４図ａ”−’ｃは同回路の各部の電圧レベルの状態
を示す図、第５図は本発明の他の実施例を示す図、第６
図ａ＝ｄは一回路の要部の電圧レベルの状態を示す
図である。１・・・半導体メモリブロック、２・・・電源電圧供給
端子、３・・・半導体メモリ、４・・・制御回路、５・
・・データの入出力制回路、６・・・入力端子、７，８
・・・入出力線、９．１０・司呆護回路用トランジスタ
、１１〜１３・・・保護回路用抵抗、１４・・・フリツ
プフロツプ回路、１５・・・アンドゲート、１６・・・
セット信号入力端子、１７・・・抵抗、１８・・・コン
デンサ、１９・・・出力用アンドゲート、２０，２１・・・電源雑子。

Claims

【特許請求の範囲】１電源投入時にリセットされ、電源投入時から所定の
時間遅れをもってセットされるフリツプフロップ回路と
、電気的に書き換え可能な半導体メモリと、前記フリツ
プフロツプ回路の出力により動作状態が制御され、前記
半導体メモリの書き換え読み出し用出力を発生する制却
回路とを備え、前記制御回路の出力が前記フリツプフロ
ツプ回路のセット時にのみ発生されていることを特徴と
する半導体メモリ回路。２制■月路にこれを駆動する第１の電源供給端子と書
き換え読み出し出力を与える第２の電源供給端子が付設
されていることを特徴とする特許請求の範囲第１項に記
載の半導体メモリ回路。３第１および第２の電源端子への電源投入時の電圧印
加が前記第１、第２の電源端子の順でなされ、また、電
源開放時の電圧しゃ断が前記第２、第１の電源端子の順
でなされることを特徴とする特許請求の範囲第１項に記
載の半導体メモリ回路。