JPS58118078A

JPS58118078A - メモリカセツトの信号・電源供給方式

Info

Publication number: JPS58118078A
Application number: JP56213941A
Authority: JP
Inventors: Seiichi Hattori; 服部　精一
Original assignee: Fanuc Corp; Fujitsu Fanuc Ltd
Current assignee: Fanuc Corp
Priority date: 1981-12-29
Filing date: 1981-12-29
Publication date: 1983-07-13
Also published as: US4628484A; EP0083215A3; EP0083215A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、メモＩＪ’を内蔵し、アダプタに着脱自在に
接続されるメモリカセットの信号・電源供給方式に関し
、特にアダプタとの接続に際し、アダプタからの電源、
信号によって内蔵するメモリが破壊されない様に改良さ
れたメモリカセットの信号・電源供給方式に関する。

近年、プログラム、データを記憶するための外部記憶装
置として、磁気テープカセットと共に、半導体メモリを
内蔵したメモリカセットが実用化されている。メモリカ
セットは記憶、読出しにデータの変復調を必要とせず、
又駆動機構を必要としない。従って、メモリカセット（
σデータの信頼性が高く、装置が小型化出来、又故障が
少ないというメリットがある。

このようなメモリカセットの利用形態としては、第１図
に示す様に、メモリカセット乙のコネクタ３とアダプタ
２のコネクタ２を接伏し、更にアダブタ２は接続線の先
端に設けられたコネクタ２′を数値制御装置（ＮＣ）等
の本体装置１に接続し、アダプタ２の欣出し制御を受け
てメモリカセット乙に記憶されたプログラム、データ等
をアダプタ２ｆ介し本体装置１のメモリ等にロードする
のに用いられる。本体装置１ばこのロードされたプログ
ラム、データ等を用いて所望の処理を実行する。

従って、本体装置１には予じめ必要なプログラム、デー
タ等全記憶していなく・でも、稼動中に必要が生じた時
点で、アダプタ２ｆコネクタ２により接続し、更に必要
なプログラム、データ等の記憶されたメモリカセット３
をコネクタ２，６を介しアダプタ２に接続して、メモリ
カセット３のプ［１グラム、データ等全自己のメモリに
ロードすれば所望の処理を実行できる。またメモリカセ
ットにはアダプタを介して本体装置１からプログラム・
データ等と沓込む事もできる。ここで、メモリカセラ）
３には一般には駆動のための電源を持っていないので、
電源は本体装置１からアブブタ２を介し供給される。又
、アダプタ２とメモリカセット３とはコネクタｉ’、ｓ
’のいずれかが雄型、他が雌型となっていて機械的結合
によって電気的接続が行なわれ、人手によりその着脱が
行なわれる。そして、アダプタ２０制御回路はメモリカ
セット乙の接続を検知して、本体装置１の指示にエリ、
メモリカセット３の記憶内容を読出すものである。

このような構成において、従来アダプタ２はカセット３
が接続されていない場合でも、アダプタ２からカセット
３へ供給されるアダプタ側電源はオン状態にあり、又、
カセット・アダプタ間のインターフェイス信号はアクテ
ィブの状態であった。

一方、前述のコネクタによる機械的結合においては、コ
ネクタのビンが多数あるため、メモリカセット３とアダ
プタ２の接続の際、コネクタの多数のビンが同時に接触
することは殆んどなく、多数のビンが順次接触して結合
されることに々る。

このため、コネクタのビンの接触順序によっては、まわ
りこみの電圧によって内蔵する半導体メモリが破壊する
恐れがある。例えば、電源５Ｖビンが接触していて、接
地ピンが接触していない一瞬においては、他の接触ピン
との関係でオわりこみ電圧が半導体メモリに付与される
恐れがある。従ってせっかく記憶された貴重なプログラ
ム・デ・−タが破壊されたり、最悪の場合には半導体メ
モリそのものが破壊されてしオう。

従って、本発明の目的は、メモリの破壊を防止しつるメ
モリカセントの信号・電源供給方式を提供するにある。

以下、本発明を図面に従って詳細に説明する。

第２図は本発明の一実施例ブロック図を示す。

図において、２は前述のアダプタで、３のメモリカセッ
トとコネクタ２．３で接続されている状態を示し、アダ
プタ２とメモリカセット３の接続位置の丸印はコネクタ
２“と６の結合されたビンを示している。

図中、２ａは電源電圧（例えば＋５Ｖ）を供給するため
のトライバ回路で、トランジスタＱ、を有し、コネクタ
２のビンに電圧を供給するもの、　２ｂは信号授受のた
めの信号ドライバ回路で、トランジスタＱｚ、　Ｑ３’
ｅ持ち、いずれかヲメンしてインクフェイス信号Ｉｓの
やりとりを行なうものである。

２ｃはカセット接続検出回路で、後述するメモリカセッ
ト乙の検出ループ３ｂによって、メモリカセット３がア
ダプタに接続されるとライン１が接地電位になる接続信
号Ｐを受けてセットされ、メモリカセット３をアダプタ
２から抜き取る前に操作されるスイッチとしてのエジェ
クトボタンの動１作より発生される引抜信号Ｅを受けて
リセットされ、接続信号Ｐで立上り、引抜信号Ｅで立下
る動作許可信号Ａを後述の制御回路２ｄへ出力するもの
である。２ｄは制御回路で、本体装置１から又は自己に
内蔵する電源からの電圧ＤＭが供給され、自己の動作に
利用するとともに、メモリカセット３のためにドライバ
回路２ａに供給し、更に本体装置１との信号ＳＭのやシ
とりを行ない、ドライバ回路２ｂを動作せしめて、メモ
リカセット３とインターフェイス信号ＩＳＯやシとりを
行なうものである。更に、動作許可信号Ａに応じ、動作
許可信号Ａの立上っている期間（即ち、カセット３が接
続されている期間）にドライバ回路２ａのトランジスク
Ｑ１をオンにして電源電圧ＤＭをメモリカセット６に供
給し２、又ドライバ回路２ｂのトランジスタＱ２又はＱ
３のいずれかをオンにして、インターフェイス信号Ｉｓ
をアクティブにするとともに、上記期間以外は、ドライ
バ回路２ａのトランジスタＱｌをオフにし電源電圧ＤＭ
をメモリカセット３に供給せず、又ドライバ回路２ｂの
トランジスタＱ、２及びＱ３（ｒ−オフにして、ドライ
バ回路２ｂｆハイインヒーダンス状態、即ち、インター
フェイス信号Ｉｓをハイインピーダンス状態とするもの
である。３ａはメモリカセット乙の半導体メモリで、Ｅ
ＥＰＲＯＭ（を気的消去可能なプログラマブルＲＯＭ　
）等で構成され、ドライバ回路２ａ、コネクタ２．６を
介して、′ｔ）！源電圧の供給を受けるもので、並列に
複数接続されている。３ｂは接続検知のための検出ルー
プで、メモリカセット３がコネクタ２，６によりアダプ
タ２に接続された際、コネクタのビンを介しアダプタ２
のライン１ｆアダプタ２の接地ラインに接続して、抵抗
Ｒにより電圧の付与されたライン１を接地電位として、
接続信号Ｐを発生せしめるものである。

次に第２図の芙施例構成の動作？説明する。

先づ、メモリカセット３がアダプタ２に全く接続されて
いないと、ラインＩに抵抗Ｒで電圧がイ１与されている
ので、接続信号Ｐが発生していない。

従って、カセット接続検出回路２ｃはリセット状態にあ
り、動作許可信号Ａが発生されていないので、制御回路
２ｃｌｊドライバ回路２ａのトランジスタＱｌをオフに
し、電源電圧を供給しないとともにドライバ回路２ｂの
トランジスタＱ２．Ｑ３をオフにし、インターンェイス
信号ＩＳｉハイインピーダンス状態としている。メモリ
カセット３がアダプタ２に接続される前には、アダプタ
２のコネクタ２の電源供給ビンには電源電圧が付与され
ず、又インターフェイスビンのインターフェイス信号は
ハイインピーダンス状態になっている。一方、メモリカ
セット３がアダプタ２にコネクタ２．３を介して接続さ
れ、史に検出ループ３ｂのビンがアダプタ２のコネクタ
２に結合すると、接地電位である接続信号Ｐがライン１
に発生するので、カセット接続検出回路２ｃはセント状
態となる。このため、動作許可信号Ａが発生（立上る）
し、制御回路２ｄはドライバ回路２ａのトランジスタＱ
。

をオンにし、電源電圧ＤＭをコネクタ２のビンに供給す
るので、メモリカセット乙に電源電圧が与えられる。更
に、制御回路２ｄはドライバ回路２ｂのトランジスタＱ
２又ｕＱｓのいずれかをオンし、インターフェイス信号
のハイインピーダンス状態全解除し、アクティブ状態と
する。このようにしてメモリカセット３の半導体メモリ
３ａとの信号の授受が可能となる。即ち、アダプタ２の
コネクタしないと電源電圧は供給されず、又インターフ
ェイス信号はアクティブ状態とならないので、メモリカ
セット３が完全に結合しない状態で生じるアダプタ２の
ドライバ回路の出力による悪影響を防止できる。この動
作を一層確実にするためには、接続信号Ｐの発生後直ち
に動作許可信号Ａが立上るのではなく、−足の時間遅れ
の後動作許可信号Ａ全立上らせれば艮い。即ち、カセッ
ト接続検出回路２ｃＫ遅延特性を持たせればよい。更に
本発明では、メモリカセット３をアダプタ２から引抜く
ときにも同様の悪影響が生じるので、そのための対策が
施されている。即ち、メモリカセット６を手動で引抜く
前にエジェクトボタンを押下させる。このエジェクトボ
タンはメモリカセット３全接続時にアダプタ２に機械的
にロックしである状ａ（！−ｙｈ除するボタンと共用し
てもよい。このエジェクトボタンの押下で引抜信号Ｅが
発生し、このためカセット接続検出回路２ｃはリセット
状態となり動作許可信号Ａを立下ける。従って制御回路
２ｄはドライバ回％２ａのトランジスタＱ、ｌをオフし
、電源雷１圧りへ４の供給を停止し、又ドライバ回路２
ｂのトランジスタＱ２．Ｑ３をオフＬ７、インタフェイ
ス信号をハイインピーダンス状態とする。この状態で、
アダプタ２からメモリカセット乙の引抜きが行なわれる
ので、前述と同様アダプタ２のドライバ回路の出力によ
る引抜き時の悪影響も防止できる。

以上説明した様に、不発明によれば、巌続信号と引抜信
号に応じて電源電圧の供給とインターフェイス信号の状
態を制御する制御部を設け、接続信号に応じ、電源の供
給をオンとし、インターフェイス信号をアクティブ状態
とするとともに引抜信号に応じ電源電圧の供給をオフと
し、インターフェイス信号をハイインピーダンス状態と
することにより、メモリカセットのアダプタへの接続及
び引抜き時にアダプタのドライバ回路の出力信号によっ
て、メモリカセットのメモリが破壊されることなく、メ
モリ及び記憶データの保護を達成できる。更に、ドライ
バ回路の制御によって上述の効果を達成できるので、特
に構造、制御が複雑となることもなく、実用上極めて効
果が太きい。

同、本発明を一実施例により説明したが、本発明はこの
実施例に限られることなく、本発明の主旨に従い、種々
の変形が可能であり、これらを本発明の範囲から排除す
るものではない。

【図面の簡単な説明】

第１図は本発明に係るメモリカセットの使用状態説明図
、第２図は本発明の一実施例ブロック図を示す。図中、１・・・本体装置、２・・・アダプタ、３・・・
メモリカセット、２．２．３・・・コネクタ、２ａ、２
ｂ・・・ドライバ回路、２Ｃ・・・カセット接続検出回
路、２ｄ・・・制御回路、３ａ・・・半導体メモリ、３
ｂ・・・検出ループ。特許出願人　　富士通ファナック株式会社代理人　弁理
士　　　　辻　　　　　實（外２名）

Claims

【特許請求の範囲】

（１）　　アダプタにコネクタを介し着脱自在に接続さ
れるメモリカセットに該アダプタから電源を供給すると
ともに該アダプタと信号の送受を行なうものにおいて、
該アダプタから該カセットを引抜く際に引抜信号を発す
る手段と、窮アダプタに該メモリカセットが接続された
ことを示す接続信号と該引抜信号とに応じて電源電圧の
供給と該アダプタ・カセット間のインターフェイス信号
の状態を制御する制御部とを設け、該制御部は該接続信
号に応じて該電源電圧の供給をオンとし、該インターフ
ェイス信号をアクティブとするとともに該引抜信号に応
じて該電源の供給をオンとし、該インターフェイス信号
をハイインピーダンス状態とすることを特徴とするメモ
リカセットの信号・電源供給方式。
（２）前記引抜信号の発生手段がスイッチであること全
特徴とする特許請求の範囲第（１）項記載のメモリカセ
ットの信号・電源供給方式。