JPH03147161A - 携帯型半導体記憶装置 - Google Patents
携帯型半導体記憶装置Info
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- JPH03147161A JPH03147161A JP1284855A JP28485589A JPH03147161A JP H03147161 A JPH03147161 A JP H03147161A JP 1284855 A JP1284855 A JP 1284855A JP 28485589 A JP28485589 A JP 28485589A JP H03147161 A JPH03147161 A JP H03147161A
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- 238000012790 confirmation Methods 0.000 claims abstract description 26
- 238000001514 detection method Methods 0.000 claims description 9
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G11C—STATIC STORES
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-
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- G11C5/141—Battery and back-up supplies
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、携帯型半導体記憶装置に係り、特にコネク
タを介して端末機に接続した状態で内部メモリのアクセ
スを行う記憶装置に関する。
タを介して端末機に接続した状態で内部メモリのアクセ
スを行う記憶装置に関する。
第７図に従来の携帯型半導体記憶装置の回路構成を示す
、記憶装置は内部メモリとしてスタティックＲＡ Ｍ
（１）分有しており、このＲＡ Ｍ ＜１）に電源電圧
供給用の内部電源ライン（８）、逆充電防止ダイオード
（６）及び電流制限抵抗（５）を介して電池（４）が接
続されている。また、内部電源ライン（８）には電源制
御回路（３）を介して電源入力ライン（７）が接続され
、電源入力ライン（７）がコネクタ（３５）に接続され
ている。さらに内部電源ライン（８）にはバッファ回路
（２）が接続され、このバッファ回路（２）を介してＲ
Ａ Ｍ （１）とコネクタ（３５）とがアドレスバス（
１０）、コントロールバス（１１）及びデータバス（１
２）により互いに接続されている。また、電源制御回路
（３）とバッファ回路（２）との間が制御ライン（９）
により接続されている。尚、図中（３３）は内部電源ラ
イン（８）とコントロールバス（１１）との間に接続さ
れたプルアップ抵抗である。
、記憶装置は内部メモリとしてスタティックＲＡ Ｍ
（１）分有しており、このＲＡ Ｍ ＜１）に電源電圧
供給用の内部電源ライン（８）、逆充電防止ダイオード
（６）及び電流制限抵抗（５）を介して電池（４）が接
続されている。また、内部電源ライン（８）には電源制
御回路（３）を介して電源入力ライン（７）が接続され
、電源入力ライン（７）がコネクタ（３５）に接続され
ている。さらに内部電源ライン（８）にはバッファ回路
（２）が接続され、このバッファ回路（２）を介してＲ
Ａ Ｍ （１）とコネクタ（３５）とがアドレスバス（
１０）、コントロールバス（１１）及びデータバス（１
２）により互いに接続されている。また、電源制御回路
（３）とバッファ回路（２）との間が制御ライン（９）
により接続されている。尚、図中（３３）は内部電源ラ
イン（８）とコントロールバス（１１）との間に接続さ
れたプルアップ抵抗である。
このような構成の記憶装置は、使用時にはコネクタ（３
５）を介して端末機（図示せず）に装着される。
５）を介して端末機（図示せず）に装着される。
そして、電源入力ライン（７）に規定値以上の電源電圧
が印加されると、電源制御回路り３）はこの電源入力ラ
イン（７）と内部電源ライン（８）とを導通させると共
に制御ライン（９〉を介してバッファ回路（２）にハイ
レベルの制御信号を送出する。これにより、ＲＡ Ｍ
（１）及びバッファ回路（２）に内部電源ライン（８）
３介して電源電圧が供給さ！すると共にハイレベルの制
御信号によりバッファ回路（２）はイネーブル（動作可
能）状態となる。すなわち、端末機はアドレスバス（１
０）、コントロールバス（１１）及びデータバス（１２
）を介してＲＡ Ｍ（１）の読み出し及び書き込み等の
アクセスが可能となる。尚、このとき内部電源ライン（
８）の電位は電池（４）の正極の電位より高く設定され
るため、電池（４）の消耗はない。
が印加されると、電源制御回路り３）はこの電源入力ラ
イン（７）と内部電源ライン（８）とを導通させると共
に制御ライン（９〉を介してバッファ回路（２）にハイ
レベルの制御信号を送出する。これにより、ＲＡ Ｍ
（１）及びバッファ回路（２）に内部電源ライン（８）
３介して電源電圧が供給さ！すると共にハイレベルの制
御信号によりバッファ回路（２）はイネーブル（動作可
能）状態となる。すなわち、端末機はアドレスバス（１
０）、コントロールバス（１１）及びデータバス（１２
）を介してＲＡ Ｍ（１）の読み出し及び書き込み等の
アクセスが可能となる。尚、このとき内部電源ライン（
８）の電位は電池（４）の正極の電位より高く設定され
るため、電池（４）の消耗はない。
ＲＡ Ｍ （１）のアクセスが終了して電源入力ライン
（７）に所定の電源電圧が印加されなくなると、電源制
御回路（３）は電源入力ライン（７）の電圧値が規定値
以下となったことを検出し、電源入力ライン（７）と内
部電源ライン（８）との間を遮断すると共に制御ライン
（９）を介してバッファ回路（２）にローレベルの制御
信号を送出する。この制御信号により、バッファ回路（
２）はデイセイブル（非動作）状態となり、ＲＡ Ｍ
（１）のアクセスは禁止される。
（７）に所定の電源電圧が印加されなくなると、電源制
御回路（３）は電源入力ライン（７）の電圧値が規定値
以下となったことを検出し、電源入力ライン（７）と内
部電源ライン（８）との間を遮断すると共に制御ライン
（９）を介してバッファ回路（２）にローレベルの制御
信号を送出する。この制御信号により、バッファ回路（
２）はデイセイブル（非動作）状態となり、ＲＡ Ｍ
（１）のアクセスは禁止される。
また、このときＲＡ Ｍ （１）には電源入力ライン（
７）からの電源電圧は供給されなくなるが、その代わり
に電池（４）の電圧が抵抗（５）及びダイオード（６）
を介して供給される。従って、この記憶装置を端末機か
ら取り外しても、ＲＡ Ｍ （１）内の記憶データは消
滅せずに保持されることとなる。
７）からの電源電圧は供給されなくなるが、その代わり
に電池（４）の電圧が抵抗（５）及びダイオード（６）
を介して供給される。従って、この記憶装置を端末機か
ら取り外しても、ＲＡ Ｍ （１）内の記憶データは消
滅せずに保持されることとなる。
しかしながら、この記憶装置と端末機との結合は多数の
接点を有するコネクタ（３５）を介して行われるので、
接点に異物が付着した場合、接点の形状が変化したり破
壊された場合、及び記憶装置を端末機に斜めに着脱させ
た場合等には接触の不安定や不良、さらには誤接触を生
じることがある。
接点を有するコネクタ（３５）を介して行われるので、
接点に異物が付着した場合、接点の形状が変化したり破
壊された場合、及び記憶装置を端末機に斜めに着脱させ
た場合等には接触の不安定や不良、さらには誤接触を生
じることがある。
このようなときには端末機から記憶装置の所定のアドレ
スエリアに書き込み動作あるいは読み出し動作を行って
も、誤動作が発生する恐れがあるという間圧があった。
スエリアに書き込み動作あるいは読み出し動作を行って
も、誤動作が発生する恐れがあるという間圧があった。
特に、ＲＡ Ｍ ＜１）内に記憶されていた貴重なデー
タが消滅してしまう恐れもある。常にコネクタ（３５）
を完璧に接続させて記憶装置と端末機とを正しく結合さ
せることは不可能である。
タが消滅してしまう恐れもある。常にコネクタ（３５）
を完璧に接続させて記憶装置と端末機とを正しく結合さ
せることは不可能である。
この発明はこのような問題点を解消するためになされた
もので、コネクタにおける接触の不具合に起因する誤動
作を防止することができる携帯型半導体記憶装置を提供
することを目的とする。
もので、コネクタにおける接触の不具合に起因する誤動
作を防止することができる携帯型半導体記憶装置を提供
することを目的とする。
この発明に係る携帯型半導体記憶装置は、データを記憶
するための内部メモリと、内部メモリにそれぞれ接続さ
れたアドレスバス、コントロールバス及びデータバスと
、これらアドレスバス、コントロールバス及びデータバ
スを端末機に電気的に接続するためのコネクタと、アド
レスバス、コントロールバス及びデータバスに接続され
ると共に予め既知データを記憶し、端末機からコントロ
ールバスを介して読み出し制御信号が入力され且つアド
レスバス上に所定のアドレスが指定されたときにデータ
バスに既知データを出力する接触確認制御回路とを備え
たものである。
するための内部メモリと、内部メモリにそれぞれ接続さ
れたアドレスバス、コントロールバス及びデータバスと
、これらアドレスバス、コントロールバス及びデータバ
スを端末機に電気的に接続するためのコネクタと、アド
レスバス、コントロールバス及びデータバスに接続され
ると共に予め既知データを記憶し、端末機からコントロ
ールバスを介して読み出し制御信号が入力され且つアド
レスバス上に所定のアドレスが指定されたときにデータ
バスに既知データを出力する接触確認制御回路とを備え
たものである。
尚、接触確認制御回路は、アドレスバスの各ビットが全
て゛Ｌ°°レベルであることを検出するアドレスバス全
゛Ｉ−”一致回路と、アドレスバスの各ビットが全て“
Ｉ（°゛レベルあること分検出するアドレスバス全”
＋（”一致回路と、第１の既知データ含記憶すると共に
端末機から入力された読み出し制御信号及びアドレスバ
ス全“Ｌ′”一致回路の検出信号のＡＮＤ出力により第
１の既知データをデータバスに出力する第１の記憶回路
と、第２の既知データを記憶すると共に端末機から入力
された読み出し制御信号及びアドレスバス全”Ｈ”一致
回路の検出信号のＡＮＤ出力により第２の既知データを
データバスに出力する第２の記憶回路とから構成するこ
とができる。
て゛Ｌ°°レベルであることを検出するアドレスバス全
゛Ｉ−”一致回路と、アドレスバスの各ビットが全て“
Ｉ（°゛レベルあること分検出するアドレスバス全”
＋（”一致回路と、第１の既知データ含記憶すると共に
端末機から入力された読み出し制御信号及びアドレスバ
ス全“Ｌ′”一致回路の検出信号のＡＮＤ出力により第
１の既知データをデータバスに出力する第１の記憶回路
と、第２の既知データを記憶すると共に端末機から入力
された読み出し制御信号及びアドレスバス全”Ｈ”一致
回路の検出信号のＡＮＤ出力により第２の既知データを
データバスに出力する第２の記憶回路とから構成するこ
とができる。
さらに、第１の記憶回路内に、端末機からコントロール
バスを介して書き込み制御信号が入力されたときに第１
の既知データのうちの所定の１ピツｌ〜のレベルを変化
させる変更手段を設けてもよい。
バスを介して書き込み制御信号が入力されたときに第１
の既知データのうちの所定の１ピツｌ〜のレベルを変化
させる変更手段を設けてもよい。
請求項（１）に記載の携帯型半導体記憶装置においては
、端末機からコントロールバスを介して読み出し制御信
号が入力され且つアドレスバス上に所定のアドレスが指
定されたときに接触確認制御回路がデータバスに既知デ
ータ３出力する。従って、出力されたこの既知データを
端末機で読み取ることにより、コネクタの接続が正しく
なされているか否か確認できる。
、端末機からコントロールバスを介して読み出し制御信
号が入力され且つアドレスバス上に所定のアドレスが指
定されたときに接触確認制御回路がデータバスに既知デ
ータ３出力する。従って、出力されたこの既知データを
端末機で読み取ることにより、コネクタの接続が正しく
なされているか否か確認できる。
請求項（２）に記載の記憶装置では、最下位アドレス（
アドレスバスの各ビットが全て”Ｌパレベル）及び最上
位アドレス（アドレスバスの各ビットが全て”Ｉじレベ
ル）を指定することにより第１及び第２の記憶回路から
それぞれ第１及び第２の既知データがデータバスに出力
される。
アドレスバスの各ビットが全て”Ｌパレベル）及び最上
位アドレス（アドレスバスの各ビットが全て”Ｉじレベ
ル）を指定することにより第１及び第２の記憶回路から
それぞれ第１及び第２の既知データがデータバスに出力
される。
また、請求項（３）に記載の記憶装置では、端末機から
コントロールバスを介して書き込み制御信号を入力する
と変更手段が第１の既知データのうちの所定の１ビ・ソ
トのレベルを変化させる。
コントロールバスを介して書き込み制御信号を入力する
と変更手段が第１の既知データのうちの所定の１ビ・ソ
トのレベルを変化させる。
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図はこの発明の一実施例に係る携帯型半導体記憶装
置（Ａ）を示す回路図である。この記憶装置（Ａ）は内
部メモリとしてスタティックＲＡ Ｍ （１）を有して
おり、このＲＡ Ｍ （１）に電源電圧供給用の内部電
源ライン（８）、逆充電防止ダイオード（６）及び電流
制限抵抗（５）を介して電池（４）が接続されている。
置（Ａ）を示す回路図である。この記憶装置（Ａ）は内
部メモリとしてスタティックＲＡ Ｍ （１）を有して
おり、このＲＡ Ｍ （１）に電源電圧供給用の内部電
源ライン（８）、逆充電防止ダイオード（６）及び電流
制限抵抗（５）を介して電池（４）が接続されている。
また、内部電源ライン（８）には電源制御回路（３）を
介して電源入カラインク７）が接続され、電源入力ライ
ン（７）がコネクタ（３５）に接続されている。さらに
内部電源ライン（８）にはバッファ回路（２）が接続さ
れ、このバッファ回路り２）を介してＲＡＭ（１，）と
コ才、フタ（３５）とがアドレスバス（１０）、コント
ロールバス（１１）及びデータバス（１２）により互い
に接続されている。また、電源制御回路（３〉とバッフ
ァ回路（２）との間が制御ライン（９）により接続され
ている。尚、ズ中（３３）は内部電源ライン（８）とコ
ントロールバス（１１）との間に接続されたプルアップ
抵抗である。
介して電源入カラインク７）が接続され、電源入力ライ
ン（７）がコネクタ（３５）に接続されている。さらに
内部電源ライン（８）にはバッファ回路（２）が接続さ
れ、このバッファ回路り２）を介してＲＡＭ（１，）と
コ才、フタ（３５）とがアドレスバス（１０）、コント
ロールバス（１１）及びデータバス（１２）により互い
に接続されている。また、電源制御回路（３〉とバッフ
ァ回路（２）との間が制御ライン（９）により接続され
ている。尚、ズ中（３３）は内部電源ライン（８）とコ
ントロールバス（１１）との間に接続されたプルアップ
抵抗である。
アドレスバス（１０）、コントロールバス（１１）及び
データバス（１２）に接触確認制御回路（１５）が接続
されている。具体的には、アドレスバス（１０）及びデ
ータバス（１２）はそれぞれ８ビットバスがらなり、コ
ントロールバス（１１）はライトイネーブル信号線（１
３）、カードイネーブル信号線（１４）及びアウトプッ
トイネーブル信号線（２６）から形成されている。さら
に、接触確認制御回路（１５）とコネクタ（３５）との
間には、テスト信号線（１６）が接続され、このテスト
信号線（１６）にプルダウン抵抗（２２ｃ）が接続され
ている。また、接触確認制御回路（１５）には電源供給
のために電源入力ライン〈７）が接続されている。
データバス（１２）に接触確認制御回路（１５）が接続
されている。具体的には、アドレスバス（１０）及びデ
ータバス（１２）はそれぞれ８ビットバスがらなり、コ
ントロールバス（１１）はライトイネーブル信号線（１
３）、カードイネーブル信号線（１４）及びアウトプッ
トイネーブル信号線（２６）から形成されている。さら
に、接触確認制御回路（１５）とコネクタ（３５）との
間には、テスト信号線（１６）が接続され、このテスト
信号線（１６）にプルダウン抵抗（２２ｃ）が接続され
ている。また、接触確認制御回路（１５）には電源供給
のために電源入力ライン〈７）が接続されている。
すなわち、この実施例の記憶装置は、第７図に示した従
来の記憶装置においてアドレスバス（１ｏ）、コントロ
ールバス（１１）及びデータバス（１２）に接触価に制
御回路（１５）を接続すると共にコネクタ（３５）と接
触確認制御回路（１５）との間にテスト信号線（１６）
を接続し、このテスト信号線（１６）にプルダウン抵抗
（２２ｃ）を接続したものである。
来の記憶装置においてアドレスバス（１ｏ）、コントロ
ールバス（１１）及びデータバス（１２）に接触価に制
御回路（１５）を接続すると共にコネクタ（３５）と接
触確認制御回路（１５）との間にテスト信号線（１６）
を接続し、このテスト信号線（１６）にプルダウン抵抗
（２２ｃ）を接続したものである。
第２図に接触確認制御回路（１５）の内部構成を示す、
アドレスバス（１０）にアドレスバス全″°Ｌ″一致回
路（１７）及びアドレスバス全ＩＩ Ｈ１１一致回路（
１８）が接続され、これら一致回路（１７）及び（１８
）の出力線（２３ａ）及び（２３ｂ）がそれぞれアンド
回路（１９ａ）及び（１９ｂ）の第１入力端に接続され
ている。アドレスバス全”一致回路（１７）及びアドレ
スバス全”Ｈ″一致回路（１８）は、それぞれアドレス
バス（１０）の各ビットが全て“Ｌ”レベル及び°“Ｈ
”レベルである場合に出力線（２３ａ）及び（２３ｂ）
に°“Ｈ”レベルの検出信号を出力する。アンド回路（
１９ａ）及び（１９ｂ）の第２入力端にはそれぞれイン
バータ回路（２５ｃ）を介してカードイネーブル信号線
（１４）が接続され、第３入力端にはそれぞれテスト信
号線（１６）が接続されている。さらに、アンド回路（
１９ａ）及び（１９ｂ）の各出力端はそれぞれアンド回
路（３４ａ）及び（３４ｂ）の第１入力端に接続され、
アンド回路（３４ａ）及び（３４ｂ）の第２入力端には
それぞれインバータ回路（２５ｂ）を介してアウトプッ
トイネーブル信号線（２６）が接続されている。
アドレスバス（１０）にアドレスバス全″°Ｌ″一致回
路（１７）及びアドレスバス全ＩＩ Ｈ１１一致回路（
１８）が接続され、これら一致回路（１７）及び（１８
）の出力線（２３ａ）及び（２３ｂ）がそれぞれアンド
回路（１９ａ）及び（１９ｂ）の第１入力端に接続され
ている。アドレスバス全”一致回路（１７）及びアドレ
スバス全”Ｈ″一致回路（１８）は、それぞれアドレス
バス（１０）の各ビットが全て“Ｌ”レベル及び°“Ｈ
”レベルである場合に出力線（２３ａ）及び（２３ｂ）
に°“Ｈ”レベルの検出信号を出力する。アンド回路（
１９ａ）及び（１９ｂ）の第２入力端にはそれぞれイン
バータ回路（２５ｃ）を介してカードイネーブル信号線
（１４）が接続され、第３入力端にはそれぞれテスト信
号線（１６）が接続されている。さらに、アンド回路（
１９ａ）及び（１９ｂ）の各出力端はそれぞれアンド回
路（３４ａ）及び（３４ｂ）の第１入力端に接続され、
アンド回路（３４ａ）及び（３４ｂ）の第２入力端には
それぞれインバータ回路（２５ｂ）を介してアウトプッ
トイネーブル信号線（２６）が接続されている。
アンド回路（３４ａ）及び（３４ｂ）の各出力線（２４
ａ）及び（２４ｂ）が第１及び第２の記憶回路となる“
５５．”記憶回路（２０）及び゛’ＡＡ□パ記憶回路（
２１）にそれぞれ接続されている。また、“５５８°゛
記憶回路（２０）にはアンド回路（３４ｂ）に接続され
たインバータ回路（２５ａ）の出力線（２５ｄ）とライ
トイネーブル信号線（１３）とが接続されている。さら
に、” ５５ 、”記憶回路（２０）及び゛＾＾８゛′
記憶回路（２１）にはそれぞれデータバス（１２）が接
続されている。尚、図中（２２ａ）及び（２２ｂ）はそ
れぞれアンド回路（３４ａ）及び（３４ｂ）の出力線（
２４ａ）及び（２４ｂ）に接続されたプルダウン抵抗で
ある。
ａ）及び（２４ｂ）が第１及び第２の記憶回路となる“
５５．”記憶回路（２０）及び゛’ＡＡ□パ記憶回路（
２１）にそれぞれ接続されている。また、“５５８°゛
記憶回路（２０）にはアンド回路（３４ｂ）に接続され
たインバータ回路（２５ａ）の出力線（２５ｄ）とライ
トイネーブル信号線（１３）とが接続されている。さら
に、” ５５ 、”記憶回路（２０）及び゛＾＾８゛′
記憶回路（２１）にはそれぞれデータバス（１２）が接
続されている。尚、図中（２２ａ）及び（２２ｂ）はそ
れぞれアンド回路（３４ａ）及び（３４ｂ）の出力線（
２４ａ）及び（２４ｂ）に接続されたプルダウン抵抗で
ある。
” ５５ Ｍ ”記憶回路（２０）は、第３図に示すよ
うに、データバス（１２）の最下位ビット（ＬＳＢ）か
ら最上位ビット（ＭＳＢ）までの８ビットにそれぞれ対
応して設けられたノンインバータ回路（２７ａ）〜（２
７ｈ）と、ＬＳＢから数えて奇数ビットのノンインバー
タ回路（２７ａ） 、（２７ｃ） 、（２７ｅ）及び（
２７ｇ）にそれぞれ接続されたプルアップ抵抗（２９ａ
） 、（２９ｃ） 、（２９ｅ）及び（２９ｇ＞と、Ｍ
ＳＨのノンインバータ回路（２７ｈ）に接続されたラッ
チ回路（３０）から構成されている。う・ノチ回路（３
０）は変更手段を形成するものであり、Ｄ入力端子には
５■電源が、Ｒ（リセット）端子にはインバータ回路（
２５ａ）の出力４１（２５ｄ）が、Ｔ入力端子にはライ
トイネーブル信号線（１３）が、Ｑ出力端子にはノンイ
ンバータ回路（２７ｈ）がそれぞれ接続されている。こ
のラッチ回路り３０）は、Ｔ入力端子の立上りエツジで
そのときのＤ入力の値をＱ出力端子にラッチ出力するも
のである。電源投入時にはＲ端子に接続された電源抵抗
（３１）及びリセット用コンデンサ（３２）の作用によ
りＲ端子は瞬時“Ｌ”レベルとなるためＱ出力は“′Ｌ
”レベルとなる。
うに、データバス（１２）の最下位ビット（ＬＳＢ）か
ら最上位ビット（ＭＳＢ）までの８ビットにそれぞれ対
応して設けられたノンインバータ回路（２７ａ）〜（２
７ｈ）と、ＬＳＢから数えて奇数ビットのノンインバー
タ回路（２７ａ） 、（２７ｃ） 、（２７ｅ）及び（
２７ｇ）にそれぞれ接続されたプルアップ抵抗（２９ａ
） 、（２９ｃ） 、（２９ｅ）及び（２９ｇ＞と、Ｍ
ＳＨのノンインバータ回路（２７ｈ）に接続されたラッ
チ回路（３０）から構成されている。う・ノチ回路（３
０）は変更手段を形成するものであり、Ｄ入力端子には
５■電源が、Ｒ（リセット）端子にはインバータ回路（
２５ａ）の出力４１（２５ｄ）が、Ｔ入力端子にはライ
トイネーブル信号線（１３）が、Ｑ出力端子にはノンイ
ンバータ回路（２７ｈ）がそれぞれ接続されている。こ
のラッチ回路り３０）は、Ｔ入力端子の立上りエツジで
そのときのＤ入力の値をＱ出力端子にラッチ出力するも
のである。電源投入時にはＲ端子に接続された電源抵抗
（３１）及びリセット用コンデンサ（３２）の作用によ
りＲ端子は瞬時“Ｌ”レベルとなるためＱ出力は“′Ｌ
”レベルとなる。
このため、５■電位の“Ｈ″レベル接地レベルである“
Ｌ”レベルとをそれぞれ２進数表示の“１”及び“０”
で表すと、ノンインバータ回路（２７ａ）〜（２７ｈ）
の入力は表−１のようになり、１６進数表示で“５５．
”（第１の既知データ）がコードされることになる。
Ｌ”レベルとをそれぞれ２進数表示の“１”及び“０”
で表すと、ノンインバータ回路（２７ａ）〜（２７ｈ）
の入力は表−１のようになり、１６進数表示で“５５．
”（第１の既知データ）がコードされることになる。
表−１
１６進数 ５５
２進数 ０１０１０１０１
ところが、ラッチ回路（３０）のＴ入力端子に°″Ｆ（
”レベルのライトイネーブル信号が入力するとＱ出力は
゛°Ｈｎレベルとなる。従って、ＭＳＢが°゛１”とな
り今度は表−２のように１６進数表示で’Ｄ５．”がコ
ードされる。
”レベルのライトイネーブル信号が入力するとＱ出力は
゛°Ｈｎレベルとなる。従って、ＭＳＢが°゛１”とな
り今度は表−２のように１６進数表示で’Ｄ５．”がコ
ードされる。
表−２
１６進数 Ｄ５
２進数 １１０１０１０１
このため、アンド回路（３４ａ）の出力線（２４ａ）か
ら”Ｈ”レベルの信号が入力されると１６進数表示で”
５５．”あるいは’［１５，、”を示すデータがデー
タバス（１２）に出力される。
ら”Ｈ”レベルの信号が入力されると１６進数表示で”
５５．”あるいは’［１５，、”を示すデータがデー
タバス（１２）に出力される。
一方、“＾＾、”記憶回路（２１）は、第４図に示すよ
うに、データバス（１２）のＬＳＢからＭＳＢまでの８
ビットにそれぞれ対応して設けられたノンイ〉・バータ
回路（２８ａ）〜（２８ｈ）と、ＬＳＢがら数えて偶数
ビットのノンインバータ回路（２８ｂ） 、（２８ｄ）
、（２８ｆ）及び（２８ｈ）にそれぞれ接続されたプ
ルアップ抵抗（２９ｂ） 、（２９ｄ） 、（２９ｒ）
及び（２９ｈ）トカら構成されテオリ、ノンインバータ
回路（２８ａ）〜（２８ｈ）の入力は表−３のように１
６進数表示で＾＾□”（第２の既知データ）がコードさ
れている。
うに、データバス（１２）のＬＳＢからＭＳＢまでの８
ビットにそれぞれ対応して設けられたノンイ〉・バータ
回路（２８ａ）〜（２８ｈ）と、ＬＳＢがら数えて偶数
ビットのノンインバータ回路（２８ｂ） 、（２８ｄ）
、（２８ｆ）及び（２８ｈ）にそれぞれ接続されたプ
ルアップ抵抗（２９ｂ） 、（２９ｄ） 、（２９ｒ）
及び（２９ｈ）トカら構成されテオリ、ノンインバータ
回路（２８ａ）〜（２８ｈ）の入力は表−３のように１
６進数表示で＾＾□”（第２の既知データ）がコードさ
れている。
表−３
１６進数 ＡＡ
２進数 １０１０１０１０
このため、アンド回路（３４ｂ）の出力線（２４ｂ）か
ら°゛■（”レベルの信号が入力されると１６進数表示
で°゛１〜＾□゛°を示すデータがデータバス（１２）
に出力される。
ら°゛■（”レベルの信号が入力されると１６進数表示
で°゛１〜＾□゛°を示すデータがデータバス（１２）
に出力される。
次に、この実施例の動作について説明する。
第１図に示すように記憶装置（Ａ）はコネクタ（３５）
を介して端末機（Ｂ）に装着される。端末機（Ｂ）は記
憶装置（Ａ）の電源入力ライン（７）に電源電圧を供給
し、第５図のフローチャートに従って以下に述べるコネ
クタ（３５）の接触確認を行う。
を介して端末機（Ｂ）に装着される。端末機（Ｂ）は記
憶装置（Ａ）の電源入力ライン（７）に電源電圧を供給
し、第５図のフローチャートに従って以下に述べるコネ
クタ（３５）の接触確認を行う。
まず、ステップＳ１で端末機（Ｂ）はテスト信号線（１
６）を介して“トＩ゛レベルのテスト信号を接触確認制
御回路（１５）に送出しつつ、アドレスバスク１０）に
最上位アドレス（各ビットが全て°°Ｈ”レベル）を指
定すると共にコントロールバス（１１）のカードイネー
ブル信号線（１４）及びアウトプットイネーブル信号線
（２６）にそれぞれＬ“ルベルの制御信号を送出して最
上位アドレスの読み出し動作を行う。このとき、コネク
タ（３５）が正しく接触しているとすると、第２図にお
いて、アドレスバス全゛Ｈ”一致回路（１８）からＨ”
レベルの検出信号が出力されるので、アンド回路（１９
ｂ）の第１〜第３入力端は全て“′Ｈ”レベルとなり、
さらにアンド回路（３４ｂ）の第１及び第２入力端も共
にＨ”レベルとなる。このため、“＾＾、”記憶回路（
２１）にＨ′”レベルの信号が入力され、“＾＾、”を
示すデータがデータバス（１２）に出力される。このと
きの接触確認制御回路（１５）内容部における信号のタ
イミング図を第６図に示す６ そこで、ステップＳ２で端末機（Ｂ）は読み出されたデ
ータが＾＾８”であるか否か確認し、” Ａ Ａ、”で
なければステップＳ３でコネクタ（３５）の接触に不具
合が発生したと判定する。尚、このときアンド回路（３
４ｂ）の出力ｆｉ （２４ｂ）に出力された°“Ｈ”レ
ベルの信号はインバータ回路（２５ａ）で反転された後
、”５５．”記憶回路（２０）のラッチ回路（３０）の
Ｒ端子に入力するため、ラッチ回路（３０）はリセット
され、Ｑ出力端子は“′Ｌ”レベルとなる。
６）を介して“トＩ゛レベルのテスト信号を接触確認制
御回路（１５）に送出しつつ、アドレスバスク１０）に
最上位アドレス（各ビットが全て°°Ｈ”レベル）を指
定すると共にコントロールバス（１１）のカードイネー
ブル信号線（１４）及びアウトプットイネーブル信号線
（２６）にそれぞれＬ“ルベルの制御信号を送出して最
上位アドレスの読み出し動作を行う。このとき、コネク
タ（３５）が正しく接触しているとすると、第２図にお
いて、アドレスバス全゛Ｈ”一致回路（１８）からＨ”
レベルの検出信号が出力されるので、アンド回路（１９
ｂ）の第１〜第３入力端は全て“′Ｈ”レベルとなり、
さらにアンド回路（３４ｂ）の第１及び第２入力端も共
にＨ”レベルとなる。このため、“＾＾、”記憶回路（
２１）にＨ′”レベルの信号が入力され、“＾＾、”を
示すデータがデータバス（１２）に出力される。このと
きの接触確認制御回路（１５）内容部における信号のタ
イミング図を第６図に示す６ そこで、ステップＳ２で端末機（Ｂ）は読み出されたデ
ータが＾＾８”であるか否か確認し、” Ａ Ａ、”で
なければステップＳ３でコネクタ（３５）の接触に不具
合が発生したと判定する。尚、このときアンド回路（３
４ｂ）の出力ｆｉ （２４ｂ）に出力された°“Ｈ”レ
ベルの信号はインバータ回路（２５ａ）で反転された後
、”５５．”記憶回路（２０）のラッチ回路（３０）の
Ｒ端子に入力するため、ラッチ回路（３０）はリセット
され、Ｑ出力端子は“′Ｌ”レベルとなる。
一方、ステップＳ２において読み出されたデータが“＾
＾８″′であると確認された場合には、ステップＳ４で
端末＋ｆｉ（Ｂ）は再びテスト信号線（１６）を介して
“Ｈ”レベルのテスト信号を接触確認制御回路（１５）
に送出しつつ、今度はアドレスバス（１０）に最下位ア
ドレス（各ビットが全て“Ｌ”レベル）を指定すると共
にコントロールバス（１１）のカードイネーブル信号！
（１４）及びアウトプットイネーブル信号線（２６）
にそれぞれ゛′Ｌ°°レベルの制御信号を送出して最下
位アドレスの読み出し動作を行う。このとき、コネクタ
（３５）が正しく接触しているとすると、アドレスバス
全゛一致回路（１７）から“Ｈ”レベルの検出信号が出
力されるので、アンド回路（１９ａ）の第１〜第３入力
端は全てＨ”レベルとなり、さらにアンド回路（３４ａ
）の第１及び第２入力端も共に”Ｈ”レベルとなる。こ
のため、″５５８”記憶回路（２０）に“Ｈ゛°°レベ
ル号が入力され、” ５５ 、 ”を示すデータがデー
タバス（１２）に出力される。このとき、アンド回路（
３４ｂ）の出力は゛Ｌ”レベルとなるので“＾＾８”記
憶回路（２１）の出力はフローティングとなり、データ
が衝突することはない。
＾８″′であると確認された場合には、ステップＳ４で
端末＋ｆｉ（Ｂ）は再びテスト信号線（１６）を介して
“Ｈ”レベルのテスト信号を接触確認制御回路（１５）
に送出しつつ、今度はアドレスバス（１０）に最下位ア
ドレス（各ビットが全て“Ｌ”レベル）を指定すると共
にコントロールバス（１１）のカードイネーブル信号！
（１４）及びアウトプットイネーブル信号線（２６）
にそれぞれ゛′Ｌ°°レベルの制御信号を送出して最下
位アドレスの読み出し動作を行う。このとき、コネクタ
（３５）が正しく接触しているとすると、アドレスバス
全゛一致回路（１７）から“Ｈ”レベルの検出信号が出
力されるので、アンド回路（１９ａ）の第１〜第３入力
端は全てＨ”レベルとなり、さらにアンド回路（３４ａ
）の第１及び第２入力端も共に”Ｈ”レベルとなる。こ
のため、″５５８”記憶回路（２０）に“Ｈ゛°°レベ
ル号が入力され、” ５５ 、 ”を示すデータがデー
タバス（１２）に出力される。このとき、アンド回路（
３４ｂ）の出力は゛Ｌ”レベルとなるので“＾＾８”記
憶回路（２１）の出力はフローティングとなり、データ
が衝突することはない。
ステップＳ５で端末ｆｉ（Ｂ）は読み出されたデータが
“’５５．”であるか否か確認し、”５５１Ｉ□°でな
ければステップＳ３でコネクタ（３５）の接触に不具合
が発生したと判定する。一方、” ５５ 、、”である
と確認された場合には、ステップＳ６でライトイネーブ
ル信号線（１３）に“′Ｈ′°レベルのパルスを出力し
て疑似書き込み動作を行う。すなわち、“’５５．″記
憶回路（２０）のラッチ回路（３０）のＴ入力端子に入
力するライトイネーブル信号の立上りエツジによりＱ出
力は’ Ｈ”レベルとなり、″５５ｇ”記憶回路（２０
）にはＤ５Ｎ’“がコードされる。
“’５５．”であるか否か確認し、”５５１Ｉ□°でな
ければステップＳ３でコネクタ（３５）の接触に不具合
が発生したと判定する。一方、” ５５ 、、”である
と確認された場合には、ステップＳ６でライトイネーブ
ル信号線（１３）に“′Ｈ′°レベルのパルスを出力し
て疑似書き込み動作を行う。すなわち、“’５５．″記
憶回路（２０）のラッチ回路（３０）のＴ入力端子に入
力するライトイネーブル信号の立上りエツジによりＱ出
力は’ Ｈ”レベルとなり、″５５ｇ”記憶回路（２０
）にはＤ５Ｎ’“がコードされる。
そこで、ステップＳ４と同様にしてステップＳ７で最下
位アドレスの読み出し動作を行う。その後、ステップＳ
８で端末機（Ｂ）は読み出されたデータが“’Ｄ５．”
であるか否か確認し、Ｄ５．″でなければステップＳ３
でコネクタ（３５）の接触に不具合が発生したと判定す
る。一方、“Ｄ５．″であると確認された場合には、ス
テップＳ９でコネクタ（３５）の接触は正しいと判定し
、第１図の記憶装置（Ａ）のＲＡ Ｍ （１）に対して
アクセスを開始する。このＲＡ Ｍ （１）のアクセス
は、テスト信号線（１６）のテスト信号をＬ”レベルと
した状態で行われるが、第７図に示した従来の記憶装置
におけるアクセスと同様であるので説明を省略する。
位アドレスの読み出し動作を行う。その後、ステップＳ
８で端末機（Ｂ）は読み出されたデータが“’Ｄ５．”
であるか否か確認し、Ｄ５．″でなければステップＳ３
でコネクタ（３５）の接触に不具合が発生したと判定す
る。一方、“Ｄ５．″であると確認された場合には、ス
テップＳ９でコネクタ（３５）の接触は正しいと判定し
、第１図の記憶装置（Ａ）のＲＡ Ｍ （１）に対して
アクセスを開始する。このＲＡ Ｍ （１）のアクセス
は、テスト信号線（１６）のテスト信号をＬ”レベルと
した状態で行われるが、第７図に示した従来の記憶装置
におけるアクセスと同様であるので説明を省略する。
尚、コネクタ（３５）の接触に不具合が発生してステッ
プＳ３に至った場合には、接触不具合の原因を取り除い
てコネクタ（３５）を接続し直した後、再び第５図のフ
ローチャートに従って接触の確認を行う。
プＳ３に至った場合には、接触不具合の原因を取り除い
てコネクタ（３５）を接続し直した後、再び第５図のフ
ローチャートに従って接触の確認を行う。
以上のようにしてアドレスバス（１０）及びデータバス
（１２）の各ビットの“Ｈ”レベル状態及び“Ｌ”レベ
ル状態の確認ができると共に読み出し動作及び疑似書き
込み動作によりコントロールバス＜１１）の各信号線（
１３） 、（１４）及び（２６）の接触の確認ができる
。また、記憶装置（Ａ）のＲＡ Ｍ （１）をアクセス
する場合には、テスト信号を′Ｌ”レベルとするので、
データバス（１２）上でデータが衝突することはない。
（１２）の各ビットの“Ｈ”レベル状態及び“Ｌ”レベ
ル状態の確認ができると共に読み出し動作及び疑似書き
込み動作によりコントロールバス＜１１）の各信号線（
１３） 、（１４）及び（２６）の接触の確認ができる
。また、記憶装置（Ａ）のＲＡ Ｍ （１）をアクセス
する場合には、テスト信号を′Ｌ”レベルとするので、
データバス（１２）上でデータが衝突することはない。
テスト信号線（１６）は独立した信号線を用いずに、Ｒ
ＡＭ（１）のアクセスに必要なアドレスバス（１０）よ
り上位のアドレスバスを使用したり、入出カポ−１−を
利用することができる。
ＡＭ（１）のアクセスに必要なアドレスバス（１０）よ
り上位のアドレスバスを使用したり、入出カポ−１−を
利用することができる。
また、アドレスバス全” Ｌ ”一致回路（１７）及び
アドレスバス全“Ｈ”一致回路（１８）は、オア回路、
ノア回路、アンド回路、ディジタルコンパレータ等を用
いて容易に構成することができる。
アドレスバス全“Ｈ”一致回路（１８）は、オア回路、
ノア回路、アンド回路、ディジタルコンパレータ等を用
いて容易に構成することができる。
データバス（１２）を８ビット揚成としたが、１６ビ・
Ｉｌ−構成あるいはその他のビット構成でも同様の記憶
装置を構成することができる。
Ｉｌ−構成あるいはその他のビット構成でも同様の記憶
装置を構成することができる。
接触確認制御回路（１５）は汎用のＩＣから構成しても
、専用のＩＣで構成してもよく、さらにバッファ回路（
２）と共に一つの専用ＩＣに組み込んでもよい。
、専用のＩＣで構成してもよく、さらにバッファ回路（
２）と共に一つの専用ＩＣに組み込んでもよい。
第１及び第２の既知データは“°５５□”及び“Ａ Ａ
、 ”に限るものではなく、他のデータでもよい。
、 ”に限るものではなく、他のデータでもよい。
さらに、内部メモリはスタティックＲＡ Ｍ （１）以
外の半導体メモリでもよい。内部メモリに不揮発性メモ
リを用いた場合には、記憶データを保持するための電池
（４）、電流＄１１限抵抗（５）及び逆充電防止ダイオ
ード（６）は不要となる。
外の半導体メモリでもよい。内部メモリに不揮発性メモ
リを用いた場合には、記憶データを保持するための電池
（４）、電流＄１１限抵抗（５）及び逆充電防止ダイオ
ード（６）は不要となる。
以上説明したように、この発明に係る携帯型半導体記憶
装ｒは、データを記憶するための内部メモリと、内部メ
モリにそれぞれ接続されたアドレスバス、コントロール
バス及びデータバスと、これらアドレスバス、コントロ
ールバス及びデータバスを端末機に電気的に接続するた
めのコネクタと、アドレスバス、コントロールバス及び
データバスに接続されると共に予め既知データを記憶し
、端末機からコントロールバスを介して読み−出し制御
信号が入力され且つアドレスバス上に所定のアドレスが
指定されたときにデータバスに既知データを出力する接
触確認制御回路とを備えているので、コネクタにおける
接触の不具合に起因する誤動作を防止することができる
。従って、記憶データの信顆性が飛躍的に向上し、携帯
型半導体記↑意装置の応用分野が拡大される。
装ｒは、データを記憶するための内部メモリと、内部メ
モリにそれぞれ接続されたアドレスバス、コントロール
バス及びデータバスと、これらアドレスバス、コントロ
ールバス及びデータバスを端末機に電気的に接続するた
めのコネクタと、アドレスバス、コントロールバス及び
データバスに接続されると共に予め既知データを記憶し
、端末機からコントロールバスを介して読み−出し制御
信号が入力され且つアドレスバス上に所定のアドレスが
指定されたときにデータバスに既知データを出力する接
触確認制御回路とを備えているので、コネクタにおける
接触の不具合に起因する誤動作を防止することができる
。従って、記憶データの信顆性が飛躍的に向上し、携帯
型半導体記↑意装置の応用分野が拡大される。
また、接触確認制御回路を、アドレスバスの各ピッｌ〜
が全てＬ”レベルであることを検出するアドレスバス全
” Ｌ ”一致回路と、アドレスバスの各ビットが全て
Ｈ”レベルであることを検出するアドレスバス全″゛Ｈ
″°一致回路と、第１の既知データを記憶すると共に端
末機から入力された読み出し制御信号及びアドレスバス
全” Ｌ ”一致回路の検出信号のＡＮＤ出力により第
１の既知データをデータバスに出力する第１の記憶回路
と、第２の既知データを記憶すると共に端末機から入力
された読み出し制御信号及びアドレスバス全“Ｈ゛一致
回路の検出信号のＡＮＤ出力により第２の既知データを
データバスに出力する第２の記憶回路とから構成すれば
、最下位アドレス及び最上位アドレスを指定することに
よりそれぞれ第１及び第２の既知データが読み出される
ので、より確実にアドレスバス及びデータバスの接触確
認を行うことができる。
が全てＬ”レベルであることを検出するアドレスバス全
” Ｌ ”一致回路と、アドレスバスの各ビットが全て
Ｈ”レベルであることを検出するアドレスバス全″゛Ｈ
″°一致回路と、第１の既知データを記憶すると共に端
末機から入力された読み出し制御信号及びアドレスバス
全” Ｌ ”一致回路の検出信号のＡＮＤ出力により第
１の既知データをデータバスに出力する第１の記憶回路
と、第２の既知データを記憶すると共に端末機から入力
された読み出し制御信号及びアドレスバス全“Ｈ゛一致
回路の検出信号のＡＮＤ出力により第２の既知データを
データバスに出力する第２の記憶回路とから構成すれば
、最下位アドレス及び最上位アドレスを指定することに
よりそれぞれ第１及び第２の既知データが読み出される
ので、より確実にアドレスバス及びデータバスの接触確
認を行うことができる。
また、第１の記憶回路内に、端末機からコントロールバ
ス３介して書き込み制御信号が入力されたときに第１の
既知データのうちの所定の１ビットのレベルを変化させ
る変更手段を設ければ、書き込み動作分行うことにより
書き込み制御線くライトイネーブル信号線）の接触確認
もできる。
ス３介して書き込み制御信号が入力されたときに第１の
既知データのうちの所定の１ビットのレベルを変化させ
る変更手段を設ければ、書き込み動作分行うことにより
書き込み制御線くライトイネーブル信号線）の接触確認
もできる。
第１図はこの発明の一実施例に係る携帯型半導体記憶装
置を示す回路口、第２図は実施例における接触確認制御
回路を示す回路図、第３図は接触Ｖｒ１認制御回路にお
ける“５５．ｌ″記憶回路を示す回路図、第４国は接触
確認ｉｌ制御回路における“＾＾、°′記憶回路を示す
回路図、第５図は接触確認動作を示すフローチャート、
第６図は接触確認制御回路内各部の信号のタイミング図
、第７図は従来の携帯型半導体記憶装置３示す回路図で
ある。 図において、（Ａ）は携帯型半導体記憶装置、（Ｂ）は
端末機、（１）はスタティックＲＡＭ、（１ｏ）はアド
レスバス、（１１）はコントロールバス、（１２）はデ
ータバス、（１５）は接触確認制御回路、（１７）はア
ドレスバス全“Ｌ“一致回路、（１８）はアドレスバス
全“Ｈ”一致回路、（２ｏ）は“５５Ｈ”記憶回路、（
２１）は°″＾＾工°′記憶回路、（３ｏ）はラッチ回
路、（３５）はコネクタである。 なお、各図中同一符号は同一または相当部分を示す。
置を示す回路口、第２図は実施例における接触確認制御
回路を示す回路図、第３図は接触Ｖｒ１認制御回路にお
ける“５５．ｌ″記憶回路を示す回路図、第４国は接触
確認ｉｌ制御回路における“＾＾、°′記憶回路を示す
回路図、第５図は接触確認動作を示すフローチャート、
第６図は接触確認制御回路内各部の信号のタイミング図
、第７図は従来の携帯型半導体記憶装置３示す回路図で
ある。 図において、（Ａ）は携帯型半導体記憶装置、（Ｂ）は
端末機、（１）はスタティックＲＡＭ、（１ｏ）はアド
レスバス、（１１）はコントロールバス、（１２）はデ
ータバス、（１５）は接触確認制御回路、（１７）はア
ドレスバス全“Ｌ“一致回路、（１８）はアドレスバス
全“Ｈ”一致回路、（２ｏ）は“５５Ｈ”記憶回路、（
２１）は°″＾＾工°′記憶回路、（３ｏ）はラッチ回
路、（３５）はコネクタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）データを記憶するための内部メモリと、前記内部
メモリにそれぞれ接続されたアドレスバス、コントロー
ルバス及びデータバスと、前記アドレスバス、コントロ
ールバス及びデータバスを端末機に電気的に接続するた
めのコネクタと、 前記アドレスバス、コントロールバス及びデータバスに
接続されると共に予め既知データを記憶し、前記端末機
から前記コントロールバスを介して読み出し制御信号が
入力され且つ前記アドレスバス上に所定のアドレスが指
定されたときに前記データバスに前記既知データを出力
する接触確認制御回路と を備えたことを特徴とする携帯型半導体記憶装置。 - （２）前記接触確認制御回路は、前記アドレスバスの各
ビットが全て“Ｌ”レベルであることを検出するアドレ
スバス全“Ｌ”一致回路と、前記アドレスバスの各ビッ
トが全て“Ｈ”レベルであることを検出するアドレスバ
ス全“Ｈ”一致回路と、第１の既知データを記憶すると
共に前記端末機から入力された前記読み出し制御信号及
び前記アドレスバス全“Ｌ”一致回路の検出信号のＡＮ
Ｄ出力により前記第１の既知データを前記データバスに
出力する第１の記憶回路と、第２の既知データを記憶す
ると共に前記端末機から入力された前記読み出し制御信
号及び前記アドレスバス全“Ｈ”一致回路の検出信号の
ＡＮＤ出力により前記第２の既知データを前記データバ
スに出力する第２の記憶回路とを備えた請求項１記載の
記憶装置。 - （３）前記第１の記憶回路は、前記端末機から前記コン
トロールバスを介して書き込み制御信号が入力されたと
きに前記第１の既知データのうちの所定の１ビットのレ
ベルを変化させる変更手段を有する請求項２記載の記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284855A JPH03147161A (ja) | 1989-11-02 | 1989-11-02 | 携帯型半導体記憶装置 |
| US07/465,497 US5025420A (en) | 1989-11-02 | 1990-01-16 | Portable semiconductor memory device |
| DE69024462T DE69024462T2 (de) | 1989-11-02 | 1990-04-26 | Tragbare Halbleiterspeicheranordnung |
| EP90304512A EP0426270B1 (en) | 1989-11-02 | 1990-04-26 | Portable semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284855A JPH03147161A (ja) | 1989-11-02 | 1989-11-02 | 携帯型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147161A true JPH03147161A (ja) | 1991-06-24 |
Family
ID=17683904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284855A Pending JPH03147161A (ja) | 1989-11-02 | 1989-11-02 | 携帯型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5025420A (ja) |
| EP (1) | EP0426270B1 (ja) |
| JP (1) | JPH03147161A (ja) |
| DE (1) | DE69024462T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248249A (ja) * | 1990-02-27 | 1991-11-06 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| US5216637A (en) * | 1990-12-07 | 1993-06-01 | Trw Inc. | Hierarchical busing architecture for a very large semiconductor memory |
| US5948085A (en) * | 1996-08-08 | 1999-09-07 | Thomson Consumer Electronics, Inc. | Bus voltage detection and protection |
| JP3292698B2 (ja) * | 1998-07-10 | 2002-06-17 | 株式会社バンダイ | 電子機器装置 |
| DE102013206147B4 (de) * | 2013-04-08 | 2022-06-09 | Beckhoff Automation Gmbh | Dongle-Modul und Automatisierungssystem |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118078A (ja) * | 1981-12-29 | 1983-07-13 | Fanuc Ltd | メモリカセツトの信号・電源供給方式 |
| US4485472A (en) * | 1982-04-30 | 1984-11-27 | Carnegie-Mellon University | Testable interface circuit |
| JPS6010481A (ja) * | 1983-06-30 | 1985-01-19 | Ascii Corp | ロムカ−トリツジ |
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