JPH0769759B2

JPH0769759B2 - メモリカード用接続機構

Info

Publication number: JPH0769759B2
Application number: JP63223545A
Authority: JP
Inventors: 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-08
Filing date: 1988-09-08
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: FR2636174B1; GB2222731B; FR2636174A1; GB2222731A; US5092799A; US4889495A; GB8900680D0; JPH0273589A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、着脱可能なメモリカードと端末機との間の
接続機構に関するものである。

［従来の技術］第５図に従来のメモリカード用接続機構の構成を概略的
に示す。メモリカード（21）は半導体メモリ（10）、バ
ッファ回路（１）、電源電圧検出回路（11）、逆充電防
止ダイオード（12）、電流制限抵抗（13）、バッテリ
（14）およびカード側コネクタ（16）から構成されてい
る。ここで半導体メモリ（10）はスタティックRAMを使
用し、またバッファ回路（１）はICからなるものとす
る。メモリカード（21）に実装されたカード側コネクタ
（16）は、カード側コネクタ端子（16a）〜（16n）を有
する。ここでカード側コネクタ端子（16a）〜（16n）は
全て同一端子長である。一方、端末機側コネクタ（17）
は端末機側に実装されるもので、端末機側コネクタ端子
（17a）〜（17n）を有する。ここで端末機側コネクタ端
子（17a）〜（17n）も全て同一端子長である。端末機側
の電源入力線（18）はメモリカード（21）への供給電源
で、接地線（20）は端末機（特に図示せず）とメモリカ
ード（21）の基準電位で、通常0Vである。入出力線（19
b）〜（19n_-1）は半導体メモリ（10）への書き込み、読
み出し用の入出力信号のためのものである。また、メモ
リカード（21）側において、カード側コネクタ（16）と
バッファ回路（１）との間の各入出力線（19b）〜（19n
_-2）に接続されたプルダウン抵抗（7b）〜（7n_-2）、お
よび入出力線のうちのカードイネーブル信号線（19
n_-1）に接続されたプルアップ抵抗（7n_-1）は、メモリ
カード（21）を端末機から抜いた時、すなわちメモリカ
ード（21）の所持・携帯時に、カード（21）側の入出力
線（19b）〜（19n_-1）のレベルを“L"レベルあるいは
“H"レベルに安定させる。

次に動作について説明する。第５図において、電源電圧
検出回路（11）は電源入力線（18）の電圧が所定のレベ
ルに達すると、内部電源線（15）に電源入力線（18）か
らの電力を供給すると同時に、バッファ回路（１）に接
続／切り離し信号（11a）を供給し、バッファ回路
（１）を接続状態にする。また、電源入力線（18）の電
圧が所定のレベルより降下すると、電源入力線（18）を
遮断し、また接続／切離し信号（11a）によってバッフ
ァ回路（１）を切離し状態にする。今、電源入力線（1
8）の電圧が所定値レベル以上に達すると、内部電源線
（15）には電源入力線（18）からの電力が供給され、バ
ッファ回路（１）は接続状態になる。バッテリ（14）の
電圧Vbbは通常は3Vであるが、逆充電防止ダイオード（1
2）の作用により内部電源線（15）から電流が流れ込む
ことはない。この状態においては端末機から入出力線
（19b）〜（19n_-1）を介して半導体メモリ（10）に対し
て、データの書き込み、読み出しが可能である。ここで
入出力線（19b）〜（19n_-1）は半導体メモリ（10）へ
の、アドレスバス、データバスおよび制御信号線（カー
ドイネーブル信号線（19n_-1）を含む）等である。半導
体メモリ（10）の作用は一般的に周知の技術であるので
ここでは省略する。次に電源入力線（18）からの電圧が
所定値レベル以下に下降した場合は、電源電圧検出回路
（11）の作用により端末機側の電源入力線（18）からの
電力の供給は遮断され、これと同時に、接続／切離し信
号（11a）の作用によりバッファ回路（１）も切離し状
態となる。従って内部電源線（15）へは、バッテリ（1
4）からの電力が電流制限抵抗（13）および逆充電防止
ダイオード（12）を介して電力が送られ、半導体メモリ
（10）の記憶データが保持される。電源入力線（18）の
電圧は一般には4.5〜5.5Vであり、上述した電源電圧検
出回路（11）が電源の切換えを行う所定値レベルとは3.
9〜4.2V程度である。

以上はメモリカード（21）の基本的動作を説明した。次
に端末機からメモリカード（21）を挿入または抜去する
場合の動作を以下に説明する。今、端末機からメモリカ
ード（21）に電源入力線（18）によって電力が供給さ
れ、さらに電源電圧検出回路（11）によって内部電源線
（15）に電力が供給された状態で、かつ端末機からの入
出力線の内の１本であるカードイネーブル信号線（19n
_-1）には“H"レベル（メモリカード（21）が非動作状
態）が、他の入出力線（19b）〜（19n_-2）には任意の信
号が印加されている状態（すなわち活線状態）におい
て、メモリカード（21）を抜去する場合を考える。抜去
した瞬間において、今、接地線（20）が他の信号より早
く離反し、かつ入出力線（19b）〜（19n_-2）の１つの信
号が“H"レベルで、１つが“L"レベルであると、端末機
からメモリカード（21）を通りさらに端末機に戻るルー
プ電流（第６図参照）が流れる。これによって第５図に
示すようなバッテリ（14）から電流制御抵抗（13）、逆
充電防止ダイオード（12）、内部電源線（15）そしてバ
ッファ回路（１）および半導体メモリ（10）を介して異
常電流Ｉが流れる。従って、この異常電流Ｉの値をＩと
し、バッテリ（14）の電圧をVbb、電流制限抵抗（13）
の抵抗値をＲとすると、内部電源線（15）の電位Vddは
下記の（１）式で示す値まで瞬間的に降下する。

Vdd＝Vcc−{Ｒ・Ｉ＋(ダイオード(12)の順方向電圧)}…
…（１）Ｒの値は一般的に1.5KΩ程度である。他方、半導体メモ
リ（10）の記憶データのための最低保持電圧は2Vである
から、仮に異常電流Ｉが1mA、逆充電防止ダイオード（1
2）の順方向電圧を0.6Vとした場合の内部電源線（15）
の電圧Vddは0.9Vとなり、半導体メモリ（10）のデータ
保持のための最低保持電圧より小さくなるために、半導
体メモリ（10）の記憶データは消滅してしまう。この異
常電流Ｉの値は通常は上述した1mAより大きな値とな
る。

次にこの異常電流Ｉ、および上述のループ電流の発生す
るメカニズムについて第６図を参照しながら説明する。
第６図はバッファ回路（１）中の２つの素子分を分り易
く示したものである。説明を分り易くするためにバッフ
ァ素子部（1b）（1c）の内部構造はダイオード（2b）
（2c）、バッファ部分（3b）（3c）のように入力回路の
みの等価回路として示されている。さらにカード側コネ
クタ（16）からの入力信号線（5b）（5c）および半導体
メモリ（21）への出力信号線（6b）（6c）が示されてい
る。バッファ回路（１）は上述したようにIC（例えばCM
OS IC、TTL IC、LSTTL IC）で構成されるが、一般的に
バッファ回路（１）の製造プロセスにおいて、第６図に
破線で示すような寄生トランジスタ（4b）（4c）が自然
に構成される。上述したようにメモリカード（21）の抜
去時に、接地線（20）が他の信号より早く離反し、かつ
入出力線（19b）〜（19n_-2）の１つの信号が“H"レベル
で、１つが“L"レベルであると、第６図に示すように端
末機側から入力信号線（5b）を通して入力される“H"レ
ベルの信号はプルダウン抵抗（7b）から接地に流れ、こ
れが内部接地線（９）から寄生トランジスタ（4c）のベ
ース−エミッタ間を流れてベース電流となり、さらに入
力信号線（5c）を通って端末機側に戻るループ電流I₁と
なる。これによって内部電源入力線（８）から寄生トラ
ンジスタ（4c）のコレクタ−エミッタ端子間を通って入
力信号線（5c）へ過大電流I₂が流れる。内部電源入力線
（８）は第５図の内部電源線（15）にそれぞれ接続され
ており、従って上述したように第５図において接地から
バッテリ（14）、電流制限抵抗（13）、逆充電防止ダイ
オード（12）を介して内部電源線（15）へ異常電流Ｉが
流れる。この異常電流Ｉの発生は、メモリカード（21）
の挿入時において接地線（20）が他の信号より遅く接触
する場合にも同様のメカニズムで発生する。

現在、端末機側コネクタ（17）の端子（17a）〜（17n）
に同一端子長や一部長短差を付けたものが使用されてい
るが、端子（17a）〜（17n）の製造公差があり、また斜
め挿抜に対し、挿入時に接地端子が他の端子より先に接
触し、抜去時に接地端子が他の端子より後で離反するよ
うな電気的シーケンスが取られていないことから、メモ
リカード（21）の挿抜において、半導体メモリ（10）の
記憶データが消滅する恐れがある。

他方、第７図に示すように、メモリカード（21）の挿入
時および抜去時において、（ａ）の接地端子の接地信号
および（ｂ）の接地端子以外の端子の信号にそれぞれチ
ャタリングが発生する。このチャタリング発生期間は、
上述の端子長の製造公差あるいは斜め挿入のために、電
気的シーケンスが全く取れていない。またこのチャタリ
ングは端末機側へ悪影響を与えることが多く、場合によ
って端末機側のCPUを誤動作させる。ここで言う電気的
シーケンスとは、挿入時に接地端子が他の端子より先に
接触し、抜去時に接地端子が他の端子より必ず後から離
反することをいう。

［発明が解決しようとする課題］従来のメモリカード用接続機構は以上のように、カード
側および端末機側コネクタ（16）（17）の各端子（16
a）〜（16n）および（17a）〜（17n）には必ずしも電気
的シーケンスが取られていないので、メモリカード（2
1）の活線状態での挿抜において、上述したように端末
機からメモリカード（21）のバッファ回路（１）および
半導体メモリ（10）を介して端末機に戻るループ電流が
流れ、これによって接地端子からバッテリ（14）、電流
制限抵抗（13）、逆充電防止ダイオード（12）を介して
異常電流が流れ、これが内部電源線（15）の電圧を降下
させるために半導体メモリ（10）の記憶データが消滅し
てしまったり、またバッファ回路（１）および半導体メ
モリ（10）を破壊する恐れがあった。一方、端末機にお
いても、端末機側のCPUとメモリカード（21）とが直結
される場合には、メモリカード（21）の挿抜時に発生さ
れるチャタリングによって端末機のCPUを誤動作させる
恐れがあるなどの課題があった。

この発明は上記のような課題を解決するためになされた
もので、メモリカードの挿抜時においてカード側および
端末機側のコネクタの接地端子と他の端子間に確実な電
気的シーケンスがとれる長誤差を設け、斜め挿抜に対し
てもカードガイド条件を定めるこにより、確実な電気的
シーケンスが取れるようにしたものである。また端末機
側には電源入力線および接地線を除く全ての入出力線に
対して単方向あるいは双方向の端末機側バッファ回路を
いれるようにしたことにより、挿抜時に発生するチャタ
リングの端末機側への影響を無くしたもので、端末機か
ら電源や信号が印加された状態、すなわち活線状態（但
し、カードイネーブル信号線は非動作レベルに保つ）に
おいてメモリカードの挿抜を可能にしたメモリカード用
接続機構を得ることを目的とするものである。

［課題を解決するための手段］上記の目的に鑑み、この発明は、着脱可能なメモリカー
ドと端末機間を接続するメモリカード用接続機構であっ
て、メモリカードが斜めに挿抜されることも考慮して、
メモリカードの挿入時に接地端子が他の端子より電気的
に早く接触し、抜去時には接地端子が他の端子より電気
的に遅く離反するような電気的シーケンスが得られるよ
うにコネクタ端子に端子長差を付けた、カード側および
端末機側コネクタからなるコネクタ手段と、電気的シー
ケンスを得るために、メモリカードの挿抜時の傾き角を
制限する所定の寸法を有する、端末機側に設けられたカ
ードガイド手段と、端末機側への、メモリカードの挿抜
時のチャタリングの影響をなくすために、端末機におい
て電源入力線および接地線を除く全ての入出力線に対し
て設けられた単方向あるいは双方向性の端末機側バッフ
ァ回路とを備え、メモリカードの活線挿抜を可能にした
メモリカード用接続機構にある。

［作用］この発明においては、カード側コネクタおよび端末機側
コネクタのそれぞれの端子の結合部における長短差が端
子の製造公差、および斜め挿抜を考慮して付けられてい
るので、確実に電気的シーケンスを取ることができ、ま
た挿抜に伴うチャタリングの発生に対しては、端末機側
に電源入力線および接地線を除く全ての端子に単方向ま
たは双方向性バッファ回路を入れることにより、活線挿
抜に対し半導体メモリの記憶データは確実に保護され、
かつメモリカードの挿抜時のチャタリングの影響も受け
ないで済む。

［実施例］以下、この発明の一実施例を図について説明する。第１
図はこの発明によるメモリカード用接続機構の一実施例
の構成を概略的に示した図である。第１図において、端
末機側コネクタ（17）の接地端子（22）は、この端末機
側コネクタ（17）とカード側コネクタ（16）の製造公差
（特にコネクタの端子の製造公差）およびメモリカード
（21）の斜め挿抜に対し確実に電気的シーケンスが取れ
るように、その他の端子（17a）〜（17n_-1）よりｌだけ
長くしたものである。また端末機側の入出力側（19b）
〜（19n_-1）に設けられた端末機側バッファ回路（23）
は、メモリカード（21）の挿抜に伴うチャタリングの端
末機への影響を無くすためのものである。その他の構成
は基本的には第５図に示す従来のものと同じであるので
図示およびその説明は省略する。

次に動作について説明する。第１図に示すこの発明によ
るメモリカードと端末機間の接続機構においては、活線
状態（但しカードイネーブル信号は非動作レベルに保
つ）においてメモリカード（21）を端末機から抜去した
場合に、接地端子（22）が他の端子（17a）〜（17n_-1）
よりｌだけ長いことから、他の端子（17a）〜（17n_-1）
がカード側コネクタ（16）の端子（16a）〜（16n_-1）か
ら離反する前に接地端子（22）が端子（16n）から離れ
ることはない。この様子を第２図に示す。すなわち、第
２図に示すように、メモリカード（21）を端末機から抜
去する時に、接地信号以外の信号（ａ）に端子の離反に
伴うチャタリング波形が生じても、接地信号（ｂ）は0V
を維持する。他方、メモリカード（21）の挿入時におい
ても同じく、接地端子（22）は他の端子（17a）〜（17n
_-1）よりも必ず先に接触する。従って端末機とメモリカ
ード（21）の接地レベル（0V）は、メモリカード（21）
の挿入時および抜去時のそれぞれ区間T₁および区間T₂の
間は安定レベルにあることから、第６図に示した寄生ト
ランジスタ（4b）（4c）の影響は無視できる。すなわ
ち、第６図に示すループ電流I₁はプルダウン抵抗（7b）
から接地に対して流れるが、その電流は寄生トランジス
タ（4c）に流れることなく、第１図に示す正規の接地端
子（22）を介して端末機側に戻る。従って第５図に示し
た異常電流Ｉの発生はなく、挿抜時において内部電源線
（15）（第５図参照）の電位が降下することがないの
で、半導体メモリ（10）の記憶データは確実に保持され
る。また端末機側においては、入出力線（19b）〜（19n
_-1）上に端末機側バッファ回路（23）が挿入されている
ので、挿抜に伴うチャタリングの端末機側への影響は受
けないですむ。

次に第２図に示すような電気的シーケンスを得るための
手段について説明する。確実な電気的シーケンスを得る
ためには、カード側および端末機側コネクタ（16）（1
7）のそれぞれの端子（16a）〜（16n）および（17a）〜
（17n_-1）と（22）の製造公差と、第３図に示すように
メモリカード（21）の斜め挿抜に伴う等価的端子長差を
捕う必要がある。しかし、現実的にはメモリカード（2
1）の外形寸法が、幅×長さ×厚みが54×86×２〜4mm程
度と小さく、これに対して端子数が30〜68ピンと非常に
多く、またできる限り薄く、小形化する必要があるた
め、カード側コネクタ（16）の単体のみで第２図につい
て説明したような電気的シーケンスを確保することは困
難である。また、端末機側コネクタ（17）の端子（17
a）〜（17n_-1）においても、単体で電気的シーケンスを
確保することは難しい。このためこの発明では第３図に
示すような所定の寸法のカードガイド（24）を設けるこ
とによって、実現性のある端子長を得るようにしたもの
である。

次に製造公差による端子長のバラツキについて説明す
る。第４図に示すようにカード側コネクタ端子（16a）
〜（16n）、端末機側コネクタ端子（17a）〜（17n_-1）
および接地端子（22）の先端部の形状は、カードの挿入
力および抜去力が考慮され、一般にカード側コネクタ端
子（16a）〜（16n）の先端開口部は少し広がっており、
他方、端末機側コネクタ端子（17a）〜（17n_-1）および
接地端子（22）の先端部には少し丸みが付けられてい
る。このため必ず金型公差や組立て時の公差がからんで
くる。第４図には、メモリカード（21）を端末機側のカ
ードガイド（24）（第３図参照）に垂直に挿入した時の
端子長差が示されている。ここで製造上の累積公差をＭ
とすると、これを考慮した場合の端子長差は、次の
（２）式で示される。

端子長差＝（Ｂ−Ａ）±Ｍ ……（２）次に斜め挿入による等価的端子長差の減少について説明
する。第３図に示すように斜め挿抜に対して、今、例と
して長端子である接地端子（22）がコネクタの中央付近
にある場合を考えると、カードガイド（24）に対して垂
直方向の接点位置のズレδは、カードの傾き角ψ、端子
（16a）〜（16n）の両端間の距離PWとすると、 δ＝PW/2・sinψ ……（３）ここで、各端子間の間隔（ピッチ）を1.27mm、ピン数を
30本とした場合、 PW＝1.27×29＝36.83 となる。上述したように、メモリカード（21）の外観寸
法からカード側および端末機側コネクタ（16）（17）は
小形化が必要なため、端子長差（＝Ｂ−Ａ）を制限無く
長くはとれず、物理的に制限される。そこで、第３図に
示したように接地端子（22）が端末機側コネクタ（17）
の中央に設けられた場合において、カードの傾き角ψに
対する接点位置のズレδを求めておいて、実現性のある
端子長差を決定する必要がある。カードの傾き角ψに対
する接点位置のズレδの関係の一例を第１表に示す。第１表 ψ（度） δ（mm） 0.5 0.1662 1.0 0.3324 1.5 0.4986 2.0 0.6649 2.5 0.8313 3.0 0.9979 このカード傾き角ψの値と製造公差Ｍを考慮して実現性
のある端子長差を決定する必要がある。傾き角ψを規定
した場合の必要なカードガイド（24）の長さＬは式
（３）で表すことができる。

ａ＝CGtanψ ｂ＝（CG/cosψ）−CW 従ってＬ＝｛b/a（CW＋ｂ）｝−ａ ……（３）ここで、ａはメモリカードを斜め挿抜した場合の縦方向
のズレ幅、ｂはメモリカードを斜め挿抜した場合の横方
向のズレ幅、CGはカードガイド（24）のガイド幅、CWは
メモリカード（21）のカード幅である。以上のことか
ら、メモリカードの傾き角ψによって実現性あるカード
ガイド（24）のガイド幅CGおよび長さＬを定めることに
よって、第３図に示すように斜め挿抜に対しても確実に
電気的シーケンスを取ることが可能となる。

次に、一般的なメモリカードの実使用を考慮し、実用的
な長短差について一例を示すと、製造公差Ｍが±0.47m
m、メモリカードの傾き角ψを1.0゜とした時の接点位置
ズレδは第１表から0.3324mm、従って必要な端子長差＝0.3324±0.47＝0.8024mm となる。また実現性のある端子長差として最低1mm必要
である。最悪の場合でも次の端子長差が残る。

最悪時の端子長差＝ 1.0−0.3324−0.47＝0.1976＝約0.2mm この場合のカードガイドの長さＬおよびガイド幅CGは、
Ｌ＝16.76mm、CG＝54.0〜54.3となり、現実性のある値
であり問題は無い。また上述の0.2mmの余裕度に対して
は仮に、メモリカードの挿抜を1m/secで挿抜したとする
と、200μｓの電気的余裕があり、これは第２図の
（ｂ）の接地線と（ａ）の接地線以外の入出力線にメモ
リカードの挿入および抜去時にそれぞれチャタリング波
形信号が発生する時間間隔に相当し、かつ異常電流が流
れないようにするのに充分な値である。さらにチャタリ
ングについては、カード側コネクタ端子（16a）〜（16
n）、端末機側コネクタ端子（17a）〜（17n）および接
地端子（22）の先端形状の見直し等によってチャタリン
グが発生したとしても、端末機側の入出力線（19b）〜
（19n_-1）に接続されたバッファ回路（23）の作用によ
って端末機側のCPU（特に図示せず）等が誤動作するこ
とは無い。

以上、この発明によるメモリカード用接続機構におけ
る、確実に電気的シーケンスが取れる端子長差、および
カードガイドの寸法の条件について説明した。これによ
って、端末機とメモリカードの活線挿抜において、例え
ばスタティックRAMからなる半導体メモリの記憶データ
を消滅してしまうことなく、確実な保護か可能である。
長端子（接地端子）と短端子（接地端子以外の端子）の
長さの差は最低1mmとし、カードガイドの長さＬを最低1
6.72mm以上、ガイド幅CGを54.0〜54.3mmとすれば、コネ
クタの製造公差および斜め挿抜を考慮しても確実な電気
的シーケンスが取れることが分かる。

なお、上記の説明ではメモリカードについて説明されい
るが、本発明は所持、携帯形記憶装置の全てに適用する
ことができる。

また、記憶部分すなわち半導体メモリはスタティックRA
Mのものに限定されるものではなく、その他の半導体記
憶素子であってもよい。

また、上記実施例においては長短２種類の長さのものに
ついて説明したが、長、中、短の３種類の長さの端子、
あるいはそれ以上の種類の長さの端子を備えたものにも
適用が可能である。

また、上記実施例では端末機側コネクタの雄形端子にお
いて、接地端子と他の端子に端子長差をつけるようにし
たが、これはカード側コネクタの雄形端子に端子長差を
つけるようにしてもよい。また、長端子すなわち接地端
子の位置はコネクタの中央に限られるものではなく、コ
ネクタのどこにあってもよい。例えば接地端子がコネク
タの一端にある場合には上述した計算式は違ってくる。
しかし、このような場合には一般に、接地端子がコネク
タの両端に設けられ場合が多く、上述の計算式で求めた
ものより条件がよりゆるいものとなる。

さらにこの発明は、上記実施例とは逆に、端末機側コネ
クタに雄形端子、カード側コネクタに雄形端子を設けた
メモリカーオ用接続機構において実施されても同様の効
果を奏する。

従って、この発明は上記実施例に限定されるものではな
く、特許請求の範囲に記載されたものに基づくものであ
る。

［発明の効果］以上のようにこの発明によれば、端末機に対するメモリ
カードの活線状態における挿抜において、接地端子を接
地端子以外の端子より長くして、挿入時には接地端子が
先に接続され、抜去時には接地端子が最後に離反される
ように、かつ、端末機側のカードガイドのガイド長（奥
行き）およびガイド幅の寸法を限定することによって、
確実な電気的シーケンスが取れるようにし、さらに端末
機側の入出力線に、メモリカードの挿抜時に発生するチ
ャタリングの影響を受けないようにするバッファ回路を
設けたことにより、メモリカードのバッテリを介して流
れる異常電流を導く端末機からメモリカードを介して端
末機へ戻るループ電流の発生を防止することができ、従
ってメモリカードの記憶データは失うことなく確実に保
護することが可能となり、かつメモリカード側および端
末機側の記憶素子あるいはCPU等の半導体素子を破壊し
たり、これらにダメージを与えることがないメモリカー
ド用接続機構を提供することができるという効果が得ら
れる。

【図面の簡単な説明】

第１図はこの発明によるメモリカード用接続機構の一実
施例の構成を概略的に示す図、第２図は第１図の接続機
構におけるメモリカード挿抜時の信号の状態を説明する
ための図、第３図はメモリカードの斜め挿抜を説明する
ための図、第４図はメモリカードをカードガイドに垂直
に挿抜する場合の端子長差を説明するための図、第５図
は従来のメモリカード用接続機構の構成を概略的に示す
図、第６図は寄生トランジスタによるループ電流の発生
メカニズムを説明するための図、第７図は第５図および
第６図の接続機構におけるメモリカード挿抜時の信号の
状態を説明するための図である。図において、（１）はバッファ回路、（1a）〜（1b）は
バッファ素子部、（2b）と（2c）はダイオード、（3b）
と（3c）はバッファ部分、（4b）と（4c）は寄生トラン
ジスタ、（5b）と（5c）は入力信号線、（6b）と（6c）
は出力信号線、（7b）〜（7n_-2）はプルダウン抵抗、
（7n_-1）はプルアップ抵抗、（８）は内部電源入力線、
（９）は内部接地線、（10）は半導体メモリ、（11）は
電源電圧検出回路、（11a）は接続／切離し信号、（1
2）は逆充電防止ダイオード、（13）は電流制限抵抗、
（14）はバッテリ、（15）は内部電源線、（16）はカー
ド側コネクタ、（16a）〜（16n）はカード側コネクタ端
子、（17）は端末機側コネクタ、（17a）〜（17n_-1）は
端末機側コネクタ端子、（18）は電源入力線、（19b）
〜（19n_-2）は入出力線、（19n_-1）はカードイネーブル
信号線、（20）は接地線、（21）はメモリカード、（2
2）は接地端子、（23）は端末機側バッファ回路、（2
4）はカードガイドである。尚、図中、同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】着脱可能なメモリカードと端末機間を接続
するメモリカード用接続機構であって、上記メモリカードが斜めに挿抜されることも考慮して、
メモリカードの挿入時に接地端子が他の端子より電気的
に早く接触し、抜去時には接地端子が他の端子より電気
的に遅く離反するような電気的シーケンスが得られるよ
うにコネクタ端子に端子長差を付けた、カード側および
端末機側コネクタからなるコネクタ手段と、上記電気的シーケンスを得るために、上記メモリカード
の挿抜時の傾き角を制限する所定の寸法を有する、上記
端末機側に設けられたカードガイド手段と、上記端末機側への、上記メモリカードの挿抜時のチャタ
リングの影響をなくすために、端末機において電源入力
線および接地線を除く全ての入出力線に対して設けられ
た単方向あるいは双方向性の端末機側バッファ回路と、を備え、上記メモリカードの活線挿抜を可能にしたメモ
リカード用接続機構。