JPH04125887A - Ｄｒａｍカード - Google Patents
ＤｒａｍカードInfo
- Publication number
- JPH04125887A JPH04125887A JP2246213A JP24621390A JPH04125887A JP H04125887 A JPH04125887 A JP H04125887A JP 2246213 A JP2246213 A JP 2246213A JP 24621390 A JP24621390 A JP 24621390A JP H04125887 A JPH04125887 A JP H04125887A
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- JP
- Japan
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- card
- dram
- input
- input terminal
- terminal
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- Pending
Links
- 230000006378 damage Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 101100502506 Mus musculus Fbxl3 gene Proteins 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のＤＲＡＭ−ＩＣを内蔵したＤＲＡＭ
カードに係り、特にカードの入力負荷容量の低減化及び
均一化に関する。
カードに係り、特にカードの入力負荷容量の低減化及び
均一化に関する。
第３図に８ビツトデータバス幅の従来のＤＲＡＭカード
を示す、このＤＲＡＭカードはそれぞれ１ビツト／１ワ
ード構成の８個のＤＲＡＭ−Ｉ Ｃ（１１）〜（１６）
を有している。各ＤＲＡＭ−Ｉ Ｃ（１，）〜（１，）
の＋５ｖ電源端子（８、）〜（８゜）とＯｖ電源端子（
９１）〜（９，）との間にはそれぞれデカップリングコ
ンデンサ（１０，）〜（１０ｇ）が接続されている。ま
た、各ＤＲＡＭ−Ｉ Ｃ（１１） 〜（Ｉｍ）ノ＋５Ｖ
電源端子（８，）〜（８，）はカードの＋５ｖ電源端子
（１５）に、Ｏｖ電源端子（９１）〜（９，）はカード
のｏｖｔ源端子端子６）に、データ入力端子（６１）〜
（６，）及びデータ出力端子（７１）〜（７，）はカー
ドのデータ入出力端子（１７）にそれぞれ接続されてい
る。
を示す、このＤＲＡＭカードはそれぞれ１ビツト／１ワ
ード構成の８個のＤＲＡＭ−Ｉ Ｃ（１１）〜（１６）
を有している。各ＤＲＡＭ−Ｉ Ｃ（１，）〜（１，）
の＋５ｖ電源端子（８、）〜（８゜）とＯｖ電源端子（
９１）〜（９，）との間にはそれぞれデカップリングコ
ンデンサ（１０，）〜（１０ｇ）が接続されている。ま
た、各ＤＲＡＭ−Ｉ Ｃ（１１） 〜（Ｉｍ）ノ＋５Ｖ
電源端子（８，）〜（８，）はカードの＋５ｖ電源端子
（１５）に、Ｏｖ電源端子（９１）〜（９，）はカード
のｏｖｔ源端子端子６）に、データ入力端子（６１）〜
（６，）及びデータ出力端子（７１）〜（７，）はカー
ドのデータ入出力端子（１７）にそれぞれ接続されてい
る。
さらに、ＤＲＡＭカードのアドレス入力端子（１１）、
ＲＡＳ（行アドレスストローブ）入力端子（１２）、Ｃ
ＡＳ（列アドレスストローブ）入力端子（１３）及びＷ
Ｅ（書き込み制御）入力端子（１４）がそれぞれ各Ｄ
ＲＡ Ｍ Ｉ Ｃ（Ｌ）〜（１，）のアドレス入力端
子（２）、ＲＡＳ入力端子（３）、ＣＡＳ入力端子（４
）及びＷＥ入力端子（５）に並列に接続されている。
ＲＡＳ（行アドレスストローブ）入力端子（１２）、Ｃ
ＡＳ（列アドレスストローブ）入力端子（１３）及びＷ
Ｅ（書き込み制御）入力端子（１４）がそれぞれ各Ｄ
ＲＡ Ｍ Ｉ Ｃ（Ｌ）〜（１，）のアドレス入力端
子（２）、ＲＡＳ入力端子（３）、ＣＡＳ入力端子（４
）及びＷＥ入力端子（５）に並列に接続されている。
このため、ＤＲＡＭカードのこれらの入力、端子（１１
）〜（１４）の入力負荷容量Ｃ１は、内蔵された各ＤＲ
ＡＭ −Ｉ Ｃ（１，）〜（１８）の入力端子容量を０
１．カード内部で並列に接続されるＤＲＡＭ−Ｉ Ｃ（
１，）〜（１８）の個数をＮ（＝ ８）、カードのコネ
クタ及び基板パターンの浮遊容量をＣｓとすると、Ｃｒ
＝ Ｃｉ ｘ Ｎ＋０゜ で表される。従って、この入力負荷容量Ｃ０は、ＤＲＡ
Ｍカードの回路構成、メモリ容量、データバス幅等によ
って変化し、例えば１６ビツトデータバス幅の大容量の
カードでは、２００ｐＦ程度の値にまでなる。
）〜（１４）の入力負荷容量Ｃ１は、内蔵された各ＤＲ
ＡＭ −Ｉ Ｃ（１，）〜（１８）の入力端子容量を０
１．カード内部で並列に接続されるＤＲＡＭ−Ｉ Ｃ（
１，）〜（１８）の個数をＮ（＝ ８）、カードのコネ
クタ及び基板パターンの浮遊容量をＣｓとすると、Ｃｒ
＝ Ｃｉ ｘ Ｎ＋０゜ で表される。従って、この入力負荷容量Ｃ０は、ＤＲＡ
Ｍカードの回路構成、メモリ容量、データバス幅等によ
って変化し、例えば１６ビツトデータバス幅の大容量の
カードでは、２００ｐＦ程度の値にまでなる。
、二のように従来のＤＲＡＭカードでは、カードの入力
負荷容量が大きく且つこの入力負荷容量がカードの回路
構成等によって変化するため、ＤＲＡＭカードを利用す
るシステム側機器のカード駆動回路のドライブ能力を十
分に大きく設定しなければならないという問題点があっ
た。
負荷容量が大きく且つこの入力負荷容量がカードの回路
構成等によって変化するため、ＤＲＡＭカードを利用す
るシステム側機器のカード駆動回路のドライブ能力を十
分に大きく設定しなければならないという問題点があっ
た。
また、各Ｄ ＲＡＭ−Ｉ Ｃ（１，） 〜（＋、）カカ
ー トノ入力端子（１１）〜（１４）に直接接続されて
いるので、ＤＲＡＭ−Ｉ Ｃ（１，）〜（１８）がサー
ジ破壊される恐れがあるという問題点もあった。
ー トノ入力端子（１１）〜（１４）に直接接続されて
いるので、ＤＲＡＭ−Ｉ Ｃ（１，）〜（１８）がサー
ジ破壊される恐れがあるという問題点もあった。
この発明はこのような問題点を解消するためになされた
もので２入力端子の負荷容量が小さく且つメモリ素子の
構成等により変化しないと共にサージ破壊に強いＤ Ｒ
Ａ、 Ｍカードを提供することを目的とする。
もので２入力端子の負荷容量が小さく且つメモリ素子の
構成等により変化しないと共にサージ破壊に強いＤ Ｒ
Ａ、 Ｍカードを提供することを目的とする。
この発明に係るＤＲＡＭカードは、互いに並列に接続さ
れた複数のＤＲＡＭ−Ｉ Ｃと、外部からの信号を入力
するための入力端子と、前記複数のＤＲＡＭ−ＩＣと前
記入力端子との間に接続されたバッファＩＣと、前記複
数のＤＲＡＭ−ＩＣからの信号を外部へ出力するための
出力端子とを備えたものである。
れた複数のＤＲＡＭ−Ｉ Ｃと、外部からの信号を入力
するための入力端子と、前記複数のＤＲＡＭ−ＩＣと前
記入力端子との間に接続されたバッファＩＣと、前記複
数のＤＲＡＭ−ＩＣからの信号を外部へ出力するための
出力端子とを備えたものである。
この発明においては、互いに並列に接続された複数のＤ
ＲＡＭ−ＩＣと入力端子との間に接続されたバッファＩ
’Ｃが、ＤＲＡＭカードの入力負荷容量を小さくする。
ＲＡＭ−ＩＣと入力端子との間に接続されたバッファＩ
’Ｃが、ＤＲＡＭカードの入力負荷容量を小さくする。
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図はこの発明の一実施例に係るＤＲＡＭカードを示
すブロック図である。このＤＲＡＭカードは、８ビツト
データバス幅のカードであり、それぞれ１．ビット／１
ワード構成の８個のＤＲＡＭ−ＩＣ（１１）〜（１，）
を有している。各ＤＲＡＭ−ＴＣ（１，）〜（１１１）
ノ＋５ｖ電［ｉ子（８，） 〜（８，）とＯＶｔｍ端子
（９１）〜（９，）との間にはそれぞれデカップリング
コンデンサ（１０，）〜（１０ｇ＞が接続されている。
すブロック図である。このＤＲＡＭカードは、８ビツト
データバス幅のカードであり、それぞれ１．ビット／１
ワード構成の８個のＤＲＡＭ−ＩＣ（１１）〜（１，）
を有している。各ＤＲＡＭ−ＴＣ（１，）〜（１１１）
ノ＋５ｖ電［ｉ子（８，） 〜（８，）とＯＶｔｍ端子
（９１）〜（９，）との間にはそれぞれデカップリング
コンデンサ（１０，）〜（１０ｇ＞が接続されている。
また、各ＤＲＡＭ−Ｉ Ｃ（１，） 〜（ｉｇ）の＋５
Ｖ電源端子（８１）〜（８，）はカードの＋５ｖ電源端
子（１５）に、Ｏｖ電源端子（９，）〜（９，）はカー
）’ノＯＶ電源端子（１６〉に、データ入力端子（６１
）〜（６，）及びデータ出力端子（７１）〜（７，）は
カードのデータ入出力端子（１７）にそれぞれ接続され
ている。尚、データ入出力端子（１７）は、この発明に
おける出力端子を形成している。
Ｖ電源端子（８１）〜（８，）はカードの＋５ｖ電源端
子（１５）に、Ｏｖ電源端子（９，）〜（９，）はカー
）’ノＯＶ電源端子（１６〉に、データ入力端子（６１
）〜（６，）及びデータ出力端子（７１）〜（７，）は
カードのデータ入出力端子（１７）にそれぞれ接続され
ている。尚、データ入出力端子（１７）は、この発明に
おける出力端子を形成している。
さらに、ＤＲＡＭカードは、アドレス入力端子（１１）
、ＲＡＳ入力端子（１２）、ＣＡＳ入力端子（１３）及
びＷＥ入力端子（１４）を有しており、これらの入力端
子（１１）〜（１４）にバッファＩ Ｃ（１８）が接続
されている。アドレス入力端子（１１）はバッファＩＣ
（１８）を介して各ＤＲＡＭ−ＩＣ（１１）〜（１１）
のアドレス入力端子（２）に並列に接続されている。同
様に、ＲＡＳ入力端子（１２）、ＣＡＳ入力端子（１３
）及びＷＥ入力端子（１４）は、それぞれバッファＩＣ
（１８）を介して各ＤＲＡＭ−Ｉ ｃ（ｔ、）〜（１，
）のＲＡＳ入力端子（３）、ＣＡＳ入力端子（４）及び
ＷＥ入力端子（５）に並列に接続されている。また、バ
ッファＩ Ｃ（１８）（７） ＋ ５Ｖ電１１１子（１
９）バカ−トノ＋５Ｖｔ源端子（１５）に、ＯＶ電源端
子（２０）はカードのＯＶ電源端子（１６）にそれぞれ
接続され、これら＋５ｖ電源端子り１９）とＯｖ電源端
子（２０）との間にデカップリングコンデンサ（１０，
）が接続されている。
、ＲＡＳ入力端子（１２）、ＣＡＳ入力端子（１３）及
びＷＥ入力端子（１４）を有しており、これらの入力端
子（１１）〜（１４）にバッファＩ Ｃ（１８）が接続
されている。アドレス入力端子（１１）はバッファＩＣ
（１８）を介して各ＤＲＡＭ−ＩＣ（１１）〜（１１）
のアドレス入力端子（２）に並列に接続されている。同
様に、ＲＡＳ入力端子（１２）、ＣＡＳ入力端子（１３
）及びＷＥ入力端子（１４）は、それぞれバッファＩＣ
（１８）を介して各ＤＲＡＭ−Ｉ ｃ（ｔ、）〜（１，
）のＲＡＳ入力端子（３）、ＣＡＳ入力端子（４）及び
ＷＥ入力端子（５）に並列に接続されている。また、バ
ッファＩ Ｃ（１８）（７） ＋ ５Ｖ電１１１子（１
９）バカ−トノ＋５Ｖｔ源端子（１５）に、ＯＶ電源端
子（２０）はカードのＯＶ電源端子（１６）にそれぞれ
接続され、これら＋５ｖ電源端子り１９）とＯｖ電源端
子（２０）との間にデカップリングコンデンサ（１０，
）が接続されている。
以上のようにカードの入力端子（１１）〜（１４）と各
Ｄ ＲＡＭ−Ｉ Ｃ（１１）〜（１，）との間にバッフ
ァＩＣ（１８）を接続したことにより、各入力端子（１
１）〜（１４）における入力負荷容量ＣＩは、バッファ
ＩＣ（１８）の入力端子容量をＣａｔ、カードのコネク
タ及び内部基板パターンの浮遊容量を０３とすると、Ｃ
，＝Ｃ，、十Ｃｓ で表されることとなる。
Ｄ ＲＡＭ−Ｉ Ｃ（１１）〜（１，）との間にバッフ
ァＩＣ（１８）を接続したことにより、各入力端子（１
１）〜（１４）における入力負荷容量ＣＩは、バッファ
ＩＣ（１８）の入力端子容量をＣａｔ、カードのコネク
タ及び内部基板パターンの浮遊容量を０３とすると、Ｃ
，＝Ｃ，、十Ｃｓ で表されることとなる。
すなわち、この実施例における入力端子容量Ｃ。
は、カードに内蔵されたＤＲＡＩＩＩ−Ｉ Ｃ（１，）
〜（１８）の個数Ｎに拘わらずにバッファＩ Ｃ（１８
）の入力端子容、ｌｃ、、と浮遊容量Ｃ，！のみで決定
される。
〜（１８）の個数Ｎに拘わらずにバッファＩ Ｃ（１８
）の入力端子容、ｌｃ、、と浮遊容量Ｃ，！のみで決定
される。
従って、入力負荷容量Ｃ１は、ＤＲＡＭカードの回路構
成、メモリ容量、データバス幅等によって変化すること
はなく、また小さな値に設定することが可能となる。特
に、カードの入力端子（１１）〜（１４）とバッファＩ
Ｃ（１８）とを接続する配線パターンを短くすること
により、浮遊容量Ｃ８が低減され、各入力端子（１１）
〜（１４）における入力負荷容量ＣＩはさらに小さな値
となる。
成、メモリ容量、データバス幅等によって変化すること
はなく、また小さな値に設定することが可能となる。特
に、カードの入力端子（１１）〜（１４）とバッファＩ
Ｃ（１８）とを接続する配線パターンを短くすること
により、浮遊容量Ｃ８が低減され、各入力端子（１１）
〜（１４）における入力負荷容量ＣＩはさらに小さな値
となる。
また、バッファＩ Ｃ（１８）が入力端子（１１）〜（
１４）と各ＤＲＡＭ−ＩＣ（Ｌ）〜（１，）との間に介
在されているので、これらＤＲＡＭ−ＩＣ（１，）〜（
１，）がサージ破壊される恐れが少なくなる。
１４）と各ＤＲＡＭ−ＩＣ（Ｌ）〜（１，）との間に介
在されているので、これらＤＲＡＭ−ＩＣ（１，）〜（
１，）がサージ破壊される恐れが少なくなる。
さらに、第２図に示すように、ＤＲＡＭカードのデータ
入出力端子（１７）と各ＤＲＡＭ−Ｉ Ｃ（１，）〜（
１，）のデータ入力端子（６１）〜（６６）及びデータ
出力端子（７１）〜（７，）との間に双方向のバッファ
ＩＣ（２１〉を接続してもよい。この双方向バッファｒ
Ｃ（２１）の方向制御は、カードのＯＥ（読み出し制御
）入力端子（２２）から入力された読み出し制御信号に
よって行うことができる。すなわち、例えば読み出し制
御信号が“ＬルベルのときにはＤ ＲＡＭＩ Ｃ（１１
）〜（１，）から読み出しデータがデータ入出力端子（
１７）を介して外部へ出力され、“Ｈ”レベルのときに
は外部からデータ入出力端子（１７）を介してＤＲＡＭ
−ＩＣ（１，）〜（１，）へのデータの書き込みが行わ
れる。
入出力端子（１７）と各ＤＲＡＭ−Ｉ Ｃ（１，）〜（
１，）のデータ入力端子（６１）〜（６６）及びデータ
出力端子（７１）〜（７，）との間に双方向のバッファ
ＩＣ（２１〉を接続してもよい。この双方向バッファｒ
Ｃ（２１）の方向制御は、カードのＯＥ（読み出し制御
）入力端子（２２）から入力された読み出し制御信号に
よって行うことができる。すなわち、例えば読み出し制
御信号が“ＬルベルのときにはＤ ＲＡＭＩ Ｃ（１１
）〜（１，）から読み出しデータがデータ入出力端子（
１７）を介して外部へ出力され、“Ｈ”レベルのときに
は外部からデータ入出力端子（１７）を介してＤＲＡＭ
−ＩＣ（１，）〜（１，）へのデータの書き込みが行わ
れる。
このようなバッファＩ Ｃ（２１）を接続することによ
り、データ入出力端子（１７）の入力負荷容量を小さく
することができると共にＤＲＡＭ−ＩＣ（１，）〜（１
゜）をより効果的にサージ破壊から保護することができ
る。
り、データ入出力端子（１７）の入力負荷容量を小さく
することができると共にＤＲＡＭ−ＩＣ（１，）〜（１
゜）をより効果的にサージ破壊から保護することができ
る。
また、上記の各実施例では、１ビツト／１ワード楕成の
ＤＲＡＭ−Ｉ Ｃを用いた８ビツトデータバスのＤＲＡ
Ｍカードについて説明したが、他のビット構成のＤＲＡ
Ｍ−ｔｃあるいは他のデータバス幅のＤＲＡＭカードに
おいても同様の効果が得られる。
ＤＲＡＭ−Ｉ Ｃを用いた８ビツトデータバスのＤＲＡ
Ｍカードについて説明したが、他のビット構成のＤＲＡ
Ｍ−ｔｃあるいは他のデータバス幅のＤＲＡＭカードに
おいても同様の効果が得られる。
以上説明したように、この発明に係るＤＲＡＭカードは
、互いに並列に接続された複数のＤＲＡＭ−ＩＣと、外
部がらの信号を入力するための入力端子と、前記複数の
ＤＲＡＭ−ＩＣと前記入力端子との間に接続されたバッ
ファＩＣと、前記複数のＤＲＡＭ−ＩＣからの信号を外
部へ出力するための出力端子とを備えているので、入力
端子の負荷容量が小さく且つメモリ素子の構成笠により
変化しなくなり、このＤＲＡＭカードを利用するシステ
ム側機器のカード駆動回路の設計が容易となる。また、
サージ破壊に対して強いＤＲＡＭカードが得られる。
、互いに並列に接続された複数のＤＲＡＭ−ＩＣと、外
部がらの信号を入力するための入力端子と、前記複数の
ＤＲＡＭ−ＩＣと前記入力端子との間に接続されたバッ
ファＩＣと、前記複数のＤＲＡＭ−ＩＣからの信号を外
部へ出力するための出力端子とを備えているので、入力
端子の負荷容量が小さく且つメモリ素子の構成笠により
変化しなくなり、このＤＲＡＭカードを利用するシステ
ム側機器のカード駆動回路の設計が容易となる。また、
サージ破壊に対して強いＤＲＡＭカードが得られる。
第１図はこの発明の一実施例に係るＤＲＡＭカーＦを示
すブロック図、第２図は他の実施例に係るＤＲＡＭカー
ドを示すブロック図、第３図は従来のＤＲＡＭカードを
示すブロック図である。 図において、（１，）〜（１，）はＤＲＡＭ−Ｉ Ｃ１
（１１）はアドレス入力端子、（１２）はＲＡＳ入力端
子、（１３）はＣＡＳ入力端子、（１４）はＷＥ入力端
子、（１７）はデータ入出力端子、（１８）はバッファ
ＩＣである。 なお、各図中同一符号は同一または相当部分を示す。
すブロック図、第２図は他の実施例に係るＤＲＡＭカー
ドを示すブロック図、第３図は従来のＤＲＡＭカードを
示すブロック図である。 図において、（１，）〜（１，）はＤＲＡＭ−Ｉ Ｃ１
（１１）はアドレス入力端子、（１２）はＲＡＳ入力端
子、（１３）はＣＡＳ入力端子、（１４）はＷＥ入力端
子、（１７）はデータ入出力端子、（１８）はバッファ
ＩＣである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 互いに並列に接続された複数のＤＲＡＭ−ＩＣと、 外部からの信号を入力するための入力端子と、前記複数
のＤＲＡＭ−ＩＣと前記入力端子との間に接続されたバ
ッファＩＣと、 前記複数のＤＲＡＭ−ＩＣからの信号を外部へ出力する
ための出力端子と を備えたことを特徴とするＤＲＡＭカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246213A JPH04125887A (ja) | 1990-09-18 | 1990-09-18 | Ｄｒａｍカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246213A JPH04125887A (ja) | 1990-09-18 | 1990-09-18 | Ｄｒａｍカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125887A true JPH04125887A (ja) | 1992-04-27 |
Family
ID=17145203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246213A Pending JPH04125887A (ja) | 1990-09-18 | 1990-09-18 | Ｄｒａｍカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125887A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273589A (ja) * | 1988-09-08 | 1990-03-13 | Mitsubishi Electric Corp | メモリカード用接続機構 |
-
1990
- 1990-09-18 JP JP2246213A patent/JPH04125887A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273589A (ja) * | 1988-09-08 | 1990-03-13 | Mitsubishi Electric Corp | メモリカード用接続機構 |
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